JPH08321551A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高性能でしかも高信頼度の配線を備えている
半導体集積回路装置と、それを簡単に製造できる製造技
術を提供する。 【構成】 多層配線構造における下層配線に配置されて
いる信号配線の上に層間絶縁膜を介して配置されている
電源配線としての配線層１７および配線層１７の上に層
間絶縁膜を介して配置されている補助のメッシュ状の電
源配線としての配線層１９を有し、電源配線としての配
線層１７における不十分な配線特性の電源配線の配線層
１７の領域に層間絶縁膜に設けられているスルーホール
２０におけるスルーホール用配線を通して補助のメッシ
ュ状の電源配線としての配線層１９が電気接続されてい
るものとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、高性能でしかも高信頼
度の配線を有する半導体集積回路装置およびその製造技
術に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路装置は、高集積化と微細
加工化が推進されており、それに伴い配線構造も微細と
なり、優れた配線構造が要求されてきている。

【０００３】近年、顧客の注文による仕様およびユーザ
ーの要求する個々の機能あるいは回路に対応する半導体
集積回路装置であるカスタム（custom）ＩＣなどのＡＳ
ＩＣ（Application Specific Intergrated Circuit）に
おいて、顧客の注文およびユーザーの要求が種々あるこ
とに対応して少量多品種になることから、設計の容易化
および製造工程のフレキシブル化が要求されている。

【０００４】例えばゲートアレイ方式によるＡＳＩＣで
は、ＡＳＩＣの設計の容易化と製造工程のフレキシブル
化のために、半導体集積回路装置の多層配線における下
層配線層を用いてメッシュ状の電源配線を構成し、電源
配線のメッシュの間に論理回路セルを複数個配置するこ
とが考えられる。

【０００５】また、例えば手作業によるレイアウトを採
用したマクロセルを多用しているプロセッサＩＣなどの
カスタムＩＣでは、高速高性能が要求されていることに
より、多層配線における各層の配線層に電源配線を配置
することが考えられる。

【０００６】なお、論理ブロックを有する半導体集積回
路装置における配線構造について記載されている文献と
しては、例えば特開昭５４−２０６８０号公報に記載さ
れているものがある。

【０００７】

【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置には、以下に述べるような種々の問題
点があることを本発明者は見い出した。

【０００８】すなわち、（１）例えばゲートアレイ方式
によるＡＳＩＣでは、半導体集積回路装置の多層配線に
おける下層配線層を用いてメッシュ状の電源配線を構成
し、電源配線のメッシュの間に論理回路セルを複数個配
置していることにより、メッシュ状の電源配線はオーバ
ースペックになってしまい、必要以上の配線領域が電源
配線として使用されているので、半導体集積回路装置の
集積度を低下させる原因となっている。

【０００９】また、半導体集積回路装置の多層配線にお
ける下層配線層を用いてメッシュ状の電源配線を構成し
ていることにより、制約条件が多くなり、多層配線にお
ける配線のレイアウトなどの設計上の選択性が制限され
てしまい不十分な配線構造となるので、半導体集積回路
装置の特性を低下させる原因となっている。

【００１０】（２）例えば手作業によるレイアウトを採
用したマクロセルを多用しているプロセッサＩＣなどの
カスタムＩＣでは、多層配線における各層の配線に電源
配線が配置されていることにより、電源配線以外の信号
配線などの複雑な配線が多層配線の各層の配線に配置さ
れているので、高性能な電源配線を十分に設けることが
困難となるので、耐ノイズ性の劣化などが発生し、高性
能な電源配線を得ることができないという問題点が発生
している。

【００１１】本発明の目的は、高性能でしかも高信頼度
の配線を備えている半導体集積回路装置を提供すること
にある。

【００１２】本発明の目的は、高性能でしかも高信頼度
の配線を備えている半導体集積回路装置を簡単に製造で
きる製造技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。

【００１５】（１）本発明の半導体集積回路装置は、多
層配線構造における下層配線に配置されている信号配
線、信号配線の上に第１の層間絶縁膜を介して配置され
ている第１の電源配線および第１の電源配線の上に第２
の層間絶縁膜を介して配置されているメッシュ状の第２
の電源配線を有し、第１の電源配線の選択的な領域に第
２の層間絶縁膜に設けられているスルーホール用配線を
通して第２の電源配線が電気接続されているものとす
る。

【００１６】（２）本発明の半導体集積回路装置の製造
方法は、基板における半導体領域に半導体素子を形成し
た基板の上に１層目および２層目の信号配線を形成する
工程と、信号配線の上に第１の層間絶縁膜および第１の
電源配線を形成する工程と、第１の電源配線の上に第２
の層間絶縁膜およびメッシュ状の第２の電源配線を形成
する工程と、第１の電源配線の選択的な領域の上におけ
る第２の層間絶縁膜および第２の電源配線にスルーホー
ルを形成した後、スルーホールに導電性材料を埋め込む
ことにより、第１の電源配線の選択的な領域と第２の電
源配線を電気接続する工程を有するものとする。

【００１７】

【作用】

（１）前記した本発明の半導体集積回路装置によれば、
多層配線構造における信号配線の上に第１の層間絶縁膜
を介して配置されている第１の電源配線および第１の電
源配線の上に第２の層間絶縁膜を介して配置されている
メッシュ状の第２の電源配線を有し、第１の電源配線の
選択的な領域に第２の層間絶縁膜に設けられているスル
ーホール用配線を通して第２の電源配線が電気接続され
ていることにより、電源配線は信号配線のレイアウトに
制限されることなく独自の設計基準によりレイアウトで
きると共に第１の電源配線の不十分な配線特性の領域に
第２の電源配線をスルーホール用配線を通して電気接続
できるので、十分な配線特性を有する第１の電源配線と
することができる。

【００１８】したがって、十分な配線特性を有する電源
配線を備えていることにより、電源供給率が完全な状態
を有するものとなり、異常な電源供給状態を防止できる
ことにより、エレクトロマイグレーションの発生および
ノイズマージンの低下などが発生することを防止できる
ので、高速動作ができるなどの配線層の性能および信頼
度を高めることができる。

【００１９】また、信号配線の上層に第１の電源配線お
よび第２の電源配線を配置していると共に第１の電源配
線と第２の電源配線との電気接続をスルーホール用配線
のみで行っていることにより、電源配線は信号配線のレ
イアウトに制限されることなく独自の設計基準によりレ
イアウトできると共に配線用領域を最小限にすることが
できるので、高集積度の半導体集積回路装置とすること
ができる。

【００２０】（２）前記した本発明の半導体集積回路装
置の製造方法によれば、信号配線の上に第１の層間絶縁
膜および第１の電源配線を形成する工程と、第１の電源
配線の上に第２の層間絶縁膜およびメッシュ状の第２の
電源配線を形成する工程と、第１の電源配線の選択的な
領域の上における第２の層間絶縁膜および第２の電源配
線にスルーホールを形成した後、スルーホールに導電性
材料を埋め込むことにより、第１の電源配線の選択的な
領域と第２の電源配線を電気接続する工程を有するもの
であることにより、信号配線の上層に第１の電源配線お
よび第２の電源配線を配置していると共に第１の電源配
線と第２の電源配線との電気接続をスルーホール用配線
のみで行っているので、電源配線は信号配線のレイアウ
トに制限されることなく独自の設計基準により簡単にレ
イアウトできると共にスルーホール用配線のみで簡単に
第１の電源配線と第２の電源配線を電気接続できるの
で、配線用領域を最小限にすることにより高集積化でき
ると共に簡単な製造工程により半導体集積回路装置を製
造することができる。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。

【００２２】図１〜図１２は、本発明の一実施例である
半導体集積回路装置の製造工程を示す断面図である。同
図を用いて、本発明の半導体集積回路装置およびその製
造方法を具体的に説明する。

【００２３】本実施例の半導体集積回路の製造方法は、
例えばカスタムＩＣなどのＡＳＩＣの製造方法である。

【００２４】まず、図１に示すように、例えばｐ型のシ
リコン単結晶などからなる半導体基板１の表面の選択的
な領域である素子分離領域に熱酸化処理を用いて酸化シ
リコン膜からなるフィールド絶縁膜２を形成する。な
お、図示を省略しているがフィールド絶縁膜２の下に反
転防止用のチャネルストッパ層を形成している。

【００２５】次に、図２に示すように、フィールド絶縁
膜２によって囲まれた活性領域に酸化シリコンからなる
ゲート絶縁膜３を形成し、このゲート絶縁膜３上に多結
晶シリコンからなるゲート電極４を形成する。ゲート電
極４は、半導体基板１の上に多結晶シリコン膜および酸
化シリコン膜からなる絶縁膜５を順次堆積し、これらを
順次エッチングして形成する。その後、ゲート電極４の
側壁に酸化シリコンからなるサイドウォール絶縁膜６を
形成する。

【００２６】次に、半導体基板１に例えばリン（Ｐ）な
どのｎ型の不純物をイオン注入してソースおよびドレイ
ンとなるｎ型半導体領域７を形成する。

【００２７】次に、図３に示すように、半導体基板１の
上に絶縁膜８を形成する。絶縁膜８は、ＣＶＤ法により
形成した酸化シリコン膜などを使用することができる。

【００２８】前述した半導体集積回路装置の製造工程
は、半導体基板１に例えばカスタムＩＣなどのＡＳＩＣ
の構成要素である半導体素子としてｐチャネルＭＯＳＦ
ＥＴを形成した形態であるが、半導体基板１にｐチャネ
ルＭＯＳＦＥＴ以外のｎチャネルＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、バイポーラトランジスタ、容量素子などの種
々の半導体素子を形成した態様を採用することができ
る。

【００２９】また、例えばカスタムＩＣなどのＡＳＩＣ
の構成要素である半導体素子を形成する基板としては、
半導体基板とは別の基板であるＳＯＩ（Silicon on Ins
ulator）構造の絶縁性領域の上にシリコンの単結晶薄膜
が形成されているＳＯＩ基板を用いることができる。

【００３０】また、先述した半導体集積回路装置の製造
工程は、先行技術を種々組み合わせて行えるものであ
る。本発明の半導体集積回路装置およびその製造方法の
主要部は、半導体集積回路装置の配線層およびその製造
方法にある。このことを踏まえて、今後の説明を簡便化
するために、前述した製造工程によって形成した半導体
基板１をスターティングマテリアルとしてｐチャネルＭ
ＯＳＦＥＴを形成したものを基体９として包括的に図示
し、内部構造を有する基体９における内部構造を省略す
ると共に、図示上の寸法を縮小して示すことにする。

【００３１】次に、図４に示すように、基体９の表面に
信号配線としての１層目の配線層１０を形成する。１層
目の配線層１０は、例えばアルミニウム層をＣＶＤ（Ch
emical Vapor Deposition)法により形成する。この配線
層１０の材料としては、耐ストレスマイグレーションお
よび耐エレクトロマイグレーションという特性を確保す
るために、配線層１０としてのアルミニウム層に対し、
その下層または上層として窒化チタン（ＴｉＮ）層など
の高融点金属層を使用して配線構造を積層化した配線層
を使用することができる。また、配線層１０としては、
多結晶シリコン層や多結晶シリコン層と高融点シリサイ
ド層を積層化したものなどの電気導電性のあるものを組
み合わせたものを使用することができる。

【００３２】なお、配線層１０は、図示を省略している
領域に、絶縁膜８に設けられているスルーホールを通し
て電気接続されている配線層を含んでおり、ｎ型半導体
領域７と電気接続される配線層などをも含んでいる。

【００３３】次に、配線層１０の表面にフォトレジスト
膜１１を形成する。

【００３４】次に、図５に示すように、フォトリソグラ
フィ技術を用いて１層目の配線層用のフォトマスクを使
用してフォトレジスト膜１１に１層目の配線層用のパタ
ーンを形成する。

【００３５】次に、フォトレジスト膜１１をエッチング
用マスクとして使用して、配線層１０をドライエッチン
グ法またはウエットエッチング法によって選択的にエッ
チングを行い、配線層１０をパターン化する。次に、不
要となったフォトレジスト膜１１を取り除く作業を行
う。

【００３６】次に、図６に示すように、１層目の配線層
１０を被覆するように全面に１層目の層間絶縁膜１２を
形成する。層間絶縁膜１２は、例えば酸化シリコン膜を
ＣＶＤ法により形成した後、表面の平坦化を行うために
ＳＯＧ（Spin On Glass)膜を回転塗布装置（スピンナ）
を用いて形成する。なお、層間絶縁膜１２は、例えば酸
化シリコン膜をＣＶＤ法により形成した後、ＰＳＧ（Ph
ospho Silicate Glass）膜またはＢＰＳＧ（Boro Phosp
ho Silicate Glass)膜などをＣＶＤ法により形成した積
層構造の層間絶縁膜などの種々の態様とすることができ
る。

【００３７】次に、層間絶縁膜１２の表面にフォトレジ
スト膜１３を形成する。

【００３８】次に、図７に示すように、フォトリソグラ
フィ技術を用いてスルーホール用のフォトマスクを使用
してフォトレジスト膜１３にスルーホール用のパターン
を形成する。

【００３９】次に、フォトレジスト膜１３をエッチング
用マスクとして使用して、層間絶縁膜１２をドライエッ
チング法またはウエットエッチング法によって選択的に
エッチングを行い、層間絶縁膜１２の選択的な領域にス
ルーホール１４を形成する。次に、不要となったフォト
レジスト膜１３を取り除く作業を行う。

【００４０】次に、図８に示すように、スルーホール１
４および層間絶縁膜１２の上に信号配線としての２層目
の配線層１５を形成する。配線層１５は、例えばアルミ
ニウム層をＣＶＤ法により形成する。２層目の配線層１
５は、前述した１層目の配線層１０と同様の材料からな
る積層構造の配線層などの種々の態様とすることができ
る。

【００４１】次に、フォトリソグラフィ技術と選択エッ
チング技術を用いて信号配線としてのパターンを２層目
の配線層１５に形成する。

【００４２】次に、２層目の配線層１５の上に２層目の
層間絶縁膜１６を形成した後、電源配線としての３層目
の配線層１７を形成する。２層目の層間絶縁膜１６は、
１層目の層間絶縁膜１２と同様な材料を用いて行うこと
ができる。また、電源配線としての３層目の配線層１７
は、１層目の配線層１０または２層目の配線層１５と同
様な材料を用いて行うことができる。

【００４３】なお、配線層１７は、図示を省略している
領域に、絶縁膜１６に設けられているスルーホールを通
して電気接続されている配線層を含んでおり、ｎ型半導
体領域７と電気接続される配線層などをも含んでいる。

【００４４】次に、図９に示すように、フォトリソグラ
フィ技術と選択エッチング技術を用いて電源配線として
のパターンを３層目の配線層１７に形成する。

【００４５】すなわち、配線層１７の表面にフォトレジ
スト膜を形成した後、フォトリソグラフィ技術を用いて
３層目の配線層用のフォトマスクを使用してフォトレジ
スト膜に３層目の配線層用のパターンを形成する。

【００４６】次に、フォトレジスト膜をエッチング用マ
スクとして使用して、配線層１７をドライエッチング法
またはウエットエッチング法によって選択的にエッチン
グを行い、配線層１７をパターン化する。次に、不要と
なったフォトレジスト膜を取り除く作業を行う。

【００４７】図１３は、本実施例の半導体集積回路装置
のチップにおける電源配線としての３層目の配線層１７
を示す概略平面図である。

【００４８】次に、図１０に示すように、電源配線とし
ての３層目の配線層１７の上に３層目の層間絶縁膜１８
を形成した後、補助の電源配線としての４層目の配線層
１９を形成する。３層目の層間絶縁膜１７は、１層目の
層間絶縁膜１２または２層目の層間絶縁膜１６と同様な
材料を用いて行うことができる。また、電源配線として
の４層目の配線層１９は、１層目の配線層１０、２層目
の配線層１５または３層目の配線層１７と同様な材料を
用いて行うことができる。

【００４９】次に、フォトリソグラフィ技術と選択エッ
チング技術を用いて補助のメッシュ状の電源配線として
のパターンを４層目の配線層１９に形成する。

【００５０】すなわち、配線層１９の表面にフォトレジ
スト膜を形成した後、フォトリソグラフィ技術を用いて
４層目の配線層用のフォトマスクを使用してフォトレジ
スト膜に４層目の配線層用のパターンを形成する。

【００５１】次に、フォトレジスト膜をエッチング用マ
スクとして使用して、配線層１９をドライエッチング法
またはウエットエッチング法によって選択的にエッチン
グを行い、配線層１９をパターン化する。次に、不要と
なったフォトレジスト膜を取り除く作業を行う。

【００５２】図１４は、本実施例の半導体集積回路装置
のチップにおけるメッシュ状の電源配線としての４層目
の配線層１９を示す概略平面図である。

【００５３】この場合、補助のメッシュ状の電源配線と
しての４層目の配線層１９において、例えばメッシュ状
の電源配線の配線ピッチを電源配線としての３層目の配
線層１７の配線ピッチの最小値としている態様などを採
用することにより、補助の電源配線としての配線層１９
のメッシュの大きさをすべての電源配線としての３層目
の配線層１７の上に４層目のメッシュ状の電源配線とし
ての配線層１９が配置されているような大きさとしてい
る。

【００５４】次に、図１１に示すように、電源配線とし
ての３層目の配線層１７における配線特性の不十分な領
域を検出した後、その領域の上の層間絶縁膜１８および
４層目の配線層１９にフォトリソグラフィ技術および選
択エッチング技術を用いてスルーホール２０を形成す
る。

【００５５】電源配線としての３層目の配線層１７にお
ける配線特性の不十分な領域の検出は、例えばシミュレ
ーションによる解析などの検査により行うことができ
る。

【００５６】図１５は、本実施例の半導体集積回路装置
のチップにおけるスルーホール２０の位置を示す概略斜
視図である。なお、図１５は、図示上の明白化および簡
略化により各領域の寸法を実際とは異なる状態としてい
ると共に透視した状態として模型的に図示している。

【００５７】次に、図１２に示すように、スルーホール
２０に導電性材料を埋め込むことにより、スルーホール
用配線２１を形成する。

【００５８】次に、スルーホール用配線２１を形成した
後、例えばシミュレーションによる解析などの検査を行
い、電源配線としての３層目の配線層１７における配線
特性が不十分な領域が補強されているか否かを検査す
る。

【００５９】検査の結果、電源配線としての３層目の配
線層１７における配線特性が不十分な領域が補強されて
いない場合には、前述したスルーホール２０の形成およ
びスルーホール用配線２１の形成を再度行い、補助のメ
ッシュ状の電源配線としての４層目の配線層１９を用い
て完全な配線特性を有する電源配線とする。

【００６０】この製造工程により、電源配線としての３
層目の配線層１７における配線特性の不十分な領域とメ
ッシュ状の電源配線としての４層目の配線層１９を電気
接続することができることにより、電源配線としての３
層目の配線層１７における配線特性の不十分な領域は、
メッシュ状の電源配線としての４層目の配線層１９が電
気接続されて補強された構造とすることができるので、
３層目の電源配線および４層目のメッシュ状の電源配線
からなる電源配線の配線特性として十分なものとするこ
とができる。

【００６１】なお、図１５において、スルーホール２０
は、図示上の簡略化を目的として１個だけ図示している
が、不完全な配線特性を有する電源配線としての配線層
１７の複数の領域の上にそれに対応して複数のスルーホ
ール２０が形成されている。

【００６２】本実施例の半導体集積回路装置における補
助のメッシュ状の電源配線としての４層目の配線層１９
において、例えばメッシュ状の電源配線の配線ピッチを
電源配線としての３層目の配線層１７の配線ピッチの最
小値としている態様などの補助の電源配線としての配線
層１９のメッシュの大きさをすべての電源配線としての
３層目の配線層１７の上に４層目のメッシュ状の電源配
線としての配線層１９が配置されているような大きさと
している。

【００６３】したがって、下層の配線層つまり電源配線
としての３層目の配線層１７の配線パターンが決定され
てから、その状況に応じて補助のメッシュ状の電源配線
としての配線層１９のメッシュの大きさを決定できるこ
とにより、例えばプロセッサＩＣのような不規則なマク
ロセルを多用しているＩＣなどのＡＳＩＣにおいても電
源配線としての３層目の配線層１７の配線パターンの設
計に際して制約条件がなく大きな自由度があるので、電
源配線の設計が容易となり、半導体集積回路装置の配線
設計を支援するＣＡＤシステムを使用した自動配線シス
テムを採用することができる。

【００６４】また、電源配線としての３層目の配線層１
７の配線パターンが決定されてから、その状況に応じて
補助のメッシュ状の電源配線としての配線層１９のメッ
シュの大きさを決定できることにより、電源配線として
の配線層１７のパターンに対応するデータを使用して半
導体集積回路装置の配線設計を支援するＣＡＤシステム
を使用した自動配線システムにより補助のメッシュ状の
電源配線としての配線層１９のパターンを形成すること
ができるので、配線パターンを簡単な製造プロセスを用
いて形成することができる。

【００６５】さらに、スルーホール２０およびスルーホ
ール用配線２１の製造工程において、補助のメッシュ状
の電源配線としての配線層１９のパターンに対応するデ
ータを使用して半導体集積回路装置の配線設計を支援す
るＣＡＤシステムを使用した自動配線システムを採用で
きるので、配線パターンを簡単な製造プロセスを用いて
形成することができる。

【００６６】次に、４層目の配線層１９の上に例えば酸
化窒素膜などの表面保護膜（図示を省略）を形成するこ
とにより、半導体集積回路装置の製造工程を終了する。

【００６７】前述した本実施例の半導体集積回路装置に
おいて、３層目の配線層１７および４層目の配線層１９
は、電源配線として専用的に使用しているが、他の態様
として電源配線としての３層目の配線層１７または４層
目の配線層１９の領域以外に余裕があれば必要に応じて
その余裕の領域を信号配線として使用することにより、
信号配線の厳しい状況を解除するために３層目または４
層目の配線層の余裕の領域を信号配線として使用するこ
とができる。また、配線の設計上、必要に応じて５層目
以上の配線層を用いて信号配線または電源配線を配置す
ることができる。

【００６８】本実施例の半導体集積回路装置において、
多層配線構造における信号配線の上に層間絶縁膜１６を
介して配置されている電源配線としての配線層１７およ
び配線層１７の上に層間絶縁膜１８を介して配置されて
いる補助のメッシュ状の電源配線としての配線層１９を
有し、電源配線としての配線層１７の選択的な領域に層
間絶縁膜１８に設けられているスルーホール用配線２１
を通して補助のメッシュ状の電源配線としての配線層１
９が電気接続されている。

【００６９】そのため、電源配線としての配線層１７お
よび配線層１９は信号配線のレイアウトに制限されるこ
となく独自の設計基準によりレイアウトできると共に電
源配線としての配線層１７の不十分な配線特性の領域に
補助のメッシュ状の電源配線としての配線層１９をスル
ーホール用配線２１を通して電気接続できるので、十分
な配線特性を有する電源配線とすることができる。

【００７０】したがって、十分な配線特性を有する電源
配線を備えていることにより、電源供給率が完全な状態
を有するものとなり、異常な電源供給状態を防止できる
ことにより、エレクトロマイグレーションの発生および
ノイズマージンの低下などが発生することを防止できる
ので、高速動作ができるなどの配線層の性能および信頼
度を高めることができる。

【００７１】また、信号配線の上層に電源配線を配置し
ていると共に電源配線としての配線層１７とメッシュ状
の電源配線としての配線層１９の電気接続をスルーホー
ル用配線２１のみで行っていることにより、電源配線は
信号配線のレイアウトに制限されることなく独自の設計
基準によりレイアウトできると共に配線用領域を最小限
にすることができるので、高集積度の半導体集積回路装
置とすることができる。

【００７２】本実施例の半導体集積回路装置の製造方法
において、信号配線の上に層間絶縁膜１６および電源配
線としての配線層１７を形成する工程と、配線層１７の
上に層間絶縁膜１８およびメッシュ状の電源配線として
の配線層１９を形成する工程と、電源配線としての配線
層１７の選択的な領域の上における層間絶縁膜１８およ
びメッシュ状の電源配線としての配線層１９にスルーホ
ール２０を形成した後、スルーホール２０に導電性材料
を埋め込むことにより、電源配線としての配線層１８の
選択的な領域とメッシュ状の電源配線としての配線層１
９を電気接続する工程を有するものである。

【００７３】そのため、信号配線の上層に電源配線を配
置していると共に電源配線としての配線層１７と補助の
メッシュ状の電源配線としての配線層１９の電気接続を
スルーホール用配線２１のみで行っているので、電源配
線は信号配線のレイアウトに制限されることなく独自の
設計基準により簡単にレイアウトできると共にスルーホ
ール用配線２１のみで簡単に電源配線としての配線層１
７と補助のメッシュ状の電源配線としての配線層１９を
電気接続できるので、配線用領域を最小限にすることに
より高集積化できると共に簡単な製造工程により半導体
集積回路装置を製造することができる。

【００７４】本実施例の半導体集積回路装置における補
助のメッシュ状の電源配線としての４層目の配線層１９
において、例えばメッシュ状の電源配線の配線ピッチを
電源配線としての３層目の配線層１７の配線ピッチの最
小値としている態様などの補助の電源配線としての配線
層１９のメッシュの大きさをすべての電源配線としての
３層目の配線層１７の上に４層目のメッシュ状の電源配
線としての配線層１９が配置されているような大きさと
している。

【００７５】したがって、下層の配線層つまり電源配線
としての３層目の配線層１７の配線パターンが決定され
てから、その状況に応じて補助のメッシュ状の電源配線
としての配線層１９のメッシュの大きさを決定できるこ
とにより、例えばプロセッサＩＣのような不規則なマク
ロセルを多用しているＩＣなどのＡＳＩＣにおいても電
源配線としての３層目の配線層１７の配線パターンの設
計に際して制約条件がなく大きな自由度があるので、電
源配線の設計が容易となり、半導体集積回路装置の配線
設計を支援するＣＡＤシステムを使用した自動配線シス
テムを採用することができる。

【００７６】また、電源配線としての３層目の配線層１
７の配線パターンが決定されてから、その状況に応じて
補助のメッシュ状の電源配線としての配線層１９のメッ
シュの大きさを決定できることにより、電源配線として
の配線層１７のパターンに対応するデータを使用して半
導体集積回路装置の配線設計を支援するＣＡＤシステム
を使用した自動配線システムにより補助のメッシュ状の
電源配線としての配線層１９のパターンを形成すること
ができるので、配線パターンを簡単な製造プロセスを用
いて形成することができる。

【００７７】さらに、スルーホール２０およびスルーホ
ール用配線２１の製造工程において、補助のメッシュ状
の電源配線としての配線層１９のパターンに対応するデ
ータを使用して半導体集積回路装置の配線設計を支援す
るＣＡＤシステムを使用した自動配線システムを採用で
きるので、配線パターンを簡単な製造プロセスを用いて
形成することができる。

【００７８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００７９】たとえば、前述した実施例では、ＭＯＳＦ
ＥＴを基板に設けた半導体集積回路装置およびその製造
方法であったが、基板には、ＣＭＯＳＦＥＴ、バイポー
ラトランジスタまたはＭＯＳＦＥＴとバイポーラトラン
ジスタを組み合わせたＢｉＭＯＳあるいはＢｉＣＭＯＳ
構造などの種々の半導体素子を有する半導体集積回路装
置およびその製造技術に適用できる。

【００８０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８１】（１）本発明の半導体集積回路装置におい
て、多層配線構造における信号配線の上に層間絶縁膜を
介して配置されている電源配線としての配線層および配
線層の上に層間絶縁膜を介して配置されている補助のメ
ッシュ状の電源配線としての配線層を有し、電源配線と
しての配線層の選択的な領域に層間絶縁膜に設けられて
いるスルーホール用配線を通して補助のメッシュ状の電
源配線としての配線層が電気接続されている。

【００８２】そのため、電源配線としての配線層および
補助のメッシュ状の電源配線としての配線層は信号配線
のレイアウトに制限されることなく独自の設計基準によ
りレイアウトできると共に電源配線としての配線層の不
十分な配線特性の領域に補助のメッシュ状の電源配線と
しての配線層をスルーホール用配線を通して電気接続で
きるので、十分な配線特性を有する電源配線とすること
ができる。

【００８３】したがって、十分な配線特性を有する電源
配線を備えていることにより、電源供給率が完全な状態
を有するものとなり、異常な電源供給状態を防止できる
ことにより、エレクトロマイグレーションの発生および
ノイズマージンの低下などが発生することを防止できる
ので、高速動作ができるなどの配線層の性能および信頼
度を高めることができる。

【００８４】また、信号配線の上層に電源配線を配置し
ていると共に電源配線としての配線層とメッシュ状の電
源配線としての配線層の電気接続をスルーホール用配線
のみで行っていることにより、電源配線は信号配線のレ
イアウトに制限されることなく独自の設計基準によりレ
イアウトできると共に配線用領域を最小限にすることが
できるので、高集積度の半導体集積回路装置とすること
ができる。

【００８５】（２）本発明の半導体集積回路装置の製造
方法において、信号配線の上に層間絶縁膜および電源配
線としての配線層を形成する工程と、配線層の上に層間
絶縁膜およびメッシュ状の電源配線としての配線層を形
成する工程と、電源配線としての配線層の選択的な領域
の上における層間絶縁膜およびメッシュ状の電源配線と
しての配線層にスルーホールを形成した後、スルーホー
ルに導電性材料を埋め込むことにより、電源配線として
の配線層の選択的な領域とメッシュ状の電源配線として
の配線層を電気接続する工程を有するものである。

【００８６】そのため、信号配線の上層に電源配線を配
置していると共に電源配線としての配線層と補助のメッ
シュ状の電源配線としての配線層の電気接続をスルーホ
ール用配線のみで行っているので、電源配線は信号配線
のレイアウトに制限されることなく独自の設計基準によ
り簡単にレイアウトできると共にスルーホール用配線の
みで簡単に電源配線としての配線層と補助のメッシュ状
の電源配線としての配線層を電気接続できるので、配線
用領域を最小限にすることにより高集積化できると共に
簡単な製造工程により半導体集積回路装置を製造するこ
とができる。

【００８７】（３）本発明の半導体集積回路装置におけ
る補助のメッシュ状の電源配線としての４層目の配線層
において、例えばメッシュ状の電源配線の配線ピッチを
電源配線としての３層目の配線層の配線ピッチの最小値
としている態様などの補助の電源配線としての配線層の
メッシュの大きさをすべての電源配線としての３層目の
配線層の上に４層目のメッシュ状の電源配線としての配
線層が配置されているような大きさとしている。

【００８８】したがって、下層の配線層つまり電源配線
としての３層目の配線層の配線パターンが決定されてか
ら、その状況に応じて補助のメッシュ状の電源配線とし
ての配線層のメッシュの大きさを決定できることによ
り、例えばプロセッサＩＣのような不規則なマクロセル
を多用しているＩＣなどのＡＳＩＣにおいても電源配線
としての３層目の配線層の配線パターンの設計に際して
制約条件がなく大きな自由度があるので、電源配線の設
計が容易となり、半導体集積回路装置の配線設計を支援
するＣＡＤシステムを使用した自動配線システムを採用
することができる。

【００８９】また、電源配線としての３層目の配線層の
配線パターンが決定されてから、その状況に応じて補助
のメッシュ状の電源配線としての配線層のメッシュの大
きさを決定できることにより、電源配線としての配線層
のパターンに対応するデータを使用して半導体集積回路
装置の配線設計を支援するＣＡＤシステムを使用した自
動配線システムにより補助のメッシュ状の電源配線とし
ての配線層のパターンを形成することができるので、配
線パターンを簡単な製造プロセスを用いて形成すること
ができる。

【００９０】さらに、スルーホールおよびスルーホール
用配線の製造工程において、補助のメッシュ状の電源配
線としての配線層のパターンに対応するデータを使用し
て半導体集積回路装置の配線設計を支援するＣＡＤシス
テムを使用した自動配線システムを採用できるので、配
線パターンを簡単な製造プロセスを用いて形成すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図８】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図９】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図１０】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図１１】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図１２】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図１３】本発明の一実施例である半導体集積回路装置
のチップにおける電源配線としての３層目の配線層を示
す概略平面図である。

【図１４】本発明の一実施例である半導体集積回路装置
のチップにおけるメッシュ状の電源配線としての４層目
の配線層を示す概略平面図である。

【図１５】本発明の一実施例である半導体集積回路装置
のチップにおけるスルーホールの位置を示す概略斜視図
である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォール絶縁膜 ７ ｎ型半導体領域 ８ 絶縁膜 ９ 基体 １０ 配線層 １１ フォトレジスト膜 １２ 層間絶縁膜 １３ フォトレジスト膜 １４ スルーホール １５ 配線層 １６ 層間絶縁膜 １７ 配線層 １８ 層間絶縁膜 １９ 配線層 ２０ スルーホール ２１ スルーホール用配線

Claims (9)

【特許請求の範囲】
1. 【請求項１】 多層配線構造における下層配線に配置さ
   れている信号配線、前記信号配線の上に第１の層間絶縁
   膜を介して配置されている第１の電源配線および前記第
   １の電源配線の上に第２の層間絶縁膜を介して配置され
   ているメッシュ状の第２の電源配線を有し、前記第１の
   電源配線の選択的な領域に前記第２の層間絶縁膜に設け
   られているスルーホール用配線を通して前記第２の電源
   配線が電気接続されていることを特徴とする半導体集積
   回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記第２の電源配線は多層配線構造における最上
   層の配線層が用いられていることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記第２の電源配線のメッシュの大きさ
   は、すべての前記第１の電源配線の上に前記第２の電源
   配線が配置されているような大きさとしていることを特
   徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置において、前記第１の電源配線はＡＳＩＣにお
   ける電源配線であることを特徴とする半導体集積回路装
   置。
5. 【請求項５】 基板における半導体領域に半導体素子を
   形成する工程と、 前記基板の上に１層目および２層目の信号配線を形成す
   る工程と、 前記信号配線の上に第１の層間絶縁膜を形成した後、前
   記第１の層間絶縁膜の上に第１の電源配線を形成する工
   程と、 前記第１の電源配線の上に第２の層間絶縁膜を形成した
   後、前記第２の層間絶縁膜の上にメッシュ状の第２の電
   源配線を形成する工程と、 前記第１の電源配線の選択的な領域の上における前記第
   ２の層間絶縁膜および前記第２の電源配線にスルーホー
   ルを形成した後、前記スルーホールに導電性材料を埋め
   込むことにより、前記第１の電源配線の選択的な領域と
   前記第２の電源配線を電気接続する工程を有することを
   特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】 請求項５記載の半導体集積回路装置の製
   造方法において、前記第２の電源配線のメッシュの大き
   さは、すべての前記第１の電源配線の上に前記第２の電
   源配線が配置されているような大きさとしていることを
   特徴とする半導体集積回路装置の製造方法。
7. 【請求項７】 請求項５または６記載の半導体集積回路
   装置の製造方法において、前記第２の電源配線のメッシ
   ュ状の配線ピッチは、第１の電源配線の配線ピッチの最
   小値としていることを特徴とする半導体集積回路装置の
   製造方法。
8. 【請求項８】 請求項５、６または７記載の半導体集積
   回路装置の製造方法において、前記基板は、ＳＯＩ基板
   または半導体基板であることを特徴とする半導体集積回
   路装置の製造方法。
9. 【請求項９】 請求項５、６、７または８記載の半導体
   集積回路装置の製造方法において、前記第１の電源配
   線、前記第２の電源配線およびスルーホールを形成する
   工程は、自動配線システムを使用して行うことを特徴と
   する半導体集積回路装置の製造方法。