JPH034561A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、自動配線
配置システムで複数層の配線を形成するゲートアレイ方
式を採用する半導体集積回路装置に適用して有効な技術
に関するものである。

〔従来の技術〕

本発明者が開発中の論理ＬＳＩ（論理回路内蔵型の半導
体集積回路装置）はゲートアレイ方式を採用している。

ゲートアレイ方式を採用する論理ＬＳＩは以下の半導体
製造プロセスにより形成される。

まず、基本設計がなされた基本セルを規則的に配列した
半導体基板を予じめ用意する。基本セルは例えばバイポ
ーラトランジスタ、抵抗素子及び容量素子を組込み構成
される。

次に、前記半導体基板の表面に配列された基本セル内及
び基本セル間（論理回路間）を論理設計に基づき結線し
、所望の論理機能を得る。前記結線は複数層のアルミニ
ウム信号配線で行われる。

この種のゲートアレイ方式を採用する論理ＬＳＩは製品
完成時間を短縮できる特徴がある。また。

この種の論理ＬＳＩは結線パターンを変更するだけで他
の論理機能を得ることができる特徴がある。

前記論理ＬＳＩは、ゲート数の増加に伴い、基本セルの
占有面積が増加し、基本セル間に形成される結線を配置
する配線領域（配線チャネル領域）の占有面積が縮小す
る傾向にある。そこで、本発明者が開発中の論理ＬＳＩ
は、公知の技術ではないが、基本セル間及び基本セル上
を配線領域として有効に使用した４層配線構造で構成さ
れる。第１層目配線、第２層目配線及び第３層目配線は
信号配線を主体として構成される。第４層目配線は信号
配線及び電源配線を主体として構成される。

第１層目配線は、基本セル間に論理回路間を接続する信
号配線として配置されると共に、基本セル内に各半導体
素子間を接続する基本セル内配線として配置される。第
２層目配線、第３層目配線の夫々は前記論理回路間を接
続する信号配線として配置される。

特開昭６０−２２３３７号公報には、３層配線構造を使
用するゲートアレイ方式を採用する半導体集積回路装置
が記載されている。しかしながら、各層の配線は、基本
セル間の配線領域のみに配置されているので、信号配線
本数の大幅な増加は期待できない、また、このゲートア
レイ方式を採用する半導体集積回路装置は、ゲート数の
増加に伴い、基本セル間の配線領域の占有面積が縮小す
るので、この点においても信号配線本数の大幅な増加は
期待できない。

前記本発明者が開発中の論理ＬＳＩの結線パターンはコ
ンピュータを使用した２次元処理の自動配線配置システ
ム（ＤＡ：旦ｅｓｇｉｎ　Ａ　ｕｔｏｍａｔｉｎ）によ
って形成される。つまり、自動配線配置システムは、論
理設計が施された論理回路の情報を自動的に配置すると
共に、メモリ空間内に仮想的に設定されたｘ−ｙ格子状
配線チャネル領域に自動的に前記論理回路間を接続する
結線情報（配線情報）を配置することができる。自動配
線配置システムにおいては、第１層目配線の配線情報及
び第３層目配線の配線情報をｘ−ｙ格子状配線チャネル
領域のＸ方向に配置する。第２層目配線の配線情報はｘ
−ｙ格子状配線チャネル領域のＸ方向に配置される。第
１層目配線と第２層目配線との接続。

第２Ｍ目配線と第３層目配線との接続の夫々はＸ−Ｙ格
子状配線チャネル領域の所定の格子点において行われる
。

この自動配線配置システムで自動的に配線情報が配置さ
れると、この配線情報に基づいて半導体製造用マスクが
作成される。この半導体製造用マスクは前記論理ＬＳＩ
に形成する結線のパターンを有している。そして、この
半導体製造用マスクを使用し、半導体ウェーハ製造プロ
セスを施すことによって、前述の多層配線構造の論理Ｌ
ＳＩを形成することができる。

なお、ゲートアレイ方式を採用する論理ＬＳＩについて
は１例えば、株式会社サイエンスフォーラム、超ＬＳＩ
デバイスハンドブック、昭和５８年１１月２８日発行日
、第３５４頁乃至第４１６頁に記載されている。

〔発明が解決しようとする課題〕

前述のゲートアレイ方式を採用する論理ＬＳＩの多層配
線構造は次のような問題点を生じることが本発明者によ
って発見された。

多層配線構造は、下層配線例えば第１層目配線の段差形
状がその上部に形成される層間絶縁膜の表面に伝達され
、この層間絶縁膜の表面に段差形状が形成される。この
層間絶縁膜の表面の段差形状は上層の層間絶縁膜になる
につれて大きく成長する。このような現象に対処するに
は、半導体ウェーハ製造プロセスにおいて、上層になる
につれて配線幅寸法、配線間スペース等を増大し、加工
マージンを大きく確保する必要がある。つまり、第１層
目配線に比べて第２層目配線、第２層目配線に比べて第
３層目配線は配線ピッチを大きく構成している。このた
め、特に最上層の信号配線である第３層目配線の本数が
少なく、Ｘ方向に延在する信号配線の本数が不足するの
で、配線の自由度が低下し、論理回路の実装率（実装可
能な回路数に対する実装した回路数の割合）が低下する
。

また、Ｘ方向に延在する信号配線は第１層目配線及び第
３層目配線で構成されるので、第２層目配線つまりＸ方
向に延在する信号配線の本数が不足する。このため、前
述と同様に論理回路の実装率が低下する。

本発明の目的は、ゲートアレイ方式を採用する半導体集
積回路装置において、回路の実装率を向上することが可
能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置において
、Ｘ方向に延在する信号配線の配置本数を増加し、前記
目的を達成することが可能な技術を提供することにある
。

本発明の他の目的は、前記半導体集積回路装置において
、Ｘ方向に延在する信号配線の配置本数を増加し、前記
目的を達成することが可能な技術を提供することにある
。

本発明の他の目的は、前記半導体集積回路装置において
、前記目的を達成すると共に、製品完成時間を短縮する
ことが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）ゲートアレイ方式を採用する半導体集積回路装置
において、自動配線配置システムのＸ−Ｙ格子状配線チ
ャネル領域のＸ方向に配置された配線情報に基づき、基
板上の基本セル間に第１層目配線を配置すると共に、基
本セル間及び基本セル上に第３層目配線を配置し、前記
Ｘ−Ｙ格子状配線チャネル領域のＹ方向に配置された配
線情報に基づき、基本セル間及び基本セル上に第２層目
配線を配置し、前記第３層目配線の配線ピッチを前記第
１層目配線の配線ピッチと実質的に同一又はそれに比べ
て小さく構成する。

（２）ゲートアレイ方式を採用する半導体集積回路装置
において、自動配線配置システムのＸ−Ｙ格子状配線チ
ャネル領域のＸ方向に配置された配線情報に基づき、基
板上の基本セル間に第１層目配線を配置すると共に、基
本セル間及び基本セル上に第３層目配線を配置し、前記
ｘ−ｙ格子状配線チャネル領域のＹ方向に配置された配
線情報に基づき、基本セル間及び基本セル上に第２層目
配線を配置し、前記第２層目配線の配線ピッチを前記第
１層目配線の配線ピッチと実質的に同一又はそれよりも
小さく構成する。

（３）ゲートアレイ方式を採用する半導体集積回路装置
において、自動配線配置システムのＸ−Ｙ格子状配線チ
ャネル領域のＸ方向に配置された配線情報に基づき、基
本セル間に第１層目配線を配置すると共に、基本セル間
及び基本セル上に第３層目配線を配置し、前記ｘ−ｙ格
子状配線チャネル領域のＹ方向に配置された配線情報に
基づき、基本セル間及び基本セル上に第２層目配線を配
置し、前記第２層目配線、第３層目配線の夫々の配線ピ
ッチを前記第１層目配線の配線ピッチと実質的に同一に
構成する。

〔作　　用〕

上述した手段（１）によれば、前記基本セル間及び基本
セル上を利用し、Ｘ方向に延在する信号配線の配置本数
を第３層目配線で増加し、Ｙ方向に延在する信号配線の
配置本数を第２層目配線で増加することができるので、
自動配線配置システムでの配線の配置の自由度を向上し
、論理回路の実装率を向上することができると共に、前
記第３層目配線の配線本数を増加し、第１層目配線及び
第３層目配線と第２層目配線との配置本数を均一化する
ことができるので、自動配線配置システムでの配線の配
置の自由度をより向上し、論理回路の実装率をより向上
することができる。

上述した手段（２）によれば、前記基本セル間及び基本
セル上を利用し、Ｘ方向に延在する信号配線の配置本数
を第３層目配線で増加し、Ｙ方向に延在する信号配線の
配置本数を第２層目配線で増加することができるので、
自動配線配置システムでの配線の配置の自由度を向上し
、論理回路の実装率を向上することができると共に、前
記第２層目配線の配線本数を増加し、第１層目配線及び
第３層目配線と第２層目配線との配線本数を均一化する
ことができるので、自動配線配置システムでの配線の配
置の自由度をより向上し、論理回路の実装率をより向上
することができる。また、第１層目配線、第２層目配線
の夫々の配線ピッチが実質的に同一の場合、ｘ−ｙ格子
状配線チャネル領域のどの格子点においても第１層目配
線と第２層目配線との接続を行えるので、自動配線配置
システムでの配線の配置の自由度を向上し、論理回路の
実装率を向上することができる。

上述した手段（３）によれば、前記（１）及び（２）の
効果を奏することができると共に、前記自動配線配置シ
ステムのＸ−Ｙ格子状配線チャネル領域に入力された前
記第１層目配線、第２層目配線、第３層目配線の夫々の
配線情報にレソセン処理やブローモノ処理を施さないの
で、これらの処理工程に相当する分、自動配線配置シス
テムでの演算処理時間を短縮し、製品完成時間を短縮す
ることができる。

以下１本発明の構成について、ゲートアレイ方式を採用
する論理ＬＳＩに本発明を適用した一実施例とともに説
明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるゲートアレイ方式を採用する論
理ＬＳ　Ｉ（半導体集積回路装置）の概略構成を第２図
（チップレイアウト図）で示す。

第２図に示すように、論理ＬＳＩ（ＬＳＩ）は平面が方
形状の半導体チップ（半導体ペレット）で構成される。

論理ＬＳＩの方形状の各辺に沿った外周には外部端子（
ポンディングパッド）１０が複数配列される。外部端子
１０は外部装置との電気的な接続を取るように構成され
る。外部端子１０の内側において、論理Ｌ　Ｓ　、Ｉの
周辺には人出力バッファ回路１１が複数配置される。入
出力バッファ回路１１は前記外部端子１０の配列に対応
した位置に配置される。

前記人出カバソファ回路１１で周囲を囲まれた領域内に
おいて、論理ＬＳＩには論理回路部が設けられる。論理
回路部は基本設計がなされた基本セル１２が行列状に規
則的に複数配置される。基本セル１２は、同第２図にお
いて行方向（Ｘ方向）に複数配置され、基本セル列１３
を構成する。各基本セル列１３は列方向（Ｘ方向）に配
線領域（配線チャネル領域）１４を介在させて複数列配
置され、る。

前記基本セル１２は５本発明者が開発中のゲートアレイ
方式を採用する論理ＬＳＩにおいて、例えば１００乃至
２００個の基本素子を内蔵する。この基本素子はトラン
ジスタ、抵抗素子及び容量素子である。つまり、基本セ
ル１２は所定の論理回路を構成できるように構成される
。基本セル１２に配列された基本素子のうちトランジス
タは５ＥＰＴ（Ｓｅｌｅｃｔｉｖｅ　Ｅｔｃｈｉｎｇ　
ｏｆ　Ｐｏ１ｙ−ｓｉｌｉｃｏｎ工ｅｃｈｎｏｌｏｇｙ
）構造を採用するバイポーラトランジスタである。この
５ＥＰＴ構造を採用するバイポーラトランジスタは、後
述するが、ベース領域に対して、ベース引出用電極、エ
ミッタ領域、エミッタ引出用電極、ベース引出用電極−
エミッタ引出用電極間の層間絶縁膜の夫々が自己整合で
形成される。

５ＥＰＴ構造を採用するバイポーラトランジスタは、各
動作領域の面積を縮小し、各動作領域間に形成される寄
生容量を低減することができるので、動作速度の高速化
を図ることができる特徴がある。

この論理ＬＳＩは４層配線構造（多層配線構造）を採用
する。この４層配線構造のうちの少なくとも信号配線は
コンピュータを使用した自動配線配置システムで結線パ
ターンのレイアウトを形成する。論理ＬＳＩの基本セル
１２内の各半導体素子間は主に第１暦目信号配線（３８
Ａ）により結線される（基本セル内配線）。前記基本セ
ル列１３間の配線領域１４には同第２図に示すように第
１暦目信号配線３８が配置される。ゲート数の増加に伴
い、基本セル１２のサイズは大型しその占有面積が大き
いので、前記配線領域１４のサイズ（特にＸ方向である
幅寸法）は逆に小さい。具体的には配線領域１４のサイ
ズは基本セル１２のサイズの約４分の１以下となってい
る。

前記第１暦目信号配ｖＡ３８は、所定の配線ピッチでＸ
方向に複数本配置され、Ｘ方向に延在するように構成さ
れる。第１暦目信号配線３８は主に基本セル１２に基本
セル内配線を施して形成された論理回路間を結線する。

前記第１暦目信号配線３８は。

例えば配線幅寸法を３．０［μｍ］、配線間隔（配線間
スペース）を２．Ｏ［ｕｍｌ、膜厚を１．０［μｍ］で
構成する。したがって、第１暦目信号配線３８の配線ピ
ッチＰ１は５．０［μｍ］で構成される。ここでの配線
ピッチＰ１は第１暦目信号配線３８の配線幅方向の中心
位置と隣接する他の第１暦目信号配８３Ｂの配線幅方向
の中心位置との間の寸法である。以下、配線ピッチの定
義は同様である。

第２層目信号配線４１は２基本セル１２上及び配線領域
１４上（基本セル１２間）において、所定の配線ピッチ
でＸ方向に複数本配置され、Ｘ方向に延在するように構
成される。つまり、第２暦目信号配線４１は論理ＬＳＩ
の論理回路部の実質的に全域を配線領域（配線チャネル
領域）として延在する。第２暦目信号配ｌ１Ａ４１は主
に前記論理回路間を結線する。

第２層目信号配線４１は例えば配線幅寸法を　３．５［
μｍ］、配線間隔を　１．５［μｍ］、膜厚を　１．０
［μｍ］で構成する。この第２暦目信号配、１％４１の
配線ピッチＰ２は５．０［μｍ］で構成される。

第３Ｍ自信号配線４４は、基本セル１２上及び配線領域
１４上（基本セル１２間）において、所定の配線ピッチ
でＹ方向に複数本配置され、Ｘ方向に延在するように構
成される。第３層自信号配線４４は第２層自信号配線４
１と同様に論理ＬＳＩの論理回路部の実質的に全域を配
線領域として延在させる。第３層自信号配線４４は主に
前記論理回路間を結線する。第３層自信号配、１！４４
は、例えば配線幅寸法を３．５ｒμｍ］、配線間隔を１
．５ｒμｍコ、膜厚を１゜０［μｍ］で構成する。この
第３層自信号配線４４の配線ピッチＰ３は５．０［μｍ
］で構成される。

第４層目配線（４６）は同第２図においては図示しない
が第３層自信号配線４４の上層に配置される。

第４層目配線は主に電源配線や信号配線として使用され
る。第４層目配線は例えば膜厚を２．０［μｍ］で構成
する。

このように、本実施例の論理ＬＳＩは、４層配線構造の
うち第１層自信号配線３８、第３層自信号配ｍ４４の夫
々を同−Ｘ方向に延在させ、第２層自信号配線４１をＹ
方向に延在させる。そして、第１層自信号配線３８、第
２層自信号配線４１、第３層自信号配線４４の夫々は同
一の配線ピッチで構成される。

次に、前記論理ＬＳＩの具体的な構造について、第１図
（要部断面図）を用いて簡単に説明する。

第１図に示すように、論理ＬＳＩは単結晶珪素からなる
ｆ型半導体基板２１で構成される。第１図の左側は、基
本セル１２部分を示し、基本セル１２を構成する５ＥＰ
Ｔ構造を採用するバイポーラトランジスタＴｒ−を示す
、第１図の右側は、配線領域１４部分を示し、多層配線
構造の各配線層を示す。

同第１図に示すように、５ＥＰＴ構造を採用するバイポ
ーラトランジスタＴｒは素子分離領域で他の領域と絶縁
分離される。素子分離領域は半導体基板２１、素子間分
離用絶縁膜２６及びｐ°型半導体領域２４で形成される
。素子間分離用絶縁膜２６はｎ−型エピタキシャル層２
２の主面を選択的に酸化して形成した酸化珪素膜で構成
される。素子間分離用絶縁膜２６の底面は半導体基板２
１の主面に達するように構成される。ｐ°型半導体領域
２４は半導体基板２１の主面部において素子間分離用絶
縁膜２６の底面に設けられる。このｐ°型半導体領域２
４はチャネルストッパ領域として構成される。

この５ＥＰＴ構造を採用するバイポーラトランジスタＴ
ｒはｎ型コレクタ領域、ｐ型ベース領域及びｎ型エミッ
タ領域からなる縦型ｎｐｎ型構造で構成される。

ｎ型コレクタ領域は、埋込型のゴ型半導体領域２３、コ
レクタ電位引上用のゴ型半導体領域２５及びエピタキシ
ャル層２２で構成される。ｎ型コレクタ領域のうち、コ
レクタ電位引上用のｎ°型半導体領域２５には第１層自
信号配線（基本セル内配線）３８Ａが接続される。コレ
クタ電位引上用のゴ型半導体領域２５と第１層自信号配
線３８Ａとの接続は層間絶縁膜２７．３２及び３６に形
成された接続孔３７を通して行われる。第１層自信号配
線３８Ａは例えばスパッタ法又は蒸看法で堆積されたア
ルミニウム膜或はアルミニウム合金膜で形成される。ア
ルミニウム合金膜にはＣｕ、又はＣｕ及びＳｉが添加さ
れる。

Ｃｕは主にマイグレーションを低減するように作用する
。Ｓｉはアロイスパイクを低減するように作用する。

ｐ型ベース領域はグラフトベース領域であるｐ゛型半導
体領域３０及び真性ベース領域であるｐ型半導体領域３
１で構成される。ｐ型半導体領域３１、ｐ。

型半導体領域３０の夫々はエピタキシャル！２２の主面
部に構成される。

ｐ型ベース領域のうちグラフトベース領域であるｐ°型
半導体領域３０にはベース開口２８を通してベース引出
用電極２９の一端部が接続される。ベース引出用電極２
９は例えばｐ型不純物ＣＢ）が導入された製造工程にお
ける第１層目の多結晶珪素膜で形成される。ベース引出
用電極２９は例えば５００〜７００［ｎｍ］の膜厚で形
成される。このベース引出用電極２９の一端側（エミッ
タ開口３４Ａを規定する側）の位置は、ｐ°型半導体領
域３０からのｐ型不純物の拡散距離で規定され、ｐ゛型
半導体領域３０に対して自己整合で形成される。ベース
引出用電極２９は、その平面形状を図示しないが、一端
部で工ミッタ開口３４Ａの周囲を規定するように構成さ
れる。ベース引出用電極２９の他端部には層間絶縁膜３
２及び３６に形成された接続孔３７を通して第１層目信
号配線（基本セル内配線）３８Ａが接続される。

ｎ型エミッタ領域はゴ型半導体領域３５Ａで構成される
。ｎ°型半導体領域３５Ａは真性ベース領域であるｐ型
半導体領域３１の主面部に構成される。ゴ型半導体領域
３５Ａにはエミッタ開口３４Ａを通してエミッタ引出用
電極３５が接続される。エミッタ引出用電極３５は例え
ばｎ型不純物（Ａｓ）が導入された製造工程における第
２層目の多結晶珪素膜で形成される。エミッタ引出用電
極３５は例えば２００〜３００［ｎｍｌの膜厚で形成さ
れる。エミッタ開口３４Ａは、層間絶縁膜３２に形成さ
れた開口３３内において、ベース引出用電極２９の一端
側の表面に形成された層間絶縁膜３４で規定された領域
内に形成される。層間絶縁膜３４は１例えばベース引出
用電極２９の表面を酸化した酸化珪素膜で形成され、ベ
ース引出用電極２９に対して自己整合で形成される。

つまり、エミッタ引出用電極３５は、結果的に、ベース
引出用電極２９に対して自己整合で形成され、しかも層
間絶縁膜３４を介在させてベース引出用電極２９と自己
整合で絶縁分離がなされる。前記ｎ型エミッタ領域であ
るｎ°型半導体領域３５Ａは；ミッタ引出用電極３５に
導入されたｎ型不純物をドライブイン拡散することによ
って形成される。前記エミッタ引出用電極３５には層間
絶縁膜３６に形成された接続孔３７を通して第１層目信
号配線（基本セル内配線）３８Ａが接続される。

なお、前述の５ＥＰＴ構造を採用するバイポーラトラン
ジスタＴｒは、その形成方法を説明しないが、例えば特
願昭６３−１７５６００号に詳細に記載される形成方法
と実質的に同一方法で形成される。

前記第１図に示すように、配線領域１４において層間絶
縁膜３６の表面上には第１層目信号配線３８が配置され
る。この第１層目信号配線３８は第１図及び第３図（要
部平面図）に示すように配線ピッチＰ１でＸ方向に延在
させる。第１層目信号配ｇａａは前記第１層目信号配線
（基本セル内配線）３８Ａと同一導電層（同一製造工程
）で形成される。

第１層目信号配線３８の上層には第１図及び第３図に示
すように層間絶縁膜３９を介在させて第２層目信号配線
４１が配置される。第２層目信号配線４１は前述のよう
に配線ピッチＰ２でＹ方向に延在させる。第２層目信号
配線４１は第１層目信号配線３８と同様の導電膜で形成
される。

層間絶縁膜３９は、その表面が平坦化されるように、例
えばＣＶＤ法で堆積した後にその表面に不活性ガスによ
るスパッタエツチングを施した酸化珪素膜で形成される
。例えば、この酸化珪素膜は、約４［μｍ］の膜厚で堆
積した後に表面を約２．５［μｍ］程度の膜厚でスパッ
タエツチングすることにより形成される。この層間絶縁
膜３９は、第１層目信号配線３８上の平坦部において約
１．０〜１．５［μｍ］の膜厚で形成され、第１層目信
号配線３８間の四部において表面からの段差（へこみ量
）が０゜２〜０．３［μｍ］以下に形成される。つまり
、層間絶縁膜３９は段差部が約２割以下に平坦化される
。

また、前記層間絶縁膜３９は前記平坦部と凹部との間の
傾斜部分の角度（段差部のスロープの角度）が約３０度
以下に平坦化される。

また、層間絶縁膜３９はバイアススパッタリング法（膜
の堆積と堆積された膜表面のエツチングとを同時に行う
堆積法）で堆積した石英膜で形成してもよい。また、層
間絶縁膜３９は、プラズマＣＶＤ法で堆積した酸化珪素
膜又は窒化珪素膜の表面に塗布（ＳＯＧ　：　５ｐｉｎ
　Ｏｎ　Ｇｌａｓｓ）法で酸化珪素膜を塗布し、その表
面上にプラズマＣＶＤ法で堆積した酸化珪素膜を積層し
た複合膜（３層構造）で形成してもよい、この複合膜は
例えば下層から約０．５［μｍ１．約０．２［μｍ］、
約１．０［ｕｍｌの夫々の膜厚で形成する。

前記第２層目信号配線４１は層間絶縁膜３９に形成され
た接続孔４０を通して第１層目信号配、ｉ！３８に接続
される。接続孔４０は、第３図に示すように、第１層目
信号配線３８と第２層目信号配線４１との交差部分（自
動配線配置システムのｘ−ｙ格子状配線チャネル領域の
格子点に対応する位置）に形成される。接続孔４０は、
これに限定されないが、ＲＩＥ等の異方性エツチングで
形成し、微細な開口サイズ例えば２．０［μｍ１ｘ２．
０［μｍｌの平面が方形状で形成される。接続孔４０内
から露出する第１層目信号配線３８の表面には第２層目
信号配線４１の膜付前に不活性ガス雰囲気中においてス
パッタエツチング処理が施される。このスパッタエツチ
ング処理は第１層目信号配、１１３８の表面にプロセス
中に形成される絶縁物質（例えば酸化アルミナ）を除去
する目的で行われる。このスパッタエツチング処理に際
し、接続孔４０内において層間絶縁膜３９の側壁を荷電
粒子で叩きだして絶縁物質が第１層目信号配線３８の表
面に再付着することを低減するために、接続孔４０の側
壁は第１層目信号配線３８の表面に対して急峻、例えば
実質的に垂直に形成することが好ましい、接続孔４０の
側壁の急峻な段差形状に基づき第２層目信号配線４１の
ステップカバレッジが低下する場合は、接続孔４０内を
導電性材料で埋込むことが好ましい、この接続孔４０内
を埋込む導電性材料としては、例えばＣＶＤ法で堆積し
その表面をエツチングで後退して接続孔４０内のみに残
存させたタングステン（Ｗ）を使用する。また、接続孔
４０内には選択ＣＶＤ法で選択的に堆積されたタングス
テンを埋込んでもよい。

第２層目信号配線４１の上層には層間絶縁膜４２を介在
させて第３層目信号配線４４が配置される。第３層目信
号配線４４は前述のように配線ピッチＰ３でＸ方向に延
在する。この第３層、自信号配線４４の配線ピッチＰ３
は第１層目信号配線３８の配線ピッチＰ１と実質的に同
一配線ピッチで形成される。

第１図に示すように、第３層目信号配線４４の配線幅方
向の中心位置は第１層目信号配ｆｉ３８の配線幅方向の
中心位置に比べてＹ方向に配線ピッチＰ１又はＰ３の２
分の１の寸法に相当する分だけずれている。自動配線配
置システムの２次元メモリ空間に仮想的に設定されたＸ
−Ｙ格子状配線チャネル領域において、同一のＸ方向に
延在する第１層目信号配線（Ａ　Ｌ　Ｔ　）、第３層目
信号配線（Ａ　Ｌ　ｍ）の夫々はどの層の信号線である
かを識別する必要があるのでずらしている。第３層目信
号配線４４は第１層目信号配線３８と同様の導電膜で形
成される。

層間絶縁膜４２は層間絶縁膜３９と同様の絶縁膜で形成
される。

前記第３ｆｆ目信号配線４４は層間絶縁膜４２に形成さ
れた接続孔４３を通して第２層目信号配線４１に接続さ
れる。接続孔４３は、第１図に示すように、第２層目信
号配線４１と第３層目信号配線４４との交差部分（同様
に自動配線配置システムのＸ−Ｙ格子状配線チャネル領
域の格子点に対応する位りに形成される。この接続孔４
３は、第１層目信号配線３８に対して第３層目信号配線
４４がずれているので。

このずれ量に対応する寸法だけ接続孔４０に対してずれ
ている。つまり、接続孔４３は、配線ピッチＰ１又はＰ
３の２分の１の寸法に相当する分、接続孔４０に対して
Ｙ方向にずれている。接続孔４３は接続孔４０と同様に
例えば２．０［μｍ］Ｘ２．Ｏ［μｍ］の開口サイズで
形成される。

第３ｆｆ目信号配線４４の上層には居間絶縁膜４５を介
在させて第４層目配線４６が配置される。第１図には示
していないが、第４層目配ＩｊｌＡ４６は層間絶縁膜４
５に形成される接続孔を通して第３層目信号配線４４等
に接続される。第４層目配線４６は前記第１層目信号配
線３８と同様の導電膜で形成される。また１層間絶縁膜
４５は層間絶縁膜３９と同様の絶縁膜で形成される。

第４層目配線４６の上層にはファイナルパッシベーショ
ン膜４７が形成される。ファイナルパッシベーション膜
４７は例えばプラズマＣＶＤ法やスパッタ法で堆積させ
た窒化珪素膜で形成される。

このように構成される多層配線構造は、信号配線のうち
主に第１層目信号配線３８、第２層目信号配線４１、第
３層目信号配線４４の夫々の下地膜である店開絶縁膜３
６．３９．４２の夫々の表面に前述のように平坦化処理
がなされることが前提となる。つまり、３暦配線構造又
はそれ以上の多層配線構造は、前記下地膜の平坦化処理
に基づき、第１層目信号配８３８、第２層目信号配線４
１、第３層目信号配［４４の夫々を密な配線ピッチで配
置することが可能となる。また、多層配線構造は、下層
の第１層目信号配線３８の配線ピッチＰ１に対して、上
層の第２層目信号配線４１の配線ピッチＰ２、第３層自
信号配線４４の配線ピッチＰ３の夫々を実質的に同一に
（又は小さく）構成することが可能となる。

前述の第１層目信号配線３８（基本セル内配線３８Ａも
含む）、第２層目信号配線４１、第３層目信号配線４４
、接続孔４０．接続孔４３の夫々はコンピュータを使用
する自動配線配置システムに基づいて形成される。この
ゲートアレイ方式を採用する論理ＬＳＩの形成方法につ
いて第４図（論理ＬＳＩの開発フロー図）を用いて簡単
に説明する。

まず、第４図に示すように、論理ＬＳＩに搭載する論理
機能を決定する＜５１＞　、つまり、論理ＬＳＩに搭載
する論理回路の設計を行った後、この論理回路に論理シ
ュミレーションを施して論理機能の動作検証を行い、最
終的に搭載する論理機能を決定する。

次に、コンピュータを使用した２次元処理の自動配線配
置システム（ＤＡ）を用い、前記決定された論理機能に
基づきＸ−Ｙ格子状配線チャネル領域上に配線情報（結
線情報）及び接続孔情報を自動的に配置する＜５２＞　
、なお、ここでは信号配線情報（第１〜第３層目信号配
線３８．４１．４４に相当する）及び信号配線間を接続
する接続孔情報（接続孔４０、４３に相当する）の配置
について説明し１、基本セル内配線（論理回路又は第１
層目信号配線３８Ａに相当する）の配置については省略
する。前記Ｘ−Ｙ格子状配線チャネル領域は所定間隔の
配線ピッチで配列されたＸ方向に延在する複数の配線チ
ャネル領域１，２．・・・、１０及び所定間隔の配線ピ
ッチで配列されたＹ方向に延在する複数の配線チャネル
領域１，２．３で構成される。Ｘ方向に延在する配線チ
ャネル領域は前述の第１層目信号配線３８の配線ピッチ
Ｐ１又は第３層目信号配線４４の配線ピッチＰ３の２分
の１の配線ピッチに相当する。Ｙ方向に延在する配線チ
ャネル領域は第２居目信号配線４１の配線ピッチＰ２に
相当する。このＸ−Ｙ格子状配線チャネル領域は、２次
元的にメモリセルが配列された、自動配線配置システム
のメモリ空間に仮想的に設定される。

次に、前記自動配線配置システムのｘ−ｙ格子状配線チ
ャネル領域に配置された配線情報及び接続孔情報を３次
元的に分割する〈５３〉。つまり、前記Ｘ−Ｙ格子状配
線チャネル領域のうち、Ｘ方向に延在する配線チャネル
領域の奇数番目ｎ　（ｎ＝１．３，５．・・・）に配置
された配線情報は第１層目信号配線ＡＩとされる。Ｘ方
向に延在する配線チャネル領域の偶数番目ｎ＋１に配置
された配線情報は第３層目信号配線Ａｍとされる。Ｙ方
向に延在する配線チャネル領域に配置された配線情報は
第２層目信号配線Ａｎとされる。また、Ｘ−Ｙ格子状配
線チャネル領域のＸ方向に延在する配線チャネル領域の
奇数番目ｎとＹ方向に延在する配線チャネル領域の格子
点に配置された接続孔情報は第１層目信号配線ＡＩと第
２居目信号配ｍＡ■とを接続する接続孔ＴＨＩとされる
。Ｘ方向に延在する配線チャネル領域の偶数番目ｎ＋１
とＹ方向に延在する配線チャネル領域との格子点に配置
された接続孔情報は第２層目信号配線ＡＩと第３層目信
号配線Ａｍとを接続する接続孔ＴＨＩＩとされる。すな
わち、自動配線配置システムのプログラム上において、
第１層目信号配線Ａ１．第２層目信号配置ｉＡＡ■１、
第３居目信号配、１ＡＩＩ［、接続孔ＴＨＩ、接続孔Ｔ
ＨＩＩの夫々が識別される。

次に、前記自動配線処理〈５２〉で形成された結線レイ
アウトのレイアウトルールの違反チエツクを行う＜５４
〉。違反チエツクは主に半導体ウェーハ製造プロセス上
問題なく前記結線レイアウト通りに信号配線が形成でき
るか否かをチエツクする。

この違反チエツクで不良とされた場合は結線レイアウト
の一部を修正する。前記違反チエツク＜５４〉を良品と
して通過すると、前述の自動配線配置システムの配線情
報及び接続孔情報に基づきマスクパターンが発生される
〈５５〉。前記論理機能の決定＜５１〉後の自動配線処
理＜５２〉からマスクパターンの発生＜５５〉までの処
理工程は自動配線配置システムを使用した処理工程（Ｄ
Ａ処理）である。

次に、半導体製造用マスクを製作する＜５６〉。

このマスク製作は、前記自動配線配置システムで自動的
に配置された配線情報及び接続孔情報に基づき、例えば
電子線描画装置を使用して形成する。

半導体製造用マスクは例えば表面にＣｒ及びＣｒ０等の
遮蔽膜でパターンが描かれた石英ガラス基板で構成され
る。第１層目信号配線３８の半導体製造用マスクは第１
層目信号配線ＡＩの情報に基づき形成される。同様に、
第２層目信号配線ＡＩＩ、第３Ｎ目信号配線Ａｎｌ、接
続孔ＴＨＩ、接続孔ＴＨＵの夫々の情報に基づき、第２
層目信号配線４１、第３層目信号配線４４、接続孔４０
、接続孔４３の夫々の半導体製造用マスクが形成される
。

次に、前述の半導体製造用マスクを使用し、半導体ウェ
ーハ製造プロセスを行う（ウェーハ製作）〈５７〉。つ
まり、まず、前記第１図及び第３図に示すように、基本
セル１２が配列された論理ＬＳＩの半導体ウェーハ（未
結線）上に、第１層目信号配線３８を形成する。次に、
層間絶縁膜３９、接続孔４０、第２層目信号配線４１の
夫々を順次形成する。次に、層間絶縁膜４２、接続孔４
３、第３層目信号配線４４の夫々を順次形成する。そし
て、層間絶縁膜４５．第４層目配線４６、ファイナルパ
ッシベーション膜４７の夫々を順次形成することにより
、所定の論理機能を有する論理ＬＳＩが完成する。前記
第１層目信号配線３８、接続孔４０、第２層目信号配線
４１．接続孔４３、第３層目信号配線４４等はフォトリ
ソグラフィ技術で形成される。フォトリングラフィ技術
は、半導体製造用マスクを用いてフォトレジスト膜（感
光性樹脂膜）でエツチングマスクを形成し、このエツチ
ングマスクを用いて各層にエツチングを施すことを含む
。

このように、ゲートアレイ方式を採用する論理ＬＳＩに
おいて、自動配線配置システムのＸ−Ｙ格子状配線チャ
ネル領域のＸ方向に配置された配線情報に基づき、半導
体基板２１上の基本セル１２間に第１層目信号配線３８
を配置すると共に、基本セル１２間及び基本セル１２上
に第３層目信号配、１４４を配置し、前記Ｘ−Ｙ格子状
配線チャネル領域のＸ方向に配置された配線情報に基づ
き、基本セル１２間及び基本セル１２上に第２層目信号
配線４１を配置し、前記第３Ｎ目信号配線４４の配線ピ
ッチＰ３を前記第１層目信号配線３８の配線ピッチＰ１
と実質的に同一配線ピッチで構成する。この構成により
、前記基本セル１２間及び基本セル１２上を利用し、Ｘ
方向に延在する信号配線の配置本数を第３層目信号配線
４４で増加し、さらにＸ方向に延在する第２層目信号配
線４１の配置本数を増加することができるので、自動配
線配置システムでの信号配線の配置の自由度を向上し、
論理回路の実装率を向上することができると共に、前記
第３層目信号配線４４の配置本数を増加し、第１層目信
号配線３８及び第３層目信号配線４４と第２層目信号配
線４１との配置本数を均一化することができるので、自
動配線配置システムでの信号配線の配置の自由度をより
向上し、論理回路の実装率をより向上することができる
。特に、本発明者が開発中の論理ＬＳＩは、第２図に示
すように、基本セル１２の占有面積が大きく、これに対
して配線領域１４の占有面積が小さいので、第１層目信
号配線３８の配線本数が少なくなっている。したがって
、この論理ＬＳＩへの本発明の適用は特に有効である。

また、ゲートアレイ方式を採用する論理ＬＳＩにおいて
、自動配線配置システムのＸ−Ｙ格子状配線チャネル領
域のＸ方向に配置された配線情報に基づき、半導体基板
２１上の基本セル１２間に第１層目信号配線３８を配置
すると共に、基本セル１２間及び基本セル１２上に第３
層目信号配線４４を配置し、前記Ｘ−Ｙ格子状配線チャ
ネル領域のＸ方向に配置された配線情報に基づき、基本
セル１２間及び基本セル１２上に第２Ｎ目信号配線４１
を配置し、前記第２層目信号配線４１の配線ピッチＰ２
を前記第１層目信号配線３８の配線ピッチＰ１と実質的
に同一配線ピッチで構成する。この構成により、前記基
本セル１２間及び基本セル１２上を利用し、Ｘ方向に延
在する信号配線の配置本数を第３層目信号配線４４で増
加し、さらにＸ方向に延在する第２層目信号配線４１の
配置本数を増加することができるので、自動配線配置シ
ステムでの信号配線の配置の自由度を向上し、論理回路
の実装率を向上することができると共に、前記第２層目
信号配、ｌ１４１の配置本数を増加し、第１層目信号配
線３８及び第３層目信号配線４４と第２層目信号配［４
１との配置本数を均一化することができるので、自動配
線配置システムでの信号配線の配置の自由度をより向上
し、論理回路の実装率をより向上することができる。ま
た、第１層目信号配線３８、第２層目信号配線４１の夫
々の配線ピッチＰ１、Ｐ２の夫々が実質的に同一の場合
、第３図に示すように、Ｘ−Ｙ格子状配線チャネル領域
のどの格子点においても第１層目信号配線３８と第２７
１目信号配線４１との接続を行うことができるので、自
動配線配置システムでの信号配線の配置の自由度をより
一層向上し、論理回路の実装率を向上することができる
。この効果は。

第２層目信号配線４１、第３層目信号配線４４の夫々の
配線ピッチＰ２、Ｐ３の夫々が実質的に同一の場合も同
様である。

また、前記第３層目信号配線４４の配線ピッチＰ３を第
１層目信号配線３８の配線ピッチＰ１に比べて小さく構
成することにより、さらに第３層目信号配線４４の配線
本数を増加することができるので、より論理回路の実装
率を向上することができる。

ただし、後述するが、第３層目信号配線４４の配線ピッ
チＰ３は、実用上、第１層目信号配線３８の配線ピッチ
Ｐ１の２分の１の配線ピッチ（０，５配線ピツチ）で構
成することが好ましい。

前記第１層目信号配線３８の配線ピッチＰ１に対する第
３層目信号配線４４の配線ピッチＰ３は、実用上、第５
図乃至第９図（第１、第３層目信号配線の夫々の模写レ
イアウト図）に示す範囲において設定される。つまり、
第５図に示す第３層目信号配［４４の配線ピッチＰ３は
第１層目信号配線３８の配線ピッチＰｉと同一配線ピッ
チで構成される。

また、第３層目信号配線４４の配線幅方向の中心位置は
第１層目信号配線３８の配線幅方向の中心位置と実質的
に一致させる（同一中心軸上に存在する）。

この第５図に示す配線ピッチで設定された論理ＬＳＩの
断面構造は第１０図（要部断面図）に示す。

第６図に示す第３層目信号配線４４の配線ピッチＰ３は
、前述の実施例で説明した通りであり、第１層目信号配
線３８の配線ピッチＰ１と同一配線ピッチである。そし
て、第３層目信号配線４４の配線幅方向の中心位置は第
１層目信号配線３８の配線幅方向の中心位置に対して２
分の１の配線ピッチに相当する寸法分ずれている。第７
図ｉこ示す第３層目信号配線４４の配線ピッチＰ３は第
１層目信号配線３８の配線ピッチＰ１に対する比が１．
５で構成される。そして、第３層目信号配線４４の配線
幅方向の中心位置は１本置きに第１層目信号配線３８の
配線幅方向の中心位置と一致させる。第８図に示す第３
層目信号配線４４の配線ピッチＰ３は第１層目信号配線
３８の配線ピッチＰ１に対する比が２．０で構成される
。そして、第３７！ｇ目信号配線４４の配線幅方向の中
心位置は第１層目信号配線３８の配線幅方向の中心位置
と一致させる。第９図に示す第３層目信号配線４４の配
線ピッチＰ３は第１層目信号配線３８の配線ピッチＰ１
に対する比が２．０で構成される。そして、第３層目信
号配線４４の配線幅方向の中心位置は第１層目信号配線
３８の配線幅方向の中心位置に対して２分の１の配線ピ
ッチの寸法に相当する分ずれている。

このように、ゲートアレイ方式を採用する論理ＬＳＩの
形成方法において、多層配線構造の第１層目信号配線３
８及び第３層目信号配線４４をＸ方向に、第２層目信号
配［４１をＹ方向に夫々延在させ、前記第３層目信号配
線４４の第１層目信号配線３８に対する配線ピッチＰ３
の比を　０．５．１．０，１゜５又は２．０で形成する
。この構成により、前記第１層目信号配線３８、第３層
目信号配線４４の夫々と第２層目信号配線４１とを接続
する際に、製造プロセスマージンを確保した状態で効率
良く信号配線間を接続することができるので、無駄な信
号配線を低減し、論理回路の実装率を向上することがで
きる。

また、前記第２層目信号配線４１の配線ピッチＰ２を第
１層目信号配線３８の配線ピッチＰ１に比べて小さく構
成することにより、さらに第２層目信号配線４１の配線
本数を増加することができるので、より論理回路の実装
率を向上することができる。

例えば、第２層目信号配線４１の配線ピッチＰ２は４．
５〜４．８［μｍ］程度で構成する。第２層目信号配Ｊ
ｌ！４１の配線ピッチＰ２は、第１層目信号配線３８の
配線ピッチＰ１、第３層目信号配線４４の配線ピッチＰ
３の夫々に対して独立に配線ピッチを設定しかつこの配
線ピッチＰ２の設定が自由に行えるので、第３層目信号
配、１４４の配線ピッチＰ３のように第１層目信号配線
３８の配線ピッチＰ１に制約されない、第２層目信号配
線４１の配線ピッチＰ２は、前記第４図に示すＤＡ処理
において、自動配線処理〈５２〉後、マスク製作＜５６
〉前にレツセン処理（パターンを細くする処理）を付加
しその処理を行うことにより設定することができる。ま
た、逆に、第２層目信号配線４１の配線ピッチＰ２は予
じめ小さい配線ピッチに設定しておき、前記ＤＡ処理に
おいて、第１層目信号配線３８の配線ピッチＰ１及び第
３層目信号配線４４の配線ピッチＰ３をブローデン処理
（パターンを太くする処理）により大きく設定してもよ
い。

また、Ｘ方向に延在する信号配線の配線本数は前述のよ
うに第３層目信号配線４４で増加することができるので
、第１層目信号配線３８のレイアウトルールが緩和され
、半導体ウェーハの製造プロセスマージンが向上され、
論理ＬＳＩの製造上の歩留りを向上することができる。

また、ゲートアレイ方式を採用する論理ＬＳＩにおいて
、自動配線配置システムのＸ−Ｙ格子状配線チャネル領
域のＸ方向に配置された配線情報に基づき、基本セル１
２間に第１層目信号配線３８を配置すると共に、基本セ
ル１２間及び基本セル１２上に第３層目信号配線４４を
配置し、前記Ｘ−Ｙ格子状配線チャネル領域のＹ方向に
配置された配線情報に基づき、基本セル１２間及び基本
セル１２上に第２層目信号配線４１を配置し、前記第２
層目信号配線４１の配線ピッチＰ２、第３層目信号配、
１４４の配線ピッチＰ３の夫々を前記第１層目信号配線
３８の配線ピッチＰ１と実質的に同一配線ピッチで構成
する。この構成により、前述の実装率を向上する効果を
奏することができると共に、前記自動配線配置システム
のＸ−Ｙ格子状配線チャネル領域に入力された前記第１
層目信号配線３８、第２層目信号配線４１、第３層目信
号配線４４の夫々の配線情報にレッセン処理やブローデ
ン処理を施さないので。

これらの処理工程に相当する分、自動配線配置システム
での演算処理時間（ＤＡ処理時間）を短縮し。

製品完成時間を短縮することができる。

なお、本発明は、前記論理ＬＳＩを４層の信号配線及び
１層の電源用配線（５層配線構造）又はそれ以上の多層
配線構造に適用してもよい０本発明は、５層配線構造の
場合、第１層目信号配線及び第３層目信号配線はＸ方向
に延在させ、第２層目信号配線及び第４層目信号配線は
Ｙ方向に延在させる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、多層配線構造の配線基板の搭載面上
に複数の半導体集積回路袋＠（半導体チップ）を搭載す
るマーザチップ構造の電子装置に適用することができる
。前記電子装置の配線基板の多層配線構造は、少なくと
も３層以上の信号配線を有しており、前述と同様に信号
配線は自動配線配置システムを使用して自動的に配置さ
れる。

前記配線基板は例えば単結晶珪素基板、炭化珪素基板、
セラミック基板、ムライト基板等で形成される。

また、本発明は、論理ＬＳＩだけに限定されず、メモリ
ＬＳＩやメモリ付論理ＬＳＩ例えばマイクロコンピュー
タに適用することができる。

また１本発明は、論理ＬＳＩの基本セルを相補型ＭＩＳ
ＦＥＴを主体に或はバイポーラトランジスタと相補型Ｍ
ＩＳＦＥＴとを組合せて構成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

（１）ゲートアレイ方式を採用する半導体集積回路装置
において、回路の実装効率を向上することができる。

（２）ゲートアレイ方式を採用する半導体集積回路装置
の形成方法において１回路の実装効率を向上することが
できると共に、製品完成時間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるゲートアレイ方式を
採用する論理ＬＳＩの要部断面図、第２図は、前記論理
ＬＳＩのチップレイアウト図、 第３図は、前記論理ＬＳＩの要部平面図、第４図は、前
記論理ＬＳＩの開発方法を説明するためのフロー図、 第５図乃至第９図は、前記論理ＬＳＩの配線の模写レイ
アウト図、 第１０図は、本発明の他の実施例であるゲートアレイ方
式を採用する論理ＬＳＩの要部断面図である。 図中、１２・・・基本セル、１４・・・配線領域、３６
．３９゜４２．４５・・・層間絶縁膜、３８・・・第１
層自信号配線、４１・・・第２層自信号配線、４４・・
・第３層自信号配線、４６・・第４Ｍ目配線、４０．４
３・・・接続孔、Ｐ・・・配線ピッチである。

Claims (1)

1. 【特許請求の範囲】 １、自動配線配置システムのメモリ空間に設定されたＸ
   −Ｙ格子状配線チャネル領域に複数層の配線情報を自動
   的に配置し、この配線情報に基づき、基板上に行列状に
   配置された基本セルで構成される回路間を複数層の配線
   で電気的に接続するゲートアレイ方式を採用する半導体
   集積回路装置において、前記自動配線配置システムのＸ
   −Ｙ格子状配線チャネル領域のｘ方向に配置された配線
   情報に基づき、基本セル間に第１層目配線を配置すると
   共に、基本セル間及び基本セル上に第３層目配線を配置
   し、前記Ｘ−Ｙ格子状配線チャネル領域のＹ方向に配置
   された配線情報に基づき、基本セル間及び基本セル上に
   第２層目配線を配置し、前記第３層目配線の配線ピッチ
   を前記第１層目配線の配線ピッチと実質的に同一又はそ
   れに比べて小さく構成したことを特徴とする半導体集積
   回路装置。 ２、前記第１層目配線、第２層目配線、第３層目配線の
   夫々は信号配線として使用されることを特徴とする請求
   項１に記載の半導体集積回路装置。 ３、前記第１層目配線の下地絶縁膜、前記第１層目配線
   と第２層目配線との間の層間絶縁膜、前記第２層目配線
   と第３層目配線との間の層間絶縁膜の夫々の表面には平
   坦化処理が施されることを特徴とする請求項１又は請求
   項２に記載の半導体集積回路装置。 ４、前記下地絶縁膜、層間絶縁膜の夫々は、その平坦部
   の膜厚に対して、その表面の段差が２割以下に平坦化さ
   れることを特徴とする請求項１乃至請求項３に記載の夫
   々の半導体集積回路装置。 ５、前記配線層は３層又はそれ以上の配線層数で構成さ
   れることを特徴とする請求項１乃至請求項４に記載の夫
   々の半導体集積回路装置。 ６、前記第３層目配線の第１層目配線に対する配線ピッ
   チの比は０．５、１．０、１．５又は２．０で形成され
   ることを特徴とする請求項１乃至請求項５に記載の夫々
   の半導体集積回路装置。 ７、自動配線配置システムのメモリ空間に設定されたＸ
   −Ｙ格子状配線チャネル領域に複数層の配線情報を自動
   的に配置し、この配線情報に基づき、基板上に行列状に
   配置された基本セルで構成される回路間を複数層の配線
   で電気的に接続するゲートアレイ方式を採用する半導体
   集積回路装置において、前記自動配線配置システムのＸ
   −Ｙ格子状配線チャネル領域のＸ方向に配置された配線
   情報に基づき、基本セル間に第１層目配線を配置すると
   共に、基本セル間及び基本セル上に第３層目配線を配置
   し、前記Ｘ−Ｙ格子状配線チャネル領域のＹ方向に配置
   された配線情報に基づき、基本セル間及び基本セル上に
   第２層目配線を配置し、前記第２層目配線の配線ピッチ
   を前記第１層目配線の配線ピッチと実質的に同一又はそ
   れに比べて小さく構成したことを特徴とする半導体集積
   回路装置。 ８、自動配線配置システムのメモリ空間に設定されたＸ
   −Ｙ格子状配線チャネル領域に複数層の配線情報を自動
   的に配置し、この配線情報に基づき、基板上に行列状に
   配置された基本セルで構成される回路間を複数層の配線
   で電気的に接続するゲートアレイ方式を採用する半導体
   集積回路装置において、前記自動配線配置システムのＸ
   −Ｙ格子状配線チャネル領域のＸ方向に配置された配線
   情報に基づき、基本セル間に第１層目配線を配置すると
   共に、基本セル間及び基本セル上に第３層目配線を配置
   し、前記Ｘ−Ｙ格子状配線チャネル領域のＹ方向に配置
   された配線情報に基づき、基本セル間及び基本セル上に
   第２層目配線を配置し、前記第２層目配線、第３層目配
   線の夫々の配線ピッチを前記第１層目配線の配線ピッチ
   と実質的に同一に構成したことを特徴とする半導体集積
   回路装置。