JPH0832166A - 半導体レーザ素子及びその作成法 - Google Patents
半導体レーザ素子及びその作成法Info
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- JPH0832166A JPH0832166A JP15838094A JP15838094A JPH0832166A JP H0832166 A JPH0832166 A JP H0832166A JP 15838094 A JP15838094 A JP 15838094A JP 15838094 A JP15838094 A JP 15838094A JP H0832166 A JPH0832166 A JP H0832166A
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Abstract
(57)【要約】
【構成】半導体レーザの導波路形状と電流注入形状を独
立に制御する。 【効果】ストライプ内の利得分布を均一化でき、半導体
レーザに非点収差低減などの新たな機能を付加すること
が可能となる。
立に制御する。 【効果】ストライプ内の利得分布を均一化でき、半導体
レーザに非点収差低減などの新たな機能を付加すること
が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はレーザビームプリンタ，
光ディスク，レーザ加工装置等の光源として用いられる
半導体レーザに関する。
光ディスク，レーザ加工装置等の光源として用いられる
半導体レーザに関する。
【０００２】
【従来の技術】従来の半導体レーザでは図１（ジャパニ
ーズ ジャーナル オブ アプライドフィジクス Jpn.
J. of Appl. Phys.)に示すようにレーザの導波路となる
リッジ状の構造を形成するエッチングと電流狭搾を行う
ための選択結晶成長を同一のマスクを用いておこなっ
た。また、その他の従来技術として、図２のように従来
の半導体レーザのリッジエッチング終了後にマスクをサ
イドエッチングし自励発振を得るものもあった（アイイ
ーイーイー ジャーナル オブ クァンタム エレクト
ロニクス（IEEE J. of Quant. Elec.）25 (1989) 1483
P）。
ーズ ジャーナル オブ アプライドフィジクス Jpn.
J. of Appl. Phys.)に示すようにレーザの導波路となる
リッジ状の構造を形成するエッチングと電流狭搾を行う
ための選択結晶成長を同一のマスクを用いておこなっ
た。また、その他の従来技術として、図２のように従来
の半導体レーザのリッジエッチング終了後にマスクをサ
イドエッチングし自励発振を得るものもあった（アイイ
ーイーイー ジャーナル オブ クァンタム エレクト
ロニクス（IEEE J. of Quant. Elec.）25 (1989) 1483
P）。
【０００３】
【発明が解決しようとする課題】上記従来の半導体レー
ザでは導波路の形状と電流注入の形状はストライプ全域
にわたり同一または一定の値だけ電流注入が細くなった
関係を保っていた。しかし、半導体レーザ内部の光強度
分布は端面近傍ほど大きくなっており、端面近傍におけ
る電流消費が多いため導波路内の光利得が不均一とな
り、利得の大きい部分で素子の劣化が進行するという問
題があった。また、この様な構造では電流注入により発
生する屈折率や利得の分布を積極的に利用して半導体レ
ーザを高性能化，高機能化することはできなかった。
ザでは導波路の形状と電流注入の形状はストライプ全域
にわたり同一または一定の値だけ電流注入が細くなった
関係を保っていた。しかし、半導体レーザ内部の光強度
分布は端面近傍ほど大きくなっており、端面近傍におけ
る電流消費が多いため導波路内の光利得が不均一とな
り、利得の大きい部分で素子の劣化が進行するという問
題があった。また、この様な構造では電流注入により発
生する屈折率や利得の分布を積極的に利用して半導体レ
ーザを高性能化，高機能化することはできなかった。
【０００４】
【課題を解決するための手段】上記従来の半導体レーザ
の問題点を解決するため、本発明では半導体レーザの導
波路の形状と電流注入の形状を独立に設定し平均的電流
密度が反射面の近傍で他の領域より大となるように設定
する。さらに、導波路の形状と電流注入の形状を独立に
設定することによりレーザビームの非点収差の改善が可
能になるので、このような応用例を合わせて考案した。
このような構造はストライプ形成用マスク作製時にレジ
スト下部に残っている不必要な絶縁物マスクをサイドエ
ッチングにより取り除き、レジストマスク及びこれに埋
め込まれた絶縁物マスクのみを残すことにより再現性良
く形成することができた。
の問題点を解決するため、本発明では半導体レーザの導
波路の形状と電流注入の形状を独立に設定し平均的電流
密度が反射面の近傍で他の領域より大となるように設定
する。さらに、導波路の形状と電流注入の形状を独立に
設定することによりレーザビームの非点収差の改善が可
能になるので、このような応用例を合わせて考案した。
このような構造はストライプ形成用マスク作製時にレジ
スト下部に残っている不必要な絶縁物マスクをサイドエ
ッチングにより取り除き、レジストマスク及びこれに埋
め込まれた絶縁物マスクのみを残すことにより再現性良
く形成することができた。
【０００５】
【作用】半導体レーザ内部の光によるキャリアの消費量
に対応して、電流注入量をストライプの場所毎に最適に
設定することによりレーザ発振中の活性層中の電子及び
正孔密度を一定に保ち、局所的に結晶の劣化が急速に進
むことを防止した。また、レーザ出射端面付近の屈折率
分布を、従来の半導体レーザで問題であった非点収差を
解消するように設定することにより低収差の半導体レー
ザを得ることも可能であった。さらに、このような半導
体レーザのストライプ中央の電流注入幅を狭くすること
により自励発振を発生させ、低雑音低収差の半導体レー
ザを実現することが可能となった。
に対応して、電流注入量をストライプの場所毎に最適に
設定することによりレーザ発振中の活性層中の電子及び
正孔密度を一定に保ち、局所的に結晶の劣化が急速に進
むことを防止した。また、レーザ出射端面付近の屈折率
分布を、従来の半導体レーザで問題であった非点収差を
解消するように設定することにより低収差の半導体レー
ザを得ることも可能であった。さらに、このような半導
体レーザのストライプ中央の電流注入幅を狭くすること
により自励発振を発生させ、低雑音低収差の半導体レー
ザを実現することが可能となった。
【０００６】
（実施例１）本発明の第１の実施例を図に従い説明す
る。本構造では図４（ａ)，(ｂ）に示すように、まずｎ
−ＧａＡｓ基板１０１上にｎ−Al0.5Ga0.5Asクラッド層
１０２，多重量子井戸活性層１０３，ｐ−Al0.5Ga0.5As
クラッド層１０４，ｐ−GaAsコンタクト層１０５を順次
結晶成長させた。多重量子井戸活性層１０３は図４(ｃ)
に示すようにＧａＡｓウエル層（３層）１０６とAl0.3G
a0.7Asバリア層（４層）１０７を交互に積層して形成し
ている。
る。本構造では図４（ａ)，(ｂ）に示すように、まずｎ
−ＧａＡｓ基板１０１上にｎ−Al0.5Ga0.5Asクラッド層
１０２，多重量子井戸活性層１０３，ｐ−Al0.5Ga0.5As
クラッド層１０４，ｐ−GaAsコンタクト層１０５を順次
結晶成長させた。多重量子井戸活性層１０３は図４(ｃ)
に示すようにＧａＡｓウエル層（３層）１０６とAl0.3G
a0.7Asバリア層（４層）１０７を交互に積層して形成し
ている。
【０００７】次に、この構造に熱ＣＶＤ法及び電子線リ
ソグラフ技術を用いて幅７μｍのストライプ状のレジス
ト膜１０８及びこのレジスト膜に埋め込まれた５μｍ角
の正方形のＳｉＯ2 膜１０９により構成される図３のよ
うなマスクを形成する。SiO2膜１０９はストライプに沿
って断続的に形成されており、その間隔は素子中央から
後端面よりの領域では１０μｍ、素子中央から４分の１
までの領域では５μｍ、素子前方４分の１の領域では２
μｍとなっている。
ソグラフ技術を用いて幅７μｍのストライプ状のレジス
ト膜１０８及びこのレジスト膜に埋め込まれた５μｍ角
の正方形のＳｉＯ2 膜１０９により構成される図３のよ
うなマスクを形成する。SiO2膜１０９はストライプに沿
って断続的に形成されており、その間隔は素子中央から
後端面よりの領域では１０μｍ、素子中央から４分の１
までの領域では５μｍ、素子前方４分の１の領域では２
μｍとなっている。
【０００８】上記レジスト膜をマスクとしてｐ−Al0.5G
a0.5Asクラッド層１０４の一部をエッチングした後、レ
ジストを除去してＳｉＯ2 膜をマスクとして有機金属気
相成長法によりｎ−ＧａＡｓブロック層１１０をＳｉＯ
2 膜のない領域に選択的に成長した。素子の直列抵抗低
減のため、ＳｉＯ2 膜を除去した後、ｐ−ＧａＡｓキャ
ップ層１１１を形成した。
a0.5Asクラッド層１０４の一部をエッチングした後、レ
ジストを除去してＳｉＯ2 膜をマスクとして有機金属気
相成長法によりｎ−ＧａＡｓブロック層１１０をＳｉＯ
2 膜のない領域に選択的に成長した。素子の直列抵抗低
減のため、ＳｉＯ2 膜を除去した後、ｐ−ＧａＡｓキャ
ップ層１１１を形成した。
【０００９】図４（ａ）はこの段階でのＳｉＯ2 のある
領域、図４（ｂ）は上記ＳｉＯ2 がない領域のウエハ断
面をそれぞれ示したものである。
領域、図４（ｂ）は上記ＳｉＯ2 がない領域のウエハ断
面をそれぞれ示したものである。
【００１０】ウエハの表面にＡｕを主成分とする電極１
１２を形成し、機械的研磨及び化学エッチングによりＧ
ａＡｓ基板を約１００μｍにエッチングし、ＧａＡｓ基
板側にもＡｕを主成分とする電極１１２を形成した。こ
のような半導体ウエハを約６００μｍ間隔でバー状に劈
開した。
１２を形成し、機械的研磨及び化学エッチングによりＧ
ａＡｓ基板を約１００μｍにエッチングし、ＧａＡｓ基
板側にもＡｕを主成分とする電極１１２を形成した。こ
のような半導体ウエハを約６００μｍ間隔でバー状に劈
開した。
【００１１】本構造によれば導波路の各領域での荷電粒
子の消費量に対応した電流注入が行われるため荷電粒子
の密度が一定に保たれ、劣化進行速度の早い領域が形成
されず高信頼度の半導体レーザを得ることができる。本
発明の半導体レーザは光出力２０ｍＷで１０万時間以上
の安定な動作を示した。
子の消費量に対応した電流注入が行われるため荷電粒子
の密度が一定に保たれ、劣化進行速度の早い領域が形成
されず高信頼度の半導体レーザを得ることができる。本
発明の半導体レーザは光出力２０ｍＷで１０万時間以上
の安定な動作を示した。
【００１２】（実施例２）本発明の第２の実施例を図に
従い説明する。本構造では図５（ａ)，(ｂ）に示すよう
に、まずｎ−ＧａＡｓ基板１０１上にｎ−Zn0.9Mg0.1S
0.14Se0.86 クラッド層２０１，多重量子井戸活性層２
０２，ｐ−Zn0.9Mg0.1S0.14Se0.86 クラッド層２０３，
ｐ−ＺｎＳｅコンタクト層２０４を、順次、結晶成長さ
せた。多重量子井戸活性層２０２は図５（ｃ）に示すよ
うにCdZnSeウエル層（３層）２０５とZnS0.07Se0.93バ
リア層（４層）２０６を交互に積層して形成している。
従い説明する。本構造では図５（ａ)，(ｂ）に示すよう
に、まずｎ−ＧａＡｓ基板１０１上にｎ−Zn0.9Mg0.1S
0.14Se0.86 クラッド層２０１，多重量子井戸活性層２
０２，ｐ−Zn0.9Mg0.1S0.14Se0.86 クラッド層２０３，
ｐ−ＺｎＳｅコンタクト層２０４を、順次、結晶成長さ
せた。多重量子井戸活性層２０２は図５（ｃ）に示すよ
うにCdZnSeウエル層（３層）２０５とZnS0.07Se0.93バ
リア層（４層）２０６を交互に積層して形成している。
【００１３】次に、この構造に熱ＣＶＤ法及びリソグラ
フ技術を用いて幅７μｍのストライプ状のレジスト膜１
０８及びこのレジスト膜に埋め込まれた５μｍ角の正方
形のＳｉＯ2 膜１０９により構成された図３のようなマ
スクを形成する。ＳｉＯ2 膜はストライプに沿って断続
的に形成されており、その間隔は素子中央よりも後端面
よりの領域では１０μｍ、素子中央から４分の１までの
領域では５μｍ、素子前方４分の１の領域では２μｍと
なっている。
フ技術を用いて幅７μｍのストライプ状のレジスト膜１
０８及びこのレジスト膜に埋め込まれた５μｍ角の正方
形のＳｉＯ2 膜１０９により構成された図３のようなマ
スクを形成する。ＳｉＯ2 膜はストライプに沿って断続
的に形成されており、その間隔は素子中央よりも後端面
よりの領域では１０μｍ、素子中央から４分の１までの
領域では５μｍ、素子前方４分の１の領域では２μｍと
なっている。
【００１４】レジスト膜をマスクとしてｐ−Zn0.9Mg0.1
S0.14Se0.86 クラッド層２０３の一部をエッチングした
後、レジストを除去してＳｉＯ2 膜をマスクとして有機
金属気相成長法によりｎ−Zn0.54Cd0.46Sブロック層２
０７をＳｉＯ2膜のない領域に選択的に成長した。素子
の直列抵抗低減のため、ＳｉＯ2 膜を除去した後ｐ−Zn
S0.6Te0.4 キャップ層２０８を形成した。
S0.14Se0.86 クラッド層２０３の一部をエッチングした
後、レジストを除去してＳｉＯ2 膜をマスクとして有機
金属気相成長法によりｎ−Zn0.54Cd0.46Sブロック層２
０７をＳｉＯ2膜のない領域に選択的に成長した。素子
の直列抵抗低減のため、ＳｉＯ2 膜を除去した後ｐ−Zn
S0.6Te0.4 キャップ層２０８を形成した。
【００１５】図５（ａ）はこの段階でのＳｉＯ2 のある
領域、図５（ｂ）は上記ＳｉＯ2 がない領域のウエハ断
面をそれぞれ示す。
領域、図５（ｂ）は上記ＳｉＯ2 がない領域のウエハ断
面をそれぞれ示す。
【００１６】次に、ウエハの表面にＡｕを主成分とする
電極１１２を形成し、機械的研磨及び化学エッチングに
よりＧａＡｓ基板を約１００μｍにエッチングし、Ｇａ
Ａｓ基板側にもＡｕを主成分とする電極１１２を形成し
た。このような半導体ウエハを約９００μｍ間隔でバー
状に劈開した。
電極１１２を形成し、機械的研磨及び化学エッチングに
よりＧａＡｓ基板を約１００μｍにエッチングし、Ｇａ
Ａｓ基板側にもＡｕを主成分とする電極１１２を形成し
た。このような半導体ウエハを約９００μｍ間隔でバー
状に劈開した。
【００１７】本構造によれば、導波路の各領域での荷電
粒子の消費量に対応した電流注入が行われるため、荷電
粒子の密度が一定に保たれ、劣化進行速度の早い領域が
形成されず、高信頼度の半導体レーザを得ることができ
る。本発明の半導体レーザは光出力１０ｍＷで１万時間
以上の安定な動作を示した。
粒子の消費量に対応した電流注入が行われるため、荷電
粒子の密度が一定に保たれ、劣化進行速度の早い領域が
形成されず、高信頼度の半導体レーザを得ることができ
る。本発明の半導体レーザは光出力１０ｍＷで１万時間
以上の安定な動作を示した。
【００１８】（実施例３）本発明の第３の実施例を図に
従い説明する。図７（ａ)，(ｂ）に示すように、本構造
では、まず、ｎ−ＧａＡｓ基板１０１上にｎ−(Al0.7Ga
0.3)0.5In0.5P クラッド層３０１，多重量子井戸活性層
３０２，ｐ−(Al0.7Ga0.3)0.5In0.5P クラッド層３０
３，ｐ−ＧａＡｓコンタクト層３０４を、順次、結晶成
長させた。多重量子井戸活性層３０２は図７（ｃ）に示
すように、Ga0.6In0.4P ウエル層（３層）３０５と(Al
0.7Ga0.3)0.5In0.5P バリア層（４層）３０６を交互に
積層して形成している。
従い説明する。図７（ａ)，(ｂ）に示すように、本構造
では、まず、ｎ−ＧａＡｓ基板１０１上にｎ−(Al0.7Ga
0.3)0.5In0.5P クラッド層３０１，多重量子井戸活性層
３０２，ｐ−(Al0.7Ga0.3)0.5In0.5P クラッド層３０
３，ｐ−ＧａＡｓコンタクト層３０４を、順次、結晶成
長させた。多重量子井戸活性層３０２は図７（ｃ）に示
すように、Ga0.6In0.4P ウエル層（３層）３０５と(Al
0.7Ga0.3)0.5In0.5P バリア層（４層）３０６を交互に
積層して形成している。
【００１９】次に、この構造に熱ＣＶＤ法及びリソグラ
フ技術を用いて幅７μｍのストライプ状のレジスト膜１
０８及びこのレジスト膜に埋め込まれたＳｉＯ2 膜３０
７により構成される図６のようなマスクを形成する。Ｓ
ｉＯ2 膜は素子端面近傍約３０μｍの領域では約３μｍ
のストライプが２本平行に形成されておりそれ以外の領
域では約３μｍのストライプが１本のみ形成されてい
る。
フ技術を用いて幅７μｍのストライプ状のレジスト膜１
０８及びこのレジスト膜に埋め込まれたＳｉＯ2 膜３０
７により構成される図６のようなマスクを形成する。Ｓ
ｉＯ2 膜は素子端面近傍約３０μｍの領域では約３μｍ
のストライプが２本平行に形成されておりそれ以外の領
域では約３μｍのストライプが１本のみ形成されてい
る。
【００２０】レジスト膜をマスクとしてｐ−(Al0.7Ga
0.3)0.5In0.5P クラッド層３０３の一部をエッチングし
た後、レジストを除去してＳｉＯ2 膜をマスクとして有
機金属気相成長法によりｎ−ＧａＡｓブロック層１１０
をＳｉＯ2 膜のない領域に選択的に成長した。素子の直
列抵抗低減のため、ＳｉＯ2 膜を除去した後、ｐ−GaAs
キャップ層１１１を形成した。図７（ａ）はこの段階で
の素子中央部図７（ｂ）は素子端部領域のウエハ断面を
示す。ウエハの表面にＡｕを主成分とする電極１１２を
形成し、機械的研磨及び化学エッチングによりＧａＡｓ
基板を約１００μｍにエッチングし、ＧａＡｓ基板側に
もＡｕを主成分とする電極１１２を形成した。このよう
な半導体ウエハを約６００μｍ間隔でバー状に劈開し
た。
0.3)0.5In0.5P クラッド層３０３の一部をエッチングし
た後、レジストを除去してＳｉＯ2 膜をマスクとして有
機金属気相成長法によりｎ−ＧａＡｓブロック層１１０
をＳｉＯ2 膜のない領域に選択的に成長した。素子の直
列抵抗低減のため、ＳｉＯ2 膜を除去した後、ｐ−GaAs
キャップ層１１１を形成した。図７（ａ）はこの段階で
の素子中央部図７（ｂ）は素子端部領域のウエハ断面を
示す。ウエハの表面にＡｕを主成分とする電極１１２を
形成し、機械的研磨及び化学エッチングによりＧａＡｓ
基板を約１００μｍにエッチングし、ＧａＡｓ基板側に
もＡｕを主成分とする電極１１２を形成した。このよう
な半導体ウエハを約６００μｍ間隔でバー状に劈開し
た。
【００２１】本構造によれば、光出射端面付近での電流
注入による屈折率の分布はストライプ中央ほど大きくな
る。従来の半導体レーザでは電流注入によりストライプ
中央の屈折率が減少することが非点収差発生の原因とな
ったが、本構造によれば電流注入によりこの様な現象を
打ち消すような屈折率分布が形成されるため非点収差の
発生を防止することができた。本発明の半導体レーザの
非点収差は光出力１ｍＷから１００ｍＷの範囲で３μｍ
以内であった。
注入による屈折率の分布はストライプ中央ほど大きくな
る。従来の半導体レーザでは電流注入によりストライプ
中央の屈折率が減少することが非点収差発生の原因とな
ったが、本構造によれば電流注入によりこの様な現象を
打ち消すような屈折率分布が形成されるため非点収差の
発生を防止することができた。本発明の半導体レーザの
非点収差は光出力１ｍＷから１００ｍＷの範囲で３μｍ
以内であった。
【００２２】（実施例４）本発明の第４の実施例を図に
従い説明する。図９（ａ)，(ｂ）に示すように、本構造
ではまずｎ−ＧａＡｓ基板101上にｎ−Al0.5Ga0.5As ク
ラッド層１０２，多重量子井戸活性層１０３，ｐ−Al
0.5Ga0.5Asクラッド層１０４，ｐ−ＧａＡｓコンタクト
層１０５を、順次、結晶成長させた。図９（ｃ）に示す
ように多重量子井戸活性層１０３はＧａＡｓウエル層
（３層）１０６とAl0.3Ga0.7Asバリア層（４層）１０７
を交互に積層して形成している。
従い説明する。図９（ａ)，(ｂ）に示すように、本構造
ではまずｎ−ＧａＡｓ基板101上にｎ−Al0.5Ga0.5As ク
ラッド層１０２，多重量子井戸活性層１０３，ｐ−Al
0.5Ga0.5Asクラッド層１０４，ｐ−ＧａＡｓコンタクト
層１０５を、順次、結晶成長させた。図９（ｃ）に示す
ように多重量子井戸活性層１０３はＧａＡｓウエル層
（３層）１０６とAl0.3Ga0.7Asバリア層（４層）１０７
を交互に積層して形成している。
【００２３】次に、この構造に熱ＣＶＤ法及びホトリソ
グラフ技術を用いて幅７μｍのストライプ状のレジスト
膜１０８及びこのレジスト膜に埋め込まれたＳｉＯ2 膜
401により構成される図８のようなマスクを形成する。
このような形状のマスクは、図１０に示すように、Ｓｉ
Ｏ2 ストライプパタンの周辺に所望のレジストマスクの
形状に対応する穴５０２を設けたＳｉＯ2 マスク５０１
を設けた後、これをストライプ状のレジスト膜１０８で
覆い、不必要なＳｉＯ2 膜５０３をフッ酸系のエッチン
グ液によるサイドエッチングを用いて取り除くことによ
り容易に実現できる。
グラフ技術を用いて幅７μｍのストライプ状のレジスト
膜１０８及びこのレジスト膜に埋め込まれたＳｉＯ2 膜
401により構成される図８のようなマスクを形成する。
このような形状のマスクは、図１０に示すように、Ｓｉ
Ｏ2 ストライプパタンの周辺に所望のレジストマスクの
形状に対応する穴５０２を設けたＳｉＯ2 マスク５０１
を設けた後、これをストライプ状のレジスト膜１０８で
覆い、不必要なＳｉＯ2 膜５０３をフッ酸系のエッチン
グ液によるサイドエッチングを用いて取り除くことによ
り容易に実現できる。
【００２４】ＳｉＯ2 膜は素子端面近傍約３０μｍの領
域では約７μｍの幅となっておりそれ以外の領域では約
３μｍとなっている。レジスト膜マスクとしてｐ−Al
0.5Ga0.5Asクラッド層１０４の一部をエッチングした
後、レジストを除去してＳｉＯ2 膜をマスクとして有機
金属気相成長法によりｎ−ＧａＡｓブロック層１０８を
ＳｉＯ2 膜のない領域に選択的に成長した。素子の直列
抵抗低減のため、ＳｉＯ2 膜を除去した後、ｐ−ＧａＡ
ｓキャップ層１０９を形成した。
域では約７μｍの幅となっておりそれ以外の領域では約
３μｍとなっている。レジスト膜マスクとしてｐ−Al
0.5Ga0.5Asクラッド層１０４の一部をエッチングした
後、レジストを除去してＳｉＯ2 膜をマスクとして有機
金属気相成長法によりｎ−ＧａＡｓブロック層１０８を
ＳｉＯ2 膜のない領域に選択的に成長した。素子の直列
抵抗低減のため、ＳｉＯ2 膜を除去した後、ｐ−ＧａＡ
ｓキャップ層１０９を形成した。
【００２５】図９（ａ）はこの段階でのＳｉＯ2 のある
領域図９（ｂ）は上記ＳｉＯ2 がない領域のウエハ断面
をそれぞれ示す。ウエハの表面にＡｕを主成分とする電
極１１２を形成し、機械的研磨及び化学エッチングによ
りＧａＡｓ基板を約１００μｍにエッチングし、ＧａＡ
ｓ基板側にもＡｕを主成分とする電極１１２を形成し
た。このような半導体ウエハを約６００μｍ間隔でバー
状に劈開して半導体レーザチップとした。
領域図９（ｂ）は上記ＳｉＯ2 がない領域のウエハ断面
をそれぞれ示す。ウエハの表面にＡｕを主成分とする電
極１１２を形成し、機械的研磨及び化学エッチングによ
りＧａＡｓ基板を約１００μｍにエッチングし、ＧａＡ
ｓ基板側にもＡｕを主成分とする電極１１２を形成し
た。このような半導体ウエハを約６００μｍ間隔でバー
状に劈開して半導体レーザチップとした。
【００２６】本構造によれば導波路の各領域での荷電粒
子の消費量に対応した電流注入が行われるため荷電粒子
の密度が一定に保たれ、劣化進行速度の早い領域が形成
されず高信頼度の半導体レーザを得ることができる。し
かも、素子中央領域で自励発振がおこり半導体レーザの
戻り光雑音を低減することができるが、素子端部では電
流注入幅と導波路の幅がほぼ同じとなるため、従来の半
導体レーザで問題であった非点収差の問題も解決でき
る。
子の消費量に対応した電流注入が行われるため荷電粒子
の密度が一定に保たれ、劣化進行速度の早い領域が形成
されず高信頼度の半導体レーザを得ることができる。し
かも、素子中央領域で自励発振がおこり半導体レーザの
戻り光雑音を低減することができるが、素子端部では電
流注入幅と導波路の幅がほぼ同じとなるため、従来の半
導体レーザで問題であった非点収差の問題も解決でき
る。
【００２７】
【発明の効果】本発明によれば半導体レーザの活性層内
部の荷電粒子密度の均一性が向上できるため、劣化進行
の早い領域が形成されない。
部の荷電粒子密度の均一性が向上できるため、劣化進行
の早い領域が形成されない。
【００２８】さらに、半導体レーザのストライプ内部に
発生する屈折率分布を利用してレーザビームの出射方向
を偏向する半導体レーザの非点収差を補正するなどの機
能が向上する。
発生する屈折率分布を利用してレーザビームの出射方向
を偏向する半導体レーザの非点収差を補正するなどの機
能が向上する。
【図１】従来の半導体レーザ構造の斜視図。
【図２】その他の従来の半導体レーザ構造の斜視図。
【図３】本発明の第１の実施例の半導体レーザのマスク
構造の平面図。
構造の平面図。
【図４】本発明の第１の実施例の半導体レーザの断面
図。
図。
【図５】本発明の第２の実施例の半導体レーザの断面
図。
図。
【図６】本発明の第３の実施例の半導体レーザのマスク
構造の平面図。
構造の平面図。
【図７】本発明の第３の実施例の半導体レーザの断面
図。
図。
【図８】本発明の第５の実施例の半導体レーザのマスク
構造の平面図。
構造の平面図。
【図９】本発明の第５の実施例の半導体レーザの断面
図。
図。
【図１０】本発明の第５の実施例のマスク形成方法の説
明図。
明図。
１０１…ｎ−ＧａＡｓ基板、１０２…ｎ−Ａｌ0.5Ｇａ
0.5Ａｓクラッド層、１０３…多重量子井戸活性層、１
０４…ｐ−Ａｌ0.5Ｇａ0.5Ａｓクラッド層、１０５…ｐ
−ＧａＡｓコンタクト層、１０６…ＧａＡｓウエル層、
１０７…Al0.3Ga0.7Asバリア層、１１０…ｎ−ＧａＡｓ
ブロック層、１１１…ｐ−GaAsキャップ層、１１２…Ａ
ｕ電極。
0.5Ａｓクラッド層、１０３…多重量子井戸活性層、１
０４…ｐ−Ａｌ0.5Ｇａ0.5Ａｓクラッド層、１０５…ｐ
−ＧａＡｓコンタクト層、１０６…ＧａＡｓウエル層、
１０７…Al0.3Ga0.7Asバリア層、１１０…ｎ−ＧａＡｓ
ブロック層、１１１…ｐ−GaAsキャップ層、１１２…Ａ
ｕ電極。
Claims (5)
- 【請求項１】通電により光利得を発生する半導体積層と
前記半導体層の面内において光を閉じ込めるための導波
構造及び前記導波構造の内部に電流を絞るための電流狭
窄構造を有し、少なくとも一対の反射面から前記導波構
造に光を反射することにより光共振器を構成する半導体
レーザにおいて、前記導波構造の形状と電流注入の形状
が独立に設定されていることを特徴とする半導体レー
ザ。 - 【請求項２】請求項１において、電流注入領域の形状は
平均的電流密度が前記反射面の近傍で他の領域より大と
なるように設定されている半導体レーザ。 - 【請求項３】請求項１において、電流注入領域が半導体
レーザ端面近傍でレーザ光の波面の曲がりを補正するよ
うに設定されている半導体レーザ。 - 【請求項４】請求項３において、電流注入領域の幅が前
記反射面の近傍以外の領域で縦多モード発振または自励
発振を引き起こすように設定されている半導体レーザ。 - 【請求項５】レジスト下部の不必要な絶縁物マスクをサ
イドエッチングにより取り除く工程を有することを特徴
とする請求項１乃至４のいずれか記載の半導体レーザの
作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15838094A JPH0832166A (ja) | 1994-07-11 | 1994-07-11 | 半導体レーザ素子及びその作成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15838094A JPH0832166A (ja) | 1994-07-11 | 1994-07-11 | 半導体レーザ素子及びその作成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832166A true JPH0832166A (ja) | 1996-02-02 |
Family
ID=15670450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15838094A Pending JPH0832166A (ja) | 1994-07-11 | 1994-07-11 | 半導体レーザ素子及びその作成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100552242B1 (ko) * | 2004-06-25 | 2006-02-14 | 주식회사 대우일렉트로닉스 | 티브이 세트의 과전류 검출 장치 |
-
1994
- 1994-07-11 JP JP15838094A patent/JPH0832166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100552242B1 (ko) * | 2004-06-25 | 2006-02-14 | 주식회사 대우일렉트로닉스 | 티브이 세트의 과전류 검출 장치 |
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