JPH08322023A - 高品位テレビジョン・システムに好適な画像走査フォーマット・コンバータ - Google Patents

高品位テレビジョン・システムに好適な画像走査フォーマット・コンバータ

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JPH08322023A
JPH08322023A JP8125048A JP12504896A JPH08322023A JP H08322023 A JPH08322023 A JP H08322023A JP 8125048 A JP8125048 A JP 8125048A JP 12504896 A JP12504896 A JP 12504896A JP H08322023 A JPH08322023 A JP H08322023A
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Abstract

(57)【要約】 【課題】 どのフォーマットが符号化と出力チャネルを
通す送信に望まれるかの関数としての高品位テレビジョ
ン（ＨＤＴＶ）システムのようなビデオ信号処理システ
ムのトランスミッタ／エンコーダにおける適応型走査フ
ォーマット・コンバータ（１４、図１；図２）である。
同様にレシーバにおいて、受信した走査フォーマットを
必要に応じて表示のために望むフォーマットへ自動的に
変換（３６、図１；図２）する。 【解決手段】 例えば受信したインタレース信号（Ｉ）
は順次走査表示デバイス（３９）と互換性があるように
順次（Ｐ）フォーマットに自動的に変換される。受信し
た順次信号はフォーマット変換なしに前記表示デバイス
へ渡される。自動走査変換は継目なしに行なわれるの
で、例えば順次主テレビジョン・プログラム・マテリア
ルとインタレース・コマーシャル・マテリアルの間の変
換は、アーチファクトなしに行なわれ、基本的に観察者
には見えない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタル画像信号
処理の分野に関する。より詳しくは、本発明は米国で使
用することが提案されている高品位テレビジョン・シス
テム等の高品位画像信号処理で使用するのに好適なライ
ン・スキャン・コンバータ・システム(line scan conve
rter system)に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／４４６，０９２号（１
９９５年５月１９日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００３】
【従来の技術】ビデオ信号処理分野での最近の開発によ
り、ディジタル高品位テレビジョン（high definition
television：ＨＤＴＶ）信号処理および送信システムが
作成された。グランド・アライアンス(Grand Alliance)
ＨＤＴＶシステムとして米国で最近提案されたＨＤＴＶ
地上波放送システムは、パケット化したデータストリー
ムを送信するために残留側波帯（vestigial sideband：
ＶＳＢ）送信フォーマットを使用する。グランド・アラ
イアンスＨＤＴＶシステムは米国において連邦通信委員
会(Federal Communications Commission：ＦＣＣ）で次
世代テレビジョン・サービス諮問委員会(Advisory Comm
ittee of Advanced Television Service：ＡＣＡＴＳ）
により検討中の送信標準案である。ＡＣＡＴＳ技術分科
会に１９９４年２月２２日に提出されたグランド・アラ
イアンスＨＤＴＶシステムの説明（試案文書）は、１９
９４年３月２０日〜２４日に開催の第４８回放送技術会
議年次総会議事録(Annual Broadcast Ergineering Conf
erence Proceedings) 、米国放送協会１９９４年議事録
(the 1994 Proceedings of the National Association
of Broadcasters)に収録されている。
【０００４】グランド・アライアンスＨＤＴＶシステム
は２種類のラスタ線走査フォーマット(raster line sca
nning formats)で画像情報をサポートしている。フォー
マットの１つはフレーム・レート(frame rate)３０Ｈｚ
の２：１走査線インタレース・フォーマットである。も
う１つのフォーマットはフレーム・レート６０Ｈｚの
１：１ノンインタレース、または順次（走査線順次(lin
e sequential) ）フォーマットである。インタレース画
像表示は次の特性を示す： ２２００画素×１１２５画像走査線（全体） １９２０画素×１０８０画像走査線（アクティブ(activ
e)） 順次画像表示は次の特性を示す： １６００画素×７８７．５画像走査線（全体） １２８０画素×７２０画像走査線（アクティブ(activ
e)） テレビジョン受像機(receiver)へ送信しようとするソー
ス・マテリアル(source material) はいずれかのフォー
マットを呈することができる。たとえば、１つのソース
(source)からの放送テレビジョン・プログラムは順次方
式とし他のソースからの１つまたはそれ以上のコマーシ
ャルまたはその他の介入マテリアル(intervening mater
ial)はインタレース方式とすることができる。
【０００５】
【発明が解決しようとする課題】出力チャネルを経由し
ての符号化と送信にどのフォーマットが望ましいかの機
能として、トランスミッタ(transmitter) において適応
型走査フォーマット・コンバータ(adaptive scan forma
t converter)を提供することが望ましい。同様に、レシ
ーバ(receiver)において、受信した走査フォーマットを
付属の画像表示デバイスで表示するために望ましいフォ
ーマットへ自動的に変換することが望ましい。
【０００６】
【課題を解決するための手段】本発明では、第１の画像
線走査フォーマットまたはこれに変わる異なる第２の画
像線走査フォーマットのいずれかを呈しているビデオ信
号を処理するシステムにおける装置において、前記第１
または第２のフォーマットの所定の１つと適合する出力
プロセッサと、前記第１または第２のフォーマットのい
ずれかを呈する前記信号に応答する自動走査フォーマッ
ト・コンバータであって、前記第１または第２の線走査
フォーマットの所定の１つを有する出力信号を自動的に
提供して前記出力プロセッサの前記フォーマット要求と
適合させる自動走査フォーマット・コンバータと、前記
第１および第２のフォーマットとの間の継目のないスイ
ッチングを呈する前記コンバータと関連するスイッチン
グ・ネットワークとを含むことを特徴とする装置であ
る。
【０００７】また、第１の画像線走査フォーマットまた
は別の異なる第２の画像線走査フォーマットを呈してい
るビデオ信号を処理するシステムにおいて、前記システ
ムが、前記第１または第２のフォーマットを呈する前記
信号に応答して、出力プロセッサの前記要求と適合する
所定の線走査フォーマットを有する出力信号を自動的に
提供する自動走査フォーマット・コンバータを含み、前
記コンバータは、前記第１および第２のフォーマットと
の間の継目のない変換を呈し、かつ、前記第１のフォー
マットを呈する信号を前記第２のフォーマットを呈する
信号へ変換する第１のパスからの信号を受信する入力
と、前記第２のフォーマットを呈する信号を前記第１の
フォーマットへ変換する第２のパスからの信号を受信す
る入力と、フォーマット変換をしないで信号を送出する
第３のパス（バイパス・パス）からの前記第１または第
２のフォーマットを有する信号を受信する入力とを有す
る制御出力選択ネットワークと、前記選択ネットワーク
の前記第３番目の入力へ信号を送出する前記第３のパス
にあるメモリ・デバイスとを含み、前記メモリ・デバイ
スは画像フレーム・インターバルに関して重要な遅延を
呈することを特徴とするシステムである。
【０００８】たとえば受信したインタレース信号は、順
次走査表示デバイスとの互換性を取る必要があれば自動
的に順次方式に変換され、受信した順次信号はフォーマ
ット変換せずに表示デバイスへ渡される。
【０００９】本発明の特徴によれば、自動走査変換は継
目がないように(seamlessly)実行され、たとえば順次主
プログラム・マテリアルとインタレース・コマーシャル
・マテリアルの間の、またはその逆の変換が、アーチフ
ァクト(artifact)なしに作成され観察者には基本的に不
可視であるようにする。
【００１０】
【発明の実施の形態】図１において、放送テレビジョン
・エンコーダ／トランスミッタのインタレース・ビデオ
信号「Ｉ」のソース１０と順次ビデオ信号「Ｐ」のソー
ス１２は、本発明の原理にしたがって動作する自動走査
フォーマット・コンバータ１４のそれぞれの入力に出力
ビデオ信号を提供する。走査コンバータ１４は図２に関
連してさらに詳細に図示説明する。この例では、テレビ
ジョン・システムは前述のように米国においてグランド
・アライアンスが提案している型のＨＤＴＶシステムで
ある。
【００１１】ビデオ・ソース１０，１２は相互に同期し
ている（「ゲンロック(genlock) 」している）。この例
ではこれらのソースのうちの１つだけが一度にアクティ
ブ(active)になるが、ある種のシステムでは双方がアク
ティブになることがある。一度に信号源のうちの１つだ
けがアクティブになるような場合には、コンバータはア
クティブなビデオ信号のある入力ポートを自動的に選択
する。アクティブなビデオ信号の走査フォーマットが送
信ビデオ信号に所望するフォーマットと同一であれば、
入力ビデオ信号の走査フォーマットはコンバータ１４に
より変更されない。入力フォーマットが異なる場合、コ
ンバータ１４は入力ビデオ信号のフォーマットを自動的
に変換して、所望の出力信号フォーマットと互換性が取
れるようにする。
【００１２】走査コンバータ１４からの出力信号は、ト
ランスポート・プロセッサ１８に適用される前に、公知
のＭＰＥＧエンコーダ１６でデータ圧縮される。プロセ
ッサ１８はエンコーダ１６からの圧縮データをデータ・
パケット(data packets)にフォーマットし、データ・パ
ケットにそれぞれのパケット内容を識別するヘッダ情報
を付け、たとえば同期およびその他の情報を付加する。
トランスポート・プロセッサ１８からのデータ・パケッ
トは、送信プロセッサ２０により送信チャネル２５経由
で送信のために処理される。プロセッサ２０は、チャネ
ル２５経由での送信のためにビデオ信号を調整(conditi
oning)するための、データ・フォーマッティング、エラ
ー・コーディング、バッファリング、ディジタル−アナ
ログ・コンバータ、ＲＦ（ラジオ周波数）変調ネットワ
ークを含む。
【００１３】レシーバ／デコーダでは、チャネル２５か
らの信号は、たとえばＲＦ同調およびフィルタリング(f
iltering) ・ネットワーク、ＩＦ（中間周波数）ネット
ワーク、復調／エラー処理ネットワーク、およびアナロ
グ−ディジタル・コンバータを含むユニット３０で第一
に処理する。ユニット３０からの出力信号は、トランス
ミッタのユニット１８の動作の逆を実行するユニット３
２で処理する。さらに詳しくは、ユニット３２は構成デ
ータ・パケット要素を識別するためのヘッダ情報を評価
して、これらの要素（たとえば、ビデオ、オーディオ、
および同期情報）を分離してそれぞれの回路で処理す
る。デコーダ３２からのデータ要素は公知のＭＰＥＧデ
コーダ３４で伸張する。
【００１４】ＭＰＥＧデコーダ３４は、送信した１０８
０走査線インタレース・ビデオ信号が現れるインタレー
ス・ビデオ信号出力ポートと、送信した７２０走査線順
次ビデオ信号が現れる順次ビデオ信号出力ポートとを含
む。ＭＰＥＧデコーダ３４は、受信したデータ・ストリ
ームから、受信したビデオ信号がインタレース方式また
は順次方式を表わす符号化情報を導出するための用意も
含む。テレビジョン受像機は、インタレース走査方式ま
たは順次走査方式でも可能な付属の表示デバイスを含
む。これらの可能性はインタレース表示デバイス３８と
順次表示デバイス３９を用いて図示してある。現実の受
像機はこのような表示デバイスの両方ではなく一方を有
している。
【００１５】レシーバ・表示デバイスはフォーマット・
コンバータ３６から表示すべき信号を受信する（図面を
簡略化するために図示していないが信号の適切な調整お
よび表示駆動回路(display driver circuits) で処理し
た後）。フォーマット・コンバータ３６は付属のディス
プレイの型すなわちインタレースまたは順次を表わす情
報（たとえばレシーバ・メーカによりまたは局部生成の
(locally generated)制御信号を通して）プログラムし
てあるが、この例では付属の表示デバイスが１つの走査
フォーマットだけのビデオ情報を表示できると仮定して
いるためである。したがって、フォーマット・コンバー
タ３６は、２種類のビデオ信号フォーマットのどちらを
受信し復号したかとは無関係に、表示デバイスと互換性
のあるフォーマットで出力信号を自動的に提供するよう
に構成する。ディスプレイがユニット３８等のインタレ
ース・デバイスであれば、コンバータ３６はユニット３
４から受信したインタレース・ビデオ信号をコンバータ
３６の出力へバイパスし、走査フォーマットの変更を行
なわない。受信したビデオ信号が順次方式であれば、コ
ンバータ３６はＭＰＥＧデコーダ３４の順次出力ポート
がアクティブになっていることを検出することによって
これを自動検出し、該信号をインタレース方式に変換
し、該信号をインタレース信号出力で提供する。したが
って送信ビデオ信号の走査フォーマットに関係なく、イ
ンタレース・ビデオ信号がインタレース・ディスプレイ
に必ず提供される。同様のことがデバイス３９等のよう
な関連する順次ディスプレイを有するレシーバについて
も言える。
【００１６】図２は図１のユニット１４および３６等の
走査フォーマット・コンバータをさらに詳細に示す。以
下の議論の目的で、図２のコンバータは図１のレシーバ
におけるユニット３６に相当するものと仮定する。入力
ネットワーク４２と入力ネットワーク４４はＭＰＥＧデ
コーダ３４からのディジタル・インタレース（Ｉ）とデ
ィジタル順次（Ｐ）出力信号をそれぞれ受信する。入力
ネットワークのそれぞれはビデオ要素と同期要素を分離
するための回路を含む。同期要素は水平同期要素
（Ｈ）、垂直同期要素（Ｖ）、フレーム基準パルス(fra
me reference pulse：ＦＲＰ）、画素クロック(pixel c
lock) ＣＬＫを含む。画素クロックの周波数は画素の総
数と、走査線の総数と、毎秒あたりのフィールド数の積
から導き出す。フレーム基準パルスＦＲＰは、ＭＰＥＧ
デコーダ３４が発生する基準信号である。垂直帰線消去
期間(vertical blanking intervel)の所定部分にこれが
出現し、後続の回路がインタレース・フィールドまたは
順次フレームの第１の画素へのクロックを計数する基準
点を提供する。
【００１７】コンバータ３６は、アナログＲＧＢ（また
はＹＵＶ）カラービデオ要素と付属する水平同期および
垂直同期要素、Ｈ、Ｖを受信するためのアナログ入力も
含む。これらの要素はたとえばビデオ・カセット・レコ
ーダ（ＶＣＲ）またはビデオ・カメラで生成でき、アナ
ログ−ディジタル・コンバータ４８でディジタル形式に
変換する。ユニット４２，４４，４８からのビデオ出力
は、入力マルチプレクサ（ＭＵＸ）４６のそれぞれの信
号入力に印加する。
【００１８】同期およびモード制御ユニット７０は、イ
ンタレースと順次ソース信号の両方についてディジタル
同期要素ＨとＶ、フレーム基準パルスＦＲＰ、およびク
ロックＣＬＫに応答し、ならびにコンバータ４８でディ
ジタル形式に変換後のアナログ信号ソースでＨとＶの同
期要素（Ｈ、Ｖ ＲＧＢ）に応答する。ネットワーク７
０の制御入力はインタレースまたは順次フォーマットの
どちらが出力ビデオ信号に所望されるかの関数としてフ
ォーマット・コンバータの動作特性を決定するための出
力フォーマット制御信号を受信する。この信号はローカ
ル・スイッチの設定で作成でき、出力ビデオ信号がイン
タレースまたは順次のどちらかを決定する。この決定は
トランスミッタで放送オペレータが、またはレシーバ・
メーカが行なうことができる。ネットワーク７０が作成
する出力信号はインタレース信号でのフレーム基準パル
スＦＲＰ（Ｉ）、順次信号でのフレーム基準パルスＦＲ
Ｐ（Ｐ）、ピクチャ要素（画素）クロックｆｓ、１／２
レート画素クロック１／２ｆｓ、および制御信号を含
む。制御信号は出力マルチプレクサ６０に印加して、後
述するようにインタレースまたは順次ビデオ信号のどち
らかを出力へ送出する。ネットワーク７０はＦＲＰ信号
を用いて固定された(locked)位相同期ループ(phase loc
ked loop：ＰＬＬ）・ネットワーク・フレームとフィー
ルドを含むことがある。
【００１９】インタレース・ビデオ信号での画素クロッ
クｆｓは７４．２５ＭＨｚ信号（２２００画素×全走査
線１１２５本×フィールド・レート３０Ｈｚ）である。
順次ビデオ信号での画素クロックｆｓは７５．６ＭＨｚ
信号（１６００画素×全走査線７８７．５本×フレーム
・レート６０Ｈｚ）である。これらの画素クロック周波
数は５５／５６の便宜的な分割比で関連しており（たと
えば７５．６×５５／５６＝７４．２５）、そのため容
易に再現できる。ビデオ情報はＡ／Ｄユニット４８と入
力ＭＵＸ４６を通してコンバータ・システムへ、またコ
ンバータ・システムからＤ／Ａユニット６２を通して、
全画素レートｆｓにおいて転送される。フォーマット・
コンバータ内部のサブ・システムは１／２ｆｓクロック
に応答して動作する。
【００２０】順次からインタレースへのフォーマット変
換（７２０走査線から５４０走査線へ）は、入力ＭＵＸ
４６、４：３デシメーション(decimation)を実行する水
平および垂直プレフィルタ５４、出力ＭＵＸ６０、ディ
ジタル−アナログ・コンバータ６２を含むＰ−Ｉ変換パ
スにより達成される。インタレースから順次へのフォー
マット変換はＭＵＸ４６、走査線倍増デ・インタレーサ
(line doubling de-interlacer) ５０、３：２デシメー
ションを実行する水平および垂直のポスト・フィルタ・
ネットワーク５２、出力ＭＵＸ６０、およびコンバータ
６２を含むＩ−Ｐ変換パスにより達成される。補間(int
erpolation) およびデシメーションを実行する技術は公
知である。入力信号の走査フォーマットが出力において
変更されないバイパス・モード(bypass mode) では、ビ
デオ信号は入力ＭＵＸ４６、出力ＭＵＸ６０、およびデ
ィジタル−アナログ・コンバータ６２を含むバイパス・
パスを通して伝送される。
【００２１】出力において、フレーム基準パルスＦＲＰ
とビデオ情報はそれぞれ、コンバータ６２を用いてアナ
ログ同期要素Ｈ、Ｖ、とアナログ・カラー・ビデオ要素
ＲＧＢに変換する。これらの要素は同期およびビデオ信
号処理と公知の表示駆動回路に送出する。出力ポート６
４はトランスミッタ／エンコーダのフォーマット・エン
コーダ、たとえば図１のユニット１４だけで使用してデ
ィジタル情報をＭＰＥＧコーダ(coder) １６に送出す
る。Ｄ／Ａコンバータ６２は、出力ＨおよびＶ同期要素
を生成するための計数回路つきの（公知の）プログラマ
ブル論理ネットワーク(Programmable Logic Network)を
含む。この目的でＦＲＰを計数回路のリセット入力に印
加して、プログラマブル論理ネットワークがクロックｆ
ｓと出力フォーマット選択信号（制御信号から導出す
る）に応じて動作しアナログの形式に変換後ＨおよびＶ
出力同期要素を作成する。
【００２２】Ｉ−Ｐ変換パスを通したインタレースから
順次へのビデオ変換の場合、入力ＭＵＸ４６はディジタ
ル・ビデオ信号を、たとえばユニット４２または４８か
ら画素クロック・レートで受信する。そのあとＭＵＸ４
６は入力データ・レートの半分で出力信号を生成する。
さらに詳しくは、時間的シーケンスＡ，Ｂ，Ｃ，Ｄ，…
で到着する画素データを２画素並列のたとえばＡ，Ｂつ
ぎにＣ，Ｄといったデータストリームに変換する。この
データストリームはデ・インタレーシング(de-interlac
ing)・ユニット５０の入力に提供され、デ・インタレー
シング・ユニットはユニット４６からのＦＲＰ同期要素
も受信する。デ・インタレーシング・ユニット５０は奇
数フィールド走査線１，３，５，…と偶数フィールド走
査線２，４，６，…をストアすることにより公知のよう
に動作する。ビデオ・フレームは全てのフィールドで追
加の走査線を生成する結果、ユニット５０からの出力信
号が走査線１，２，３，４，５，６，…等で構成される
順次ビデオ・フレームを表わすようになる。このデ・イ
ンタレーシング動作は、走査線の反復程度に単純であ
り、またはＲＧＢカラー信号要素のそれぞれについて各
フィールドでの動きを予測して，導き出した動きベクト
ル(motion vector) を用いてさまざまな方向で係数を調
整し公知のように追加の画素を作成するのと同程度に緻
密にすることができる。後者の場合、ユニット５０は３
つのＲＧＢカラー要素の中から最大の動きベクトルを検
出する。このベクトルを補間ネットワークで使用して、
導き出した走査線に対する新規の画素値を生成する。し
たがってユニット５０は入力信号の走査線の２倍の走査
線、すなわち各フィールドで５４０本の走査線から導き
出した１０８０本の走査線を有する出力信号を生成す
る。
【００２３】水平および垂直ポストフィルタ５２は、ユ
ニット５０からの出力ビデオ信号を水平方向に３：２デ
シメーションして１９２０入力画素から１２８０出力画
素を生成する。垂直方向には、フィルタ５２がユニット
５０からの出力信号を３：２にデシメーションして１０
８０入力走査線から７２０出力走査線を生成する。この
順次信号は、ＭＵＸ６０とＤＡＣ６２を経由して後続の
信号処理および表示回路へ転送する。
【００２４】Ｐ−Ｉ変換パスを通る順次からインタレー
スへの変換の場合、ＭＵＸ４６からの出力信号とＦＲＰ
要素が水平および垂直プレ・フィルタ５４に印加され
る。フィルタ５４はビデオ信号に対して水平方向に２：
３補間を行なって、１２８０入力画素から１９２０出力
画素を生成する。垂直方向には、フィルタ５４はビデオ
信号に２：３デシメーションを行なって、７２０入力走
査線から１０８０出力走査線を生成する。ユニット５４
からのインタレース出力信号は、ＭＵＸ６０とＤＡＣ６
２を経由して後続の信号処理および表示回路へ転送す
る。Ｐ−ＩおよびＩ−Ｐパス処理の両方の場合で、ユニ
ット５２，５４出力におけるＦＲＰタイミングは固定の
ままである。
【００２５】フォーマット・コンバータ・ネットワーク
は、入力信号フォーマットに関わらず選択したフォーマ
ットでビデオ情報を連続出力する。出力ＭＵＸ６０はフ
レーム・メモリ（遅延）ネットワークをバイパス・パス
(Bypass path) に含み、Ｐ−Ｉ変換パスおよびＩ−Ｐ変
換パスに関連する信号処理遅延を補償する。このフレー
ム遅延は、異なるフォーマットのビデオ信号どうしの継
目のないスイッチング(switching) も容易にする。スイ
ッチングはフレーム境界で発生する。フレーム遅延によ
り入力ビデオは２つのフォーマットの間でランダムにス
イッチングを行ない、なおかつフレーム落ちなしに連続
ストリームで所望するフォーマットの出力信号を提供す
ることができる。フォーマット・コンバータが順次走査
出力を提供するように構成されている場合、入力信号フ
ォーマットは信号データ・フローを妨げたりまたはフォ
ーマット・コンバータの出力信号中のビデオ情報を逸失
することなく、順次とインタレース・フォーマットの間
で変更できる。この特徴により、たとえば、テレビジョ
ンのコマーシャルを順次走査フォーマットとしながら、
テレビジョンの主プログラム・マテリアルはインタレー
ス走査フォーマットとすることができる。フォーマット
・コンバータの継目なしスイッチングの特徴を用いて類
似の走査フォーマットにマージ(merge) した場合、両方
の種類のビデオ情報を１つの連続したビデオ情報のスト
リームのようにリアルタイムで送受信することができ
る。この特徴については図３，図４および図５を参照し
て図示説明する。
【００２６】出力ビデオ信号フォーマットがインタレー
スとなるように選択し、入力ビデオ信号が始めに順次フ
ォーマットを呈している場合を考えてみる。したがっ
て、最初にフォーマット・コンバータは、到着する順次
フォーマットを所望の出力インタレース・フォーマット
に変換するように動作する。図２のプレ・フィルタ５４
は順次からインタレース・フォーマットへ変換するため
１フレームの持続時間(duration)よりわずかに長い処理
遅延を示す。この遅延の大きさは重要ではないが、既知
の、一定した遅延であるべきである。変換したインタレ
ース信号が出力ＭＵＸ６０へ転送されている間に、入力
信号のフォーマットが順次からインタレース（所望の出
力フォーマット）に変化したと仮定する。この変化はモ
ード制御ネットワーク７０で検出する。これは先行する
回路たとえば図２のデコーダ３４からのモード制御信号
を検出することによって、またはアナログ信号ポートの
アクティビィティ(activity)（たとえば図２のフォーマ
ット・コンバータ１４の場合に）を検出することによっ
て達成される。ネットワーク７０から出力ＭＵＸ６０へ
提供される制御信号は、このフォーマット変化が発生し
たことを表わし、出力ＭＵＸ６０に対して、バイパス・
パスで入力ＭＵＸ４６の出力から出力ＭＵＸ６０へ直接
送出する、新規のインタレース入力ビデオ信号のストア
を開始させる。ＭＵＸ６０は、フレーム・バッファ・メ
モリ内にこのインタレース信号をストアする。フレーム
・バッファ遅延によって出力ＭＵＸ６０は、処理済み順
次ビデオ信号全体をフィルタ５４から表示のための出力
ＤＡＣユニット６２へ転送し、続けてバイパスしたイン
タレースビデオをフレーム・バッファから転送できる。
【００２７】前述の継目のないスイッチング処理は、イ
ンタレース・ビデオ出力信号を提供する場合について図
３の波形で図示してある。波形（Ａ）は、アクティブ・
ビデオ線走査区間(line scanning interval)の前の垂直
帰線消去期間の間のフレーム基準パルスＦＲＰの位置を
表わしている。それぞれのＦＲＰの間の間隔はこの例で
は１画像フレームである。波形（Ｂ）では、ｐｉｎ−０
とｐｉｎ−１が入力順次ビデオ・フレームを表わす。こ
れらのフレームは、プレ・フィルタ５４（図２）の出力
で波形（Ｃ）のデータｈｖｐｒｅ−０とｈｖｐｒｅ−１
として遅延されて現われる。インタレース・フォーマッ
トへの変換後、これらのフレームは波形（Ｅ）に図示し
た出力インタレース・ビデオｉｏｕｔ−０およびｉｏｕ
ｔ−１としてそれぞれ現われる。この例では、出力ビデ
オ情報ｉｏｕｔ−０が入力フレームｐｉｎ−０に対応す
る。出力ビデオ情報ｉｏｕｔ−１は入力順次ビデオｐｉ
ｎ−１に対応しており、入力信号がインタレース・フォ
ーマットに変わる前に出現する順次からインタレースに
変換された最後のフレームである。図３の（１）では、
図５に関連して説明するように、出力ＭＵＸ６０がＨＶ
ＰＲＥフィルタを通したデータを走査線数本分遅延す
る。図３の（２）では、これも図５に関連して説明する
ように、出力ＭＵＸがバイパス・パスのビデオ情報を２
フレーム分遅延する。
【００２８】時刻Ｔ０で入力ビデオ信号がインタレース
・フォーマットに変化する。この新規のインタレース・
フォーマットは、波形Ｄにおいてｉｉｎ−０およびｉｉ
ｎ−１とラベルづけしてある。インタレース・ビデオ
は、前述のように出力ＭＵＸ６０に関連する２フレーム
の遅延が行なわれ、波形Ｅで図示したようにそれぞれｉ
ｏｕｔ−２となる。したがってバイパスしたインタレー
ス・ビデオは時刻Ｔ１およびそれ以降に出力に現れる。
波形（Ｅ）として図示したインタレース・ビデオ出力で
は、時刻Ｔ１の直後にフレーム境界に現われるインタレ
ース・データｉｏｕｔ−２は、新規のインタレース・入
力ビデオ信号からの最初の出力データである。時刻Ｔ１
以降、すなわち次の画像フレームの最初の走査線から、
ビデオ走査線は中断なしに継目なく連続する。所望のイ
ンタレース出力信号（波形Ｅ）では、インタレース・フ
ォーマットがデータｉｏｕｔ−０からデータｉｏｕｔ−
２へなど、ビデオ入力が順次からインタレース・フォー
マットへ変化するにつれ、継目なく作成される。順次フ
ォーマット（波形Ｂ）からインタレース・フォーマット
（波形Ｄ）への切り換えは、視認できるアーチファクト
を発生せず、観察者には気づかれることがない。フォー
マットの遷移(transition)は、ＦＲＰの出現後所定の一
定量の時間（遅延）を発生させて、継目のない遷移を容
易にし表示画像の不連続を回避する。
【００２９】図４は、順次ビデオ出力信号フォーマット
を提供する場合の継目なし切り換え処理を示す。これは
図３に関してインタレース出力信号フォーマットについ
て説明したのと同様の方法で達成する。図４の場合、図
２のデ・インタレーサ５０の出力に関連する波形Ｃと、
図２のシステムのＩ−ＰパスのＨＶポスト・フィルタ５
２の出力に関連する波形Ｄが含まれる。図４の波形Ｄは
図３の波形Ｃと類似する。
【００３０】図３の場合と同様に、走査線数本分の遅延
が図４の（１）で示してあり、（２）はバイパス・パス
からの順次ビデオが出力ＭＵＸ６０で２フレーム分遅延
されることを示している。同様に、変換した順次データ
は区間Ｔ０〜Ｔ１に現われ、一方新規の順次データが時
刻Ｔ１で始まる。
【００３１】図５は出力ＭＵＸ６０の詳細を示す。マル
チプレクサ８０は、第１のＦＩＦＯバッファ８２からの
インタレース・ビデオ入力信号、第２のＦＩＦＯバッフ
ァ８６からの順次ビデオ入力信号、およびフレーム・バ
ッファ８４からのインタレースまたは順次いずれかのビ
デオ信号を受信する。インタレース・ビデオ信号は、Ｐ
−Ｉ変換パス内のプレフィルタ５４（図２）からバッフ
ァ８２に提供され、入力ビデオ信号は、入力ＭＵＸ４６
（図２）からフレーム・バッファ８４へ直接提供され、
順次ビデオ入力信号は、Ｉ−Ｐ変換パス内のポスト・フ
ィルタ５２（図２）からバッファ８６へ提供される。バ
ッファ８２，８６のサイズは重要ではなく、たとえばビ
デオ走査線数本分である。バッファ８２，８６は３つの
別々の入力ソースに関連する別々の信号遅延を補償する
ために使用する。
【００３２】フレームバッファ８４は、図２の入力ＭＵ
Ｘ６０から直接データを受信する。バッファ８４はこの
例では２フレーム分の遅延を示す。しかし他のシステム
の要求にしたがって１フレーム分の遅延を用いても良
い。ＭＵＸ８０からの出力信号は、ラッチ９０を通して
Ｄ／Ａコンバータ６２（図２）へ転送される。
【００３３】現実には、図２の出力ＭＵＸ６０は、フィ
ルタ５２，５４のそれぞれから１つづつ、また入力ＭＵ
Ｘ４６から別のと、３つのフレーム基準パルス（ＦＲ
Ｐ）を受信する。これらのパルスは画像走査線数本分だ
け互いに同期しない(misaligned)ことがある。クロック
からデータへのタイミングも３つのソースの間で同期し
ないことがある。したがって、図５のＭＵＸ８０に関連
する継目のないスイッチング動作の前に、全ての遅延と
タイミングが同期しないことを「クリーン・アップ」た
めＦＩＦＯバッファを使用する。この目的でバッファ８
２と８４は画像走査線数本分のわずかな遅延を行なって
フレーム境界付近に処理済みデータをおき継目なしのス
イッチングを容易にする。
【００３４】ＭＵＸ８０による継目のないフォーマット
・スイッチングは、バッファ８２，８４，８６の読み込
み／書き込みクロッキングとＦＲＰパルスを基準にする
ことによって容易になる。たとえば、走査コンバータが
順次からインタレースへの変換モードにある時、直前の
バッファ８２のデータ書き込みクロック（FIFO 1 WRCLK
）は、フィルタ５４の１／２ｆｓクロックと同期して
いる。フレーム・バッファ８４の書き込みクロック（FB
WR CLK ）は、入力ＭＵＸ４６の１／２ｆｓクロックと
同期している。バッファ８２，８４のデータ読み込みク
ロックは同一である（RD CLK）。出力ＭＵＸからのＦＲ
Ｐパルスは、入力ＭＵＸからのＦＲＰパルスから参照さ
れる。バッファ８２とフレーム・バッファ８４からの出
力データは、同一のクロックのエッジを参照する。コン
バータがインタレースから順次への変換モードにある場
合のバッファ８４，８６にも同じことが当てはまる。
【００３５】状態(state) マシン（たとえばプログラム
ド・マイクロプロセッサ）と論理ネットワークを含むユ
ニット９５は、インタレースと順次のフレーム基準パル
スI,P FRP 、インタレースと順次の画素クロックI,P 1/
2fs 、および図２の制御ネットワーク７０からの制御信
号に応じて、読み込みクロック（RD CLK）とバッファ８
２，８６，８４の書き込みクロック（それぞれFIFO 1 W
R CLK, FIFO 2 WR CLKおよびFB WR CLK ）を発生する。
ユニット９５は、ＭＵＸ８０の制御入力へ印加するMUXS
EL信号も出力する。この信号に応答して、ＭＵＸ８０は
入力として（ａ）バッファ８２からの出力またはフレー
ム・バッファ８４の出力、または（ｂ）バッファ８６の
出力またはフレーム・バッファ８４の出力、のどれかを
選択する。ＭＵＸ８０は、図２のネットワーク７０から
の制御信号に応じて順に発生する状態マシン９５からの
MUXSEL制御信号に応じて、（ａ）で２つの選択肢の間、
また（ｂ）で２つの選択肢の間で選択を行なう。これら
の制御信号はＰ−ＩまたはＩ−Ｐ変換のどちらが存在す
るか、または変換を行なわないＩ−ＩまたはＰ−Ｐバイ
パス条件のどちらが存在するかを表わしている。ユニッ
ト９５からの出力ＦＲＰは図２のＤ／Ａコンバータ６２
に印加する。
【００３６】入力ディジタル信号の場合、インタレース
と順次フレーム基準パルスＦＲＰ（Ｉ）とＦＲＰ（Ｐ）
は直前の回路、たとえばレシーバの場合には図１のデコ
ーダ３４、から提供される。アナログ入力信号ＲＧＢと
Ｈ、Ｖの場合、図２のネットワーク７０はたとえば関連
する入力と出力のクロックを発生するために入力アナロ
グＨ同期要素に応じる位相同期ループ（ＰＬＬ）を含む
ことができる。出力クロックは計数回路に印加され、こ
れのリセット入力ではＶ同期要素を受信する。計数回路
はＨおよびＶ同期信号ならびにＦＲＰ（Ｉ）とＦＲＰ
（Ｐ）信号を、図２のシステムの要素が使用するのに好
適な所定の時刻に出力する。
【００３７】本発明を高品位テレビジョン・システムの
コンテクスト(context) において説明したが、本発明の
原理は標準品位テレビジョン・システムのようなその他
のビデオ信号処理システムにも適用することができる。
【００３８】
【発明の効果】以上説明したように、本発明では、出力
チャネルを経由しての符号化と送信にどのフォーマット
が望ましいかの機能としてトランスミッタ(transmitte
r) において適応型走査フォーマット・コンバータ(adap
tive scan format converter)を提供することができ
る。同様に、レシーバ(receiver)において、受信した走
査フォーマットを付属の画像表示デバイスで表示するた
めに望ましいフォーマットへ自動的に変換することがで
きる。
【００３９】また、受信したインタレース信号は、順次
走査表示デバイスとの互換性を取る必要があれば自動的
に順次方式に変換され、受信した順次信号はフォーマッ
ト変換せずに表示デバイスへ渡すことができる。
【００４０】さらに、自動走査変換は継目がないように
(seamlessly)実行され、たとえば順次主プログラム・マ
テリアルとインタレース・コマーシャル・マテリアルの
間の、またはその逆の変換が、アーチファクト(artifac
t)なしに作成され観察者には基本的に不可視であるよう
にできる。
【図面の簡単な説明】
【図１】本発明で使用するトランスミッタおよびレシー
バ・テレビジョン・システムのブロック図である。
【図２】本発明の原理による走査フォーマット・コンバ
ータ・システムの詳細図である。
【図３】図２に図示したシステムの動作を理解する上で
有用な信号波形を示す図である。
【図４】図２に図示したシステムの動作を理解する上で
有用な信号波形を示す図である。
【図５】図２のシステムの一部のさらなる詳細を示すブ
ロック図である。
【符号の説明】
１０ Ｉ・ソース １２ Ｐ・ソース １４，３６ フォーマット・コンバータ １６ ＭＰＥＧエンコーダ １８ トランスポート・プロセッサ ２０ 送信プロセッサ ２５ 送信チャネル ３０ レシーバ入力プロセッサ ３２ 逆トランスポート・プロセッサ（デコーダ） ３４ ＭＰＥＧデコーダ ３８ インタレース・ディスプレイ・デバイス ３９ 順次ディスプレイ・デバイス ４２，４４ 入力ネットワーク ４６ 入力マルチプレクサ ４８ Ａ／Ｄコンバータ ５０ デインタレース ５２ Ｈ、Ｖポスト・フィルタ（３：２） ５４ Ｈ、Ｖプレフィルタ（４：３） ６０ 出力マルチプレクサ ６２ Ｄ／Ａコンバータ ６４ 出力ポート ７０ 同期およびモード制御ネットワーク ８０ マルチプレクサ ８２ ＦＩＦＯ＃１ ８４ フレーム・バッファ（遅延） ８６ ＦＩＦＯ＃２ ９０ ラッチ ９５ 論理および状態マシン

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１の画像線走査フォーマットまたはこ
    れに変わる異なる第２の画像線走査フォーマットのいず
    れかを呈しているビデオ信号を処理するシステムにおけ
    る装置において、 前記第１または第２のフォーマットの所定の１つと適合
    する出力プロセッサと、 前記第１または第２のフォーマットのいずれかを呈する
    前記信号に応答する自動走査フォーマット・コンバータ
    であって、前記第１または第２の線走査フォーマットの
    所定の１つを有する出力信号を自動的に提供して前記出
    力プロセッサの前記フォーマット要求と適合させる自動
    走査フォーマット・コンバータと、 前記第１および第２のフォーマットとの間の継目のない
    スイッチングを呈する前記コンバータと関連するスイッ
    チング・ネットワークとを含むことを特徴とする装置。
  2. 【請求項２】 第１の画像線走査フォーマットまたは別
    の異なる第２の画像線走査フォーマットを呈しているビ
    デオ信号を処理するシステムにおいて、前記システム
    が、 前記第１または第２のフォーマットを呈する前記信号に
    応答して、出力プロセッサの前記要求と適合する所定の
    線走査フォーマットを有する出力信号を自動的に提供す
    る自動走査フォーマット・コンバータを含み、前記コン
    バータは、前記第１および第２のフォーマットとの間の
    継目のない変換を呈し、かつ、 前記第１のフォーマットを呈する信号を前記第２のフォ
    ーマットを呈する信号へ変換する第１のパスからの信号
    を受信する入力と、前記第２のフォーマットを呈する信
    号を前記第１のフォーマットへ変換する第２のパスから
    の信号を受信する入力と、フォーマット変換をしないで
    信号を送出する第３のパス（バイパス・パス）からの前
    記第１または第２のフォーマットを有する信号を受信す
    る入力とを有する制御出力選択ネットワークと、 前記選択ネットワークの前記第３番目の入力へ信号を送
    出する前記第３のパスにあるメモリ・デバイスとを含
    み、 前記メモリ・デバイスは画像フレーム・インターバルに
    関して重要な遅延を呈することを特徴とするシステム。
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