JPH0832376A - マイクロ波半導体増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、周波数ｆ_０／２の成分のループ
発振による異常増幅現象のない半導体増幅器を提供する
ことを目的とする。 【構成】 入力整合回路１０と半導体素子１と出力整合
回路１１から構成されるマイクロ波半導体増幅器におい
て並列に動作する半導体素子１ａと１ｂと、入力整合回
路１０と、出力整合回路１１から構成される閉ループ１
２内に発生した周波数ｆ_０／２の成分を閉ループ１２の
互いに対向する位置に接続された抵抗回路で吸収するこ
とにより発振を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマイクロ波およびミリ
波帯で使用される半導体増幅器に関するものである。

【０００２】

【従来の技術】図２３は例えば、“高出力マイクロ波ミ
リ波トランジスタ安定化回路”，特開平３−２２８４１
０号公報に示された従来の安定化を施す前の半導体増幅
器の等価回路図であり、図２３において１は信号増幅を
行なうソース接地電解効果トランジスタ（以降ＦＥＴと
称する）、２は入力端子、３は出力端子、７０，７１，
７２は入力端子２とＦＥＴ１のゲート端子との間を直列
に接続するインダクタ、７３はＦＥＴのドレイン端子と
出力端子３との間を伝送線路７４を介して接続するイン
ダクタ，７５は伝送線路７４と出力端子３との間に並列
に接続された伝送線路、６８は一端をインダクタ７０と
７１の間に並列に接続され、他端を接地されたキャパシ
タ、６９は一端をインダクタ７１と７２の間に並列に接
続され他端を接地されたキャパシタである。

【０００３】インダクタ７０，７１，７２、キャパシタ
６８，６９で入力整合回路を構成し、インダクタ７３お
よび伝送線路７４，７５で出力整合回路を構成してい
る。従って、上記入力整合回路は入力端子２とＦＥＴ１
のゲート端子間に構成され、上記出力整合回路は出力端
子３とＦＥＴ１のドレイン端子間に構成される。

【０００４】また、図２４は従来の安定化した半導体増
幅器の等価回路図であり、図２４において１〜７５は図
２３の符号と同じなので説明を省略する。７６はインダ
クタ７２とＦＥＴ１のゲート端子との間に並列に接続さ
れたインダクタ、７７は信号周波数ｆ₀ （以降基本波と
呼ぶ）に対して１／２波長の長さを持ち、一端をインダ
クタ７６に接続され、他端が開放された先端開放伝送線
路である。

【０００５】次に動作について説明する。図２３の従来
の安定化を施す前の増幅器においては、上記入力整合回
路により入力端子２とＦＥＴ１のゲート端子間の整合
を、上記出力整合回路によりＦＥＴ１のドレイン端子と
出力端子間の整合をそれぞれ行っている。周波数ｆ₀
（ここでは任意の周波数に対して周波数ｆ₀ を与えてい
るのであり、特定の周波数ではないことに注意) は入力
端子２から入力され、上記入力整合回路、ＦＥＴ１、上
記出力整合回路を介して増幅された後、出力端子３に出
力される。

【０００６】一方、増幅器内で発生した熱雑音がＦＥＴ
１のゲート端子に入力されたとき、ＦＥＴ１の有する入
出力電力特性の非線形性(以下単に非線形性と呼ぶ)によ
り基本波の周波数ｆ₀ の成分とミキシングされ、双方の
周波数の和成分と差成分が出力される。ＦＥＴ１自身お
よび周辺回路が有する帰還容量(空間を介してできる容
量)によって入力側と出力側との間に帰還ループが構成
される場合、ＦＥＴ１から出力されたミキシング成分は
帰還され、再び周波数ｆ₀ の成分と混合されてＦＥＴ１
に入力され、さらにＦＥＴ１とのミキシングによる成分
が出力される。ＦＥＴ１の非線形性が大きい場合、ミキ
シングにより出力される成分の振幅は増大する。

【０００７】通常、熱雑音のうち発生する成分の周波数
とミキシングにより発生される成分の周波数が異なる場
合は、帰還ループによって帰還され、再びＦＥＴ１に入
力されるが、この時発生するミキシング成分の周波数は
異なるため、ＦＥＴが高利得となる低周波数でない限り
発振が増大することはない。従って、通常雑音レベルに
留まっている。しかし、熱雑音の内、特に周波数ｆ₀ ／
２の成分（以降１／２倍波と呼ぶ）がＦＥＴ１に入力さ
れたとき、ＦＥＴ１の有する非線形性によりｆ₀ の成分
とミキシングされて上記ｆ_０とｆ₀ ／２との差の成分で
あるｆ₀ ／２が増幅されて出力される。増幅器がＦＥＴ
１自身および周辺回路が有する帰還容量によって帰還ル
ープが構成される場合、ＦＥＴ１から出力された上記ｆ
₀ ／２の成分が帰還され、再びｆ₀ の成分と混合されて
ＦＥＴ１に入力され、ＦＥＴ１によるミキシングにより
再びｆ₀ ／２が増幅されて出力される。ＦＥＴ１の非線
形性が大きい場合、ミキシングにより出力されるｆ₀ ／
２の成分は重畳され累積的に増大する。周波数ｆ₀ ／２
の成分自体は帰還容量が小さい為、周波数ｆ₀に比べて
微小な値であるが、上記の様に重畳されていく為、系が
許す飽和レベルまで増大する。系の飽和出力は各周波数
成分の和で規定され、この動作は瞬時に行なわれるの
で、ｆ₀ ／２の成分が現れた瞬間にｆ₀ の成分が急減少
し、増幅器に異常増幅現象が生じる。

【０００８】この問題を解消するため、従来は、図２４
の安定化した増幅器で示すように、ＦＥＴのゲート端子
と入力整合回路間に、インダクタ７６と周波数ｆ₀ で１
／２波長となる先端開放伝送線路７７から成る直列回路
を並列に接続している。ここで、この直列回路による効
果について説明する。一般に、一端を開放した伝送線路
のインピーダンスは式 Ｚ＝ーｊＺ₀ｃｏｔ(２πｌ／λ) で与えられる。ここでＺ₀は特性インピーダンス、ｌは
線路長、λは波長を示すこの場合、ｆ₀ の周波数では上
記直列回路はインダクタ７６と先端開放伝送線路７７の
接続点で ｌ＝λ／２ となるため上記直列回路のイン
ピーダンスはＺ＝ーｊＺ₀ｃｏｔπ 即ち殆ど無限大(開
放)となり、ｆ₀ ／２の周波数では上記接続点で ｌ＝
λ／４ となるため上記直列回路のインピーダンスはＺ
＝ーｊＺ₀ｃｏｔ(π／２) 即ち殆ど０(短絡)となる。

【０００９】従って、入力端子２から入力された信号周
波数ｆ₀ の成分は反射計数の式 Γ＝ＺーＺ₀／Ｚ＋Ｚ₀ において Ｚ＝∞ を代入することにより、Γ＝１(全
反射)となる。従って、先端開放伝送線路７７側には周
波数がｆ₀ の入力信号は伝送されることはない。一方、
ＦＥＴ１側には整合回路によってインピーダンスマッチ
ングがとれているので上記周波数がｆ₀ の入力信号はす
べてＦＥＴ１に入力され、ＦＥＴ１で増幅された後出力
端子３から出力される。結局、周波数がｆ₀ の入力信号
は先端開放伝送線路７７の影響を全く受けず、ＦＥＴ１
で増幅された後出力端子３から出力される。

【００１０】一方、入力整合回路で生じた周波数ｆ₀ ／
２の成分は反射計数の式 Γ＝ＺーＺ₀／Ｚ＋Ｚ₀ において Ｚ＝０ を代入することにより、反射計数
Γ＝ー１(逆位相で全反射)となる。従って、先端開放伝
送線路７７側には周波数がｆ₀ ／２の入力信号は伝送さ
れることはない。また、ＦＥＴ１のゲート側も周波数ｆ
₀ ／２でインピーダンスが殆ど０となる上記直列回路が
接続されているため、その点での周波数ｆ₀ ／２のイン
ピーダンスが殆ど０となる。従って、反射計数 Γ＝ー
１(逆位相で全反射)となり、周波数ｆ₀ ／２の入力信号
は全反射されてＦＥＴ１に入力されない。その結果、ｆ
₀の入力成分とのミキシングは無くなり、ｆ₀ ／２の成
分が出力されることは無くなる。

【００１１】従来の安定化した半導体増幅器は以上のよ
うに構成されているので、増幅器内の入力端子とＦＥＴ
１のゲート端子との間や先端開放伝送線路で発生する熱
雑音のｆ₀ ／２の周波数成分もＦＥＴ１に入力されな
い。この半導体増幅器を複数個並列に接続して、ＦＥＴ
が並列に動作するように構成されたような場合も同様の
ことがいえる。

【００１２】

【発明が解決しようとする課題】上記の半導体増幅器を
複数個並列に接続して構成される各ＦＥＴ出力側の閉ル
ープ(ＦＥＴの出力系と隣接のＦＥＴの出力系とによっ
てできる閉ループ)において、ＦＥＴ１の出力系やＦＥ
Ｔ１のゲート端子とドレイン端子間の空間容量によって
構成される帰還ループ内に周波数がｆ₀ ／２の成分が存
在する場合、各ＦＥＴの特性ばらつきや、各ＦＥＴを通
る経路の出力側の整合回路の特性のばらつきによって不
平衡モード電力が生じた場合、図２５に示すように上記
周波数がｆ₀／２の成分は上記閉ループ内のみを往復す
る逆相同振幅ベクトル成分(以降不平衡モードｅ_０と呼
ぶ)と出力端子３側に出力される同相同振幅ベクトル成
分(以降平衡モードｅ_ｅと呼ぶ)に分割される。ここでは
後者は雑音レベルなので出力に対する影響が無視される
ため問題はない。

【００１３】しかし、上記閉ループ内のみを通過する不
平衡モード成分は他方のＦＥＴ１に達した後、当該ＦＥ
Ｔ１の帰還ループを介して当該ＦＥＴ１のゲート端子に
重畳される。重畳された周波数ｆ₀ ／２の成分は当該Ｆ
ＥＴ１のゲート端子ではこれに接続された先端開放伝送
線路によりインピーダンスが０の為、全部反射され再び
ＦＥＴ１の入力側に戻る。従って、ＦＥＴ１でミキシン
グが行なわれ、ｆ₀とｆ₀ ／２との差の成分であるｆ₀
／２が出力される。この出力されたｆ₀ ／２成分はさら
に上記閉ループを先程と逆方向にたどり再び一方のＦＥ
Ｔ１に達する。すると今度はこのＦＥＴ１でも同じ動作
をおこなう。このような動作を繰り返すことにより周波
数がｆ₀ ／２の成分の内、上記並列に動作するＦＥＴを
含んで構成される各閉ループ内のみを往復する成分の振
幅は重畳されることにより、ループ発振が生じる場合が
あり、増幅器は異常増幅現象が発生するという問題点が
あった。

【００１４】この発明は、周波数ｆ_０／２の成分のルー
プ発振による異常増幅現象のない半導体増幅器を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】第１の発明に係るマイク
ロ波半導体増幅器は、入力整合回路と、この入力整合回
路に接続され信号増幅を行なう半導体素子と、この半導
体素子に接続された出力整合回路とから構成された増幅
回路を複数個並列に接続して形成される閉ループ回路
と、この閉ループ内の所定の対向する位置に接続され、
１／２倍波の不平衡モード電力を吸収する抵抗回路とを
備えたものである。

【００１６】また、第２の発明に係るマイクロ波半導体
増幅器は、対向して配置される上記入力整合回路間もし
くは上記出力整合回路間に帯状に形成し、１／２倍波の
不平衡モード電力を吸収する抵抗回路を設けたものであ
る。

【００１７】また、第３の発明に係るマイクロ波半導体
増幅器は、半導体素子が構成された同一基板上に、上記
抵抗回路または上記入力整合回路または上記出力整合回
路を設けたものである。

【００１８】また、第４の発明に係るマイクロ波半導体
増幅器は、入力整合回路と接地間もしくは上記出力整合
回路と接地間に１／２倍波で抵抗回路となる回路を設け
たものである。

【００１９】また、第５の発明に係るマイクロ波半導体
増幅器は、１／２倍波に対して直列共振するインダクタ
とキャパシタの直列回路と上記直列回路の非接地端に直
列に接続された抵抗により１／２倍波で抵抗となる回路
を設けたものである。

【００２０】また、第６の発明に係るマイクロ波半導体
増幅器は、入力整合回路もしくは上記出力整合回路に並
列に１／２倍波に対して１／４波長の先端開放伝送線路
からなる直列回路を設けたものである。

【００２１】また、第７の発明に係るマイクロ波半導体
増幅器は、半導体素子の入力側端子と出力側端子の間に
１／２倍波で抵抗回路となる帰還回路を設けたものであ
る。

【００２２】また、第８の発明に係るマイクロ波半導体
増幅器は、入力整合回路と上記出力整合回路との間を接
続し、１／２倍波で抵抗回路となる帰還回路を設け、上
記並列に動作する半導体素子間に配置したものである。

【００２３】また、第９の発明に係るマイクロ波半導体
増幅器は、半導体素子の入力側端子と出力側端子間に、
基本波に対して高インピーダンス回路となり１／２倍波
に対して抵抗回路となる帰還回路を設けたものである。

【００２４】また、第１０の発明に係るマイクロ波半導
体増幅器は、出力整合回路と接地間に１／２倍波に対し
て抵抗回路となり、かつ２倍波で短絡回路となる回路を
設けたものである。

【００２５】また、第１１の発明に係るマイクロ波半導
体増幅器は、基本波に対して１／４波長の伝送線路と、
上記伝送線路の一端が、基本波で直列共振する第一の直
列共振回路と、２倍波で直列共振する第二の直列共振回
路と、１／２倍波に対して抵抗回路となり２倍波で短絡
回路となる回路とを並列に接続した並列回路を設け、上
記伝送線路と上記並列回路とを直列に接続したものであ
る。

【００２６】

【作用】第１の発明においては、並列に動作する半導体
素子および周辺回路により構成される閉ループ回路にお
いて、半導体素子の有する非線形性によって増加する熱
雑音内の１／２倍波成分の電力を上記閉ループ回路内に
設けた抵抗回路の抵抗に吸収させることで消去すること
により、増幅器の入出力特性の異常増幅現象を解消す
る。

【００２７】第２の発明においては、広帯域内に信号が
入力される場合にループ内で発生した１／２倍波の成分
を閉ループ回路内の伝送線路間に帯状に対向して設けら
れた抵抗回路で吸収する。

【００２８】第３の発明においては、信号周波数ｆ_０／
２で不平衡モード電力を吸収させる位置がＦＥＴのすぐ
近傍になる時、ボンディングワイヤのインダクタンスが
無くなる為精度がよくなる。

【００２９】第４の発明においては、並列に動作する半
導体素子の入力または出力の整合回路の対向する位置に
抵抗回路を装荷できないような増幅器の場合、周波数ｆ
_０／２で抵抗回路となる一端がＤＣブロックを介して接
地された回路で上記周波数ｆ_０／２の成分を吸収する。

【００３０】第５の発明においては、集中定数素子を用
いて構成した周波数ｆ_０／２で抵抗回路となる回路によ
り上記周波数ｆ_０／２成分を吸収する。

【００３１】第６の発明においては、抵抗及び周波数ｆ
_０／２で１／４波長の線路長を有する先端開放線路から
成る回路が周波数ｆ_０／２において抵抗が短絡された回
路となり、周波数ｆ_０／２の成分を抵抗で吸収する。

【００３２】第７の発明においては、ＦＥＴの入力端子
であるゲート端子と出力端子であるドレイン端子間に構
成された周波数ｆ_０／２で抵抗回路となる帰還回路によ
り周波数ｆ_０／２の成分を吸収する。

【００３３】第８の発明においては、ＦＥＴを１ａ、１
ｂに分割し、その間に周波数ｆ_０／２で抵抗回路となる
帰還回を設けることにより増幅器をバランスよく動作さ
せ、かつ周波数ｆ_０／２の成分を帰還回路の抵抗で吸収
する。

【００３４】第９の発明においては、ＦＥＴの入力端子
と出力端子間に設けられ、信号周波数ｆ_０に対して高イ
ンピーダンスとなり、周波数ｆ_０／２で抵抗回路となる
帰還回路により増幅器の信号周波数ｆ_０の特性に影響を
与えることなく、周波数ｆ_０／２の成分を帰還回路で吸
収する。

【００３５】第１０の発明においては整合回路と接地間
に設けられた周波数ｆ_０／２で抵抗回路となり、かつ周
波数２ｆ_０で短絡となる回路により、周波数２ｆ_０を短
絡して２ｆ_０の出力電力を無くし、かつ周波数ｆ_０／２
の成分を上記抵抗回路で吸収する。

【００３６】第１１の発明においては、周波数ｆ_０で開
放回路、周波数２ｆ_０で短絡回路、そして周波数ｆ_０／
２で伝送線路のインダクタンスと抵抗を直列接続して成
る抵抗回路を集中定数回路で構成して、周波数２ｆ_０の
出力電力を無くし、かつ周波数ｆ_０／２の成分を抵抗で
吸収する。

【００３７】

【実施例】

実施例１．図１は、第１の発明における一実施例を示す
増幅器の回路図で、同図において、１（１ａ及び１ｂ）
はソース接地ＦＥＴで、ゲート端子Ｇ、ドレイン端子
Ｄ、ソース端子Ｓを有している。２は増幅器の入力端
子、３は増幅器の出力端子である。４，５，６，７，
８，９は伝送線路で、伝送線路５，６、７、８と導電性
ワイヤ１８とソース接地ＦＥＴ１ａ又は１ｂがこの順に
接続して構成された増幅回路が２組分伝送線路４と９の
間に並列に接続される。すなわち、入力２に接続された
伝送線路４から伝送線路がＡ点で２分岐して２組の直列
に接続された伝送線路５，６がボンディングワイヤ(以
降導電性ワイヤと呼ぶ)１８を介してＦＥＴ１ａまたは
１ｂのゲート端子に直列に接続され、ＦＥＴ１ａまたは
１ｂのドレイン端子からは再び導電性ワイヤを介して直
列に伝送線路７，８が接続され、２組の伝送線路８の他
端はＢ点で伝送線路９の一端に共通に接続され、伝送線
路９の他端が出力端子３に接続される。上記の伝送線路
４，５，６で入力整合回路１０を、伝送線路７，８，９
で出力整合回路１１をそれぞれ構成している。

【００３８】伝送線路５，６，７，８および並列に動作
するＦＥＴ１ａ，１ｂとで増幅器内に閉ループ回路１２
が構成される。１３は抵抗回路で、接続用伝送線路１４
と抵抗１５とで構成され、上記閉ループ回路１２の入力
側整合回路内の対向する所定の位置に接続される。

【００３９】図２は図１の増幅器の構成図である。上記
伝送線路４，５，６は誘電体基板１６上に設けられてお
り、上記伝送線路７，８，９は別の誘電体基板１７上に
設けられている。抵抗１５は誘電体基板１６上に薄膜で
形成され接続用伝送線路１４で入力整合回路の所定の対
向する位置に接続されている。また、ＦＥＴ１ａ、１ｂ
のソース端子は各々のＦＥＴ本体の裏面のスルーホール
(図示せず)により誘電体基板１６の裏面(図示せず)に設
けられた接地板１９に接続されている。

【００４０】次に動作について説明する。図１におい
て、基本波即ち周波数ｆ₀ の信号成分は入力端子２から
入力され、Ａ点で分配されて並列に接続されたＦＥＴ１
ａ，１ｂにそれぞれ入力される。ＦＥＴ１ａ，１ｂで増
幅された信号はＢ点で合成され出力端子３から出力され
る。一方、閉ループ回路１２内に存在する熱雑音の内、
周波数ｆ₀ ／２の成分のベクトル方向は並列に動作する
回路でがそれぞれ異なり、また、ＦＥＴ１ａ，ＦＥＴ１
ｂの特性ばらつきによって増幅された周波数ｆ₀／２の
成分のベクトル方向および大きさは並列に動作する回路
でそれぞれ異なる。これらの成分は、図２５(b)に示す
ようにそれぞれの平衡モードｅ_ｅと不平衡モードｅ_０に
分解できる。仮に抵抗回路１３がないとすると、不平衡
モードｅ_ｏはＢ点で位相が反転して全反射するため、そ
れぞれＦＥＴ１ａ，ＦＥＴ１ｂへ帰還される。

【００４１】ここでＦＥＴ１ａ、ＦＥＴ１ｂのゲート端
子には先端開放伝送線路は接続されていないので、不平
衡モードｅ_ｏはさらにＡ点まで達しここでまた位相が反
転して全反射されＦＥＴ１ａ，ＦＥＴ１ｂに再び入力さ
れる。従って、信号周波数ｆ ₀ と周波数ｆ₀ ／２が同時
にＦＥＴ１ａ，ＦＥＴ１ｂに入力され、ＦＥＴが非線形
動作しているとミキシングが起き、その結果、周波数ｆ
₀ と周波数ｆ₀ ／２の差の周波数ｆ₀ ／２の成分が出力
される。

【００４２】出力されたｆ₀ ／２の成分は、再びＢ点で
位相が反転して全反射し、上記動作を繰り返していく。
このように周波数ｆ₀ ／２の不平衡モードは、あたかも
Ａ点とＢ点間のループ回路１２をループを描くように伝
播していく。ＦＥＴの非線形性が大きくなるとミキシン
グにより発生する周波数ｆ₀ ／２の成分も増大し、ルー
プ回路においてループ利得が増大し周波数ｆ₀ ／２の発
振が生じ、この系が許す飽和レベルまで振幅が増大す
る。系の飽和出力はｆ₀ 成分とｆ₀ ／２成分の和で規定
されるので、ｆ₀ ／２成分が現れた瞬間にｆ₀ の成分が
急減少する。

【００４３】このときのループ発振条件は図３に示すル
ープ回路で式（１）、（２）で示される。

【００４４】

【数１】

【００４５】ここで、ａ１とｂ１は机上計算用としてそ
れぞれ図３(ａ)に示した閉ループ１２の入力側に仮に理
想サーキュレータ２０を付加した場合の入力側における
入力進行波とループ回路からの出力進行波を示し、ａ２
とｂ２はそれぞれ図３(ｂ)に示した閉ループ１２の出力
側に仮に理想サーキュレータ２０を付加した場合の出力
側における入力進行波とループ回路からの出力進行波を
示す。

【００４６】図４は閉ループ回路に抵抗回路１３を設け
なかった場合と、設けた場合の増幅器の入出力特性の測
定結果を示した図である。増幅器の閉ループ回路に抵抗
回路１３が無い場合、ＦＥＴの非線形性が大きくなり、
上記閉ループ回路がｆ₀ ／２の周波数で式（１）、
（２）を満足するとき、ｆ₀ ／２の成分が増大し、増幅
器の入出力特性は図４（ａ）に示すからのように異
常増幅現象を起こす。この異常増幅現象が生じた時に、
図４（ｂ）に示すように増幅器の出力スペクトルとして
ｆ₀ ／２の成分が生じる。

【００４７】そこで、この増幅器に、抵抗回路１３を閉
ループ回路１２の周波数に応じて決定された対向する位
置に接続すると、周波数ｆ₀ ／２の不平衡モードは抵抗
１５の両端で同振幅、逆位相となるため、上記不平衡モ
ード電力を抵抗１５上で合成することにより吸収するこ
とができる。 従って、ｆ₀ ／２の周波数で（１）、
（２）式が成立しなくなり、ループ発振を抑えることが
できる。即ち、図４の（ｃ）に示すように信号周波数ｆ
₀ の成分が急激に減少する異常増幅現象を無くすことが
できる。このとき、スペクトルにもｆ₀ ／２の成分は検
出されない。以上のように、抵抗回路１３を閉ループ回
路１２の所定の対向する位置に接続することによって、
信号周波数ｆ₀ の成分が急激に減少する異常増幅現象を
無くすことができる。

【００４８】実施例２．図５は、別の発明における一実
施例を示す増幅器の構成図で、同図において、１〜１８
は図１の符号と同じなので説明を省略する。２３は抵抗
回路で、抵抗２２と接続用線路２１から構成され、閉ル
ープ回路１２の出力側整合回路内の所定の対向する位置
に接続される。ここでは抵抗回路が２つ接続されている
ことを示している。

【００４９】次に動作について説明する。図５において
周波数の異なる信号が２波入力された場合、それぞれの
信号周波数の１／２倍の周波数で、閉ループ回路でのル
ープ発振条件（１）、（２）式が成立しないような所定
の閉ループ回路内の対向する位置に抵抗回路１３および
抵抗回路２３をそれぞれ接続する。これにより、周波数
の異なる信号２波の異常増幅現象を無くすことができ
る。図５は２波の場合について示しているが、複数の周
波数の異なる信号が入力された場合においても、複数個
の抵抗回路をそれぞれループ発振条件の式（１）、
（２）を成立させないような位置に接続すればよく、こ
れにより各信号周波数の異常増幅現象を無くすことがで
きる。

【００５０】実施例３．図６は、別の発明における一実
施例を示す増幅器の構成図で、同図において、１〜１９
は図２の符号と同じなので説明を省略する。２４は誘電
体基板上に形成された薄膜抵抗で、閉ループ回路内の対
向して配置される入力整合回路を構成する伝送線路６間
の一部と出力整合回路を構成する伝送線路７間の一部に
帯状に設けてあり、各伝送線路に接続されている。

【００５１】次に動作について説明する。図６におい
て、広帯域に信号が入力される場合、その帯域内の全て
の信号の１／２倍の周波数で閉ループ回路でのループ発
振条件（１）、（２）式が成立しないようにするために
抵抗を装荷する所定の位置は連続になる。従って、薄膜
抵抗２４を閉ループ回路内の対向して配置される伝送線
路間に帯状に連続的に設けることで、所定の帯域内にお
ける任意の信号周波数の異常増幅現象を無くすことがで
きる。

【００５２】実施例４．図７は、別の発明における一実
施例を示す増幅器の構成図で、同図において、１〜１９
は図２の符号と同じなので説明を省略する。ＦＥＴ１ａ
本体とＦＥＴ１ｂ本体は同一基板２７上に形成され、２
８は抵抗回路で、上記ＦＥＴ１ａ，１ｂのそれぞれの入
力端子であるゲート端子の間に同一基板上に形成された
抵抗２６と接続伝送線路２５とで構成される。

【００５３】次に動作について説明する。図７におい
て、信号周波数がｆ₀ ／２の周波数で閉ループ回路での
ループ発振条件（１）、（２）式が成立しないよう不平
衡モード電力を吸収させる位置がＦＥＴのすぐ近傍にな
る時、ＦＥＴ１ａ，１ｂが形成された基板と同一基板上
に抵抗回路２８を形成することにより、接続用の導電性
ワイヤ１８よりもＦＥＴの近傍に抵抗回路２８を接続で
きるので、導電性ワイヤ１８のインダクタンスを考慮す
る必要がなくなり、正確に周波数ｆ₀ ／２の不平衡モー
ド電力を抵抗２６に吸収させることができ、信号周波数
の異常増幅現象を無くすことができる。図７においては
ＦＥＴ１ａ，ＦＥＴ１ｂと抵抗回路２８を同一基板２７
上に形成したが、図８に示すように、ＦＥＴ、抵抗回
路、入力整合回路および出力整合回路からなるマイクロ
波増幅器を同一基板２９上に一体形成しても良い。この
場合はボンディングワイヤが不要なのでばらつきが少な
くなり、設計精度がよくなる。また、歩留りもよくな
り、安定する。

【００５４】実施例５．図９は、別の発明における一実
施例を示す増幅器の回路図で、同図において、１〜１８
は図１の符号と同じなので説明を省略する。３０はｆ₀
／２の周波数で抵抗回路となる回路で、上記閉ループ回
路１２の入力側整合回路と接地間にＤＣブロック用キャ
パシタ３１を介して接続される。

【００５５】次に動作について説明する。図９におい
て、閉ループ回路１２内の所定の位置にｆ₀ ／２の周波
数で抵抗回路となる一端がＤＣブロックを介して接地さ
れた回路３０を装荷する。また、増幅器をバランス良く
動作させるため、回路３０は各ＦＥＴ１ａ，１ｂを通る
並列の各経路の同位置にそれぞれ接続する。回路３０は
ｆ₀ ／２の周波数で抵抗回路となるため、ｆ₀ ／２の周
波数成分は上記抵抗回路で吸収される。従って、ループ
回路１２のｆ₀ ／２の周波数成分のループ利得は減少
し、閉ループ回路１２でのループ発振条件（１）、
（２）式が成立しなくなり、ループ発振を抑えることが
できる。このため、信号周波数ｆ₀ の異常増幅現象を無
くすことができる。また、抵抗回路を入力または出力の
整合回路と接地間に設けたので、並列に動作する半導体
素子の入力または出力の整合回路の対向する位置に例え
ばスペース上、抵抗回路を装荷できないような増幅器の
場合に有効である

【００５６】実施例６．図１０は、別の発明における一
実施例を示す増幅器の回路図で、同図において、１〜１
８は図１の符号と同じなので説明を省略する。３５はｆ
₀ ／２の周波数で抵抗回路となる回路で、抵抗３２、イ
ンダクタ３３とキャパシタ３４との直列接続で構成さ
れ、上記閉ループ回路１２の入力側整合回路と接地間に
接続される。

【００５７】図１１は図１０の増幅器の構成図である。
１〜１９は図２の符号と同じなので説明を省略する。抵
抗３２は伝送線路４，５，６が形成されている誘電体基
板１６と同一誘電体基板上に薄膜で形成され、一端が入
力整合回路に接続され、他端が伝送線路３３に接続さ
れ、ＤＣブロック用キャパシタ３４と接地用スルーホー
ル６７を介して接地される。

【００５８】次に動作について説明する。図１０におい
て、回路３５のインピーダンスＺは抵抗３２の抵抗値
Ｒ、キャパシタ３４のキャパシタンスＣ、伝送線路３３
のインダクタンスＬを用いて（３）式で示される。Ｃお
よびＬを（４）式の様に選べば、ｆ₀ ／２の周波数でキ
ャパシタ３４とインダクタンス３３が直列共振して短絡
回路となり回路３５のインピーダンスＺはＲのみの抵抗
回路となる。

【００５９】

【数２】

【００６０】従って、回路３５をｆ₀ ／２の周波数で閉
ループ回路１２でのループ発振条件が成立しなくなる所
定の位置で、かつ、増幅器をバランス良く動作させるた
め、各ＦＥＴ１ａ，１ｂを通る並列の各経路の同位置に
それぞれ接続すれば、ｆ₀ ／２の周波数成分は、ｆ₀ ／
２の周波数で抵抗回路となる回路３５で吸収され、ｆ₀
／２の周波数成分のループ利得は減少し、ループ発振を
抑えることができる。このため、信号周波数の異常増幅
現象を無くすことができる。また、抵抗回路を集中定数
素子を用いて構成しているために小形にできる。

【００６１】実施例７．図１２は、別の発明における一
実施例を示す増幅器の構成図で、同図において、１〜１
９は図２の符号と同じなので説明を省略する。３６は抵
抗で、３７はｆ₀ ／２の周波数で１／４波長の線路長を
有する先端開放線路であり抵抗３６の一端に接続され
る。抵抗３６の他端は上記入力整合回路に並列に接続さ
れる。

【００６２】次に動作について説明する。図１２におい
て、抵抗３６および先端開放線路３７からなる回路はｆ
₀ ／２の周波数において、先端開放線路３７が上記抵抗
との接続点において短絡となるため抵抗３６が短絡され
た回路と考えることができる。従って、抵抗３６および
先端開放線路３７からなる回路をｆ₀ ／２の周波数で閉
ループ回路１２におけるループ発振条件が成立しなくな
る所定の位置で、かつ、増幅器をバランス良く動作させ
るため、各ＦＥＴ１ａ，１ｂを通る並列の各経路の同位
置にそれぞれ接続すれば、ｆ₀ ／２の周波数成分は抵抗
３６で吸収され、ｆ₀ ／２の周波数成分のループ利得は
減少し、ループ発振を抑えることができる。このため、
信号周波数の異常増幅現象を無くすことができる。また
本構成の場合、実際に抵抗回路の一端を接地する必要が
なく、また、直列共振用のスルーホールやキャパシタ等
の回路が必要なくなる。従って、その分工程数が減る
為、入力整合回路基板１６が安価に精度良く実現でき
る。

【００６３】実施例８．図１３は、図１２の増幅器の回
路図で、同図において、１〜１８は図１の符号と同じな
ので説明を省略する。４０はｆ₀ ／２の周波数で抵抗回
路となる帰還回路で、上記閉ループ回路１２のＦＥＴの
入力端子であるゲート端子と出力端子であるドレイン端
子間にＤＣブロック用キャパシタ３９および接続用導電
性ワイヤのインダクタンス３８を介して接続される。

【００６４】次に動作について説明する。図１３におい
て、帰還回路４０はｆ₀ ／２の周波数で抵抗回路となる
ように構成しておく。このため、帰還回路４０をｆ₀ ／
２の周波数で閉ループ回路１２におけるループ発振条件
が成立しなくなる所定の位置で、かつ、増幅器をバラン
ス良く動作させるため、各ＦＥＴ１ａ，１ｂを通る並列
の各経路の同位置にそれぞれ接続すれば、ｆ₀ ／２の周
波数成分は帰還回路４０で吸収され、ｆ₀ ／２の周波数
成分のループ利得は減少し、ループ発振を抑えることが
できる。このため、信号周波数の異常増幅現象を無くす
ことができる。この場合、帰還回路４０がｆ₀ ／２の周
波数で抵抗回路となるように構成しているが、接続用導
電性ワイヤ３８およびＤＣブロック用キャパシタ３９と
を含めてｆ₀ ／２の周波数で抵抗回路となるように構成
してもよい。これは本実施例に限らず他の実施例におい
ても同様である。また、本実施例ではＦＥＴの入力端子
と出力端子間に帰還回路が構成された場合について示し
たが入力整合回路の所定の位置と出力整合回路の所定の
位置との間に帰還回路を構成することも可能である。こ
れは本実施例に限らず帰還回路を用いる他の実施例にお
いても同様である。

【００６５】また、この構成は半導体素子の入力端子と
出力端子間に基本周波数の１／２倍波で抵抗回路となる
帰還回路を構成したので、並列に動作する半導体素子の
入力または出力の整合回路の対向する位置に抵抗回路を
装荷できない場合や、接地回路が構成できないような増
幅器の構成の場合に有効である。

【００６６】実施例９．図１４は、別の発明における一
実施例を示す増幅器の回路図で、図において、１〜１８
は図２の符号と同じなので説明を省略する。４５はｆ₀
／２の周波数で抵抗回路となる帰還回路で、抵抗４１、
キャパシタ４２とインダクタ４３とで構成され、接続用
線路４４と導電性ワイヤのインダクタンス３８(このイ
ンピーダンスは無視できる)を介して上記閉ループ回路
１２のＦＥＴの入力端子と出力端子間に接続される。

【００６７】また、図１５は図１４の増幅器の構成図で
ある。同図において、１〜１９は図２の符号と同じなの
で説明を省略する。帰還回路４５は誘電体基板４６，４
７上にそれぞれ形成され、一端がＦＥＴの入力端子に、
他端がＦＥＴの出力端子にそれぞれ接続用導電性ワイヤ
３８を介して接続されている。

【００６８】次に動作について説明する。図１４におい
て、帰還回路４５のインピーダンスＺは抵抗４１の抵抗
値Ｒ、キャパシタ４２のキャパシタンスＣ、伝送線路４
３のインダクタンスＬを用いて（３）式で示される。Ｃ
およびＬを（４）式の様に選べば、ｆ₀ ／２の周波数で
キャパシタ４２と伝送線路４３が直列共振して短絡回路
となり、帰還回路４５のインピーダンスＺはＲのみの抵
抗回路となる。

【００６９】

【数２】

【００７０】従って、帰還回路４５をｆ₀ ／２の周波数
で閉ループ回路１２でのループ発振条件が成立しなくな
る所定の位置で、かつ、増幅器をバランス良く動作させ
るため、各ＦＥＴ１ａ，１ｂを通る並列の各経路の同位
置にそれぞれ接続すれば、ｆ₀ ／２の周波数成分は、ｆ
₀ ／２の周波数で抵抗回路となる回路４５の抵抗４１で
吸収され、ｆ₀ ／２の周波数成分のループ利得は減少
し、ループ発振を抑えることができる。このため、信号
周波数の異常増幅現象を無くすことができる。また、帰
還回路を集中定数素子を用いて構成しているために小形
にできる。

【００７１】実施例１０．図１６は、別の発明における
一実施例を示す増幅器の構成図で、同図において、１〜
１９は図２の符号と同じなので説明を省略する。４４は
接続用線路、３８は導電性ワイヤのインダクタンス、４
５はｆ₀ ／２の周波数で抵抗回路となる帰還回路で、抵
抗４１、キャパシタ４２とインダクタ４３とで構成さ
れ、上記閉ループ回路１２の伝送線路６と７間に接続さ
れる。帰還回路４５は並列に動作するＦＥＴ１ａ，１ｂ
と同一基板上に、かつＦＥＴ１ａとＦＥＴ１ｂの間に設
けられる。

【００７２】次に動作について説明する。図１６におい
て、本増幅器の構成の場合、閉ループ回路１２は伝送線
路６，７およびＦＥＴ１ａ，１ｂと接続用導電性ワイヤ
１８とで構成される。通常、ＦＥＴ１ａと１ｂは分割さ
れていない場合が多いが、このような場合、ｆ₀ ／２の
周波数で閉ループ回路１２でのループ発振条件が成立し
なくなる所定の位置に帰還回路を構成する必要がある場
合、本構成のようにＦＥＴを１ａ，１ｂに分割しその間
に帰還回路４５を設けることで増幅器をバランス良く動
作させ、かつｆ₀ ／２の周波数成分は帰還回路４５の抵
抗４１で吸収され、ｆ₀ ／２の周波数成分のループ利得
は減少し、ループ発振を抑えることができる。このた
め、信号周波数の異常増幅現象を無くすことができる。
また、帰還回路を半導体素子と同一基板に構成し、かつ
並列に動作する半導体間に配置することで帰還回路の接
続用ワイヤまたは接続用線路を最短にすることができる
ため、その影響をなくすことができ、基本周波数の１／
２倍の周波数で抵抗回路となる帰還回路が精度よく構成
できる

【００７３】実施例１１．図１７は、別の発明における
一実施例の増幅器の回路図で、図において、１〜１８は
図１の符号と同じなので説明を省略する。４８は信号周
波数ｆ₀ に対して高インピーダンスとなり、ｆ₀ ／２の
周波数で抵抗回路となる帰還回路で、上記閉ループ回路
１２のＦＥＴの入力端子と出力端子間にＤＣブロック用
キャパシタ３９および接続用導電性ワイヤのインダクタ
ンス３８を介して接続される。

【００７４】次に動作について説明する。図１７におい
て、帰還回路４８は信号周波数ｆ₀に対して高インピー
ダンスとなり、ｆ₀ ／２の周波数で抵抗回路となるよう
に構成しておく。このため、帰還回路４８をｆ₀ ／２の
周波数で閉ループ回路１２でのループ発振条件が成立し
なくなる所定の位置に装荷すれば、帰還回路４８が増幅
器の信号周波数ｆ₀ の特性に影響を与えること無く、ｆ
₀ ／２の周波数成分は帰還回路４８で吸収され、ｆ₀ ／
２の周波数成分のループ利得は減少し、ループ発振を抑
えることができる。このため、信号周波数の異常増幅現
象を無くすことができる。この場合、帰還回路４８が信
号周波数ｆ₀ に対して高インピーダンスとなるため増幅
器の信号周波数ｆ₀ の特性に影響を与えることは無い。
従って、実際は帰還回路４８を構成する場合、増幅器を
バランス良く動作させるため、各ＦＥＴ１ａ，１ｂを通
る並列の各経路の同位置にそれぞれ接続する必要は無く
なり、任意の位置に接続することができる。尚、ＤＣブ
ロック用キャパシタ３９および接続用導電性ワイヤのイ
ンダクタンス３８の影響は無視できる。

【００７５】実施例１２．図１８は、別の発明における
一実施例を示す増幅器の回路図で、同図において、１〜
１８は図１の符号と同じなので説明を省略する。５２は
信号周波数ｆ₀ で開放となり、ｆ₀ ／２の周波数で抵抗
回路となる帰還回路で、抵抗４９、キャパシタ５１とイ
ンダクタ５０とで構成され、ＤＣブロック用キャパシタ
３９、接続用線路４４および導電性ワイヤのインダクタ
ンス３８を介して上記閉ループ回路１２のＦＥＴの入力
端子と出力端子間に接続される。図１９は上記増幅器の
構成図である。１〜１９は図２の符号と同じなので説明
を省略する。帰還回路５２は誘電体基板５３，５４上に
それぞれ形成され、一端がＦＥＴの入力端子に、他端が
ＦＥＴの出力端子にそれぞれ接続用導電性ワイヤ３８を
介して接続されている。

【００７６】次に動作について説明する。図１８におい
て、帰還回路５２のインピーダンスＺは抵抗４９の抵抗
値Ｒ、キャパシタ５１のキャパシタンスＣ、伝送線路５
０のインダクタンスＬを用いて（５）式で示される。Ｃ
およびＬを（６）式の様に選べば、ｆ₀ の周波数でキャ
パシタ５１と伝送線路５０が並列共振して開放回路とな
り、帰還回路５２のインピーダンスＺは無限大となる。

【００７７】

【数３】

【００７８】また、ｆ₀ ／２の周波数ではキャパシタ５
１と伝送線路５０の並列回路のインピーダンスは容量性
となりＺは抵抗とキャパシタンスが直列接続された抵抗
回路となる。従って、帰還回路５２をｆ₀ ／２の周波数
で閉ループ回路１２でのループ発振条件が成立しなくな
る所定の位置に装荷すれば、帰還回路５２が増幅器の信
号周波数ｆ₀ の特性に影響を与えること無く、ｆ₀ ／２
の周波数成分は帰還回路５２の抵抗４９で吸収され、ｆ
₀ ／２の周波数成分のループ利得は減少し、ループ発振
を抑えることができる。このため、信号周波数の異常増
幅現象を無くすことができる。また、第１２の帰還回路
に集中定数素子を用いた並列共振回路を用いているた
め、基本周波数でインピーダンスを非常に大きくできる
回路を小形に構成できる

【００７９】実施例１３．図２０は、別の発明における
一実施例を示す増幅器の回路図で、同図において、１〜
１８は図１の符号と同じなので説明を省略する。５５は
ｆ₀ ／２の周波数で抵抗回路となり、かつ２・ｆ₀ で短
絡となる回路で、上記閉ループ回路１２の出力整合回路
と接地間にＤＣブロック用キャパシタ５６を介して接続
される。

【００８０】次に動作について説明する。図２０におい
て、閉ループ回路１２内の所定の位置に、ｆ₀ ／２の周
波数で抵抗回路となり、かつ２・ｆ₀ で短絡となり、一
端がＤＣブロック５６を介して接地された回路５５を装
荷する。また、増幅器をバランス良く動作させるため、
回路５５は各ＦＥＴ１ａ，１ｂを通る並列の各経路の同
位置にそれぞれ装荷する。回路５５はｆ₀ ／２の周波数
で抵抗回路となるため、ｆ₀ ／２の周波数成分は上記抵
抗回路で吸収される。従って、ループ回路１２のｆ₀ ／
２の周波数成分のループ利得は減少し、閉ループ回路１
２でのループ発振条件が成立しなくなり、ループ発振を
抑えることができる。このため、信号周波数ｆ₀ の異常
増幅現象を無くすことができる。さらに本構成の場合、
回路５５は２・ｆ₀ で短絡となるため２・ｆ₀ の周波数
の出力電力が無くなり、信号周波数ｆ₀ の電力の効率が
増加するという効果が生じる。

【００８１】実施例１４．図２１は、別の発明における
一実施例を示す増幅器の回路図で、同図において、１〜
１８は図１の符号と同じなので説明を省略する。６４は
ｆ₀ ／２の周波数で抵抗回路となり、かつ２・ｆ₀ で短
絡となる回路で、信号周波数で１／４波長の長さの伝送
回路５７、抵抗５８、インダクタ５９，６０，６１、キ
ャパシタ６２，６３およびＤＣブロック用キャパシタ５
６とで構成される。伝送線路５７の一端は出力整合回路
に接続され、他端と接地間に、インダクタ５９とキャパ
シタ６２からなる直列共振回路、インダクタ６０とキャ
パシタ６３からなる直列共振回路およびインダクタ６１
と抵抗５８の並列回路にＤＣブロック用キャパシタ５６
が直列に接続された回路の並列接続された回路６５が接
続されている。図２２は上記増幅器の構成図である。１
〜１９は図２の符号と同じなので説明を省略する。回路
６４は誘電体基板１７上に形成され、出力整合回路と接
地間にスルーホール６６を介して接続されている。

【００８２】次に動作について説明する。図２１におい
て、回路６５のインピーダンスＺは抵抗５８の抵抗値
Ｒ、キャパシタ６２，６３のキャパシタンスをそれぞれ
Ｃ₁ ，Ｃ₂ 、伝送線路５９，６０，６１のインダクタン
スをそれぞれＬ₁ ，Ｌ₂ ，Ｌ₃とすると（７）式で示さ
れる。Ｃ₁ およびＬ₁ を（８）式の様に、Ｃ₂ およびＬ
₂ を（９）式の様に、また、Ｌ₃ を（１０）式のように
選べば、ｆ₀ の周波数でキャパシタ６２と伝送線路５９
が直列共振して短絡回路となり、２・ｆ₀ の周波数でキ
ャパシタ６３と伝送線路６０が直列共振して短絡回路と
なる。また、キャパシタ６２，６３、伝送線路５９，６
０，６１からなる回路がｆ₀ ／２の周波数で並列共振し
て開放回路となるため回路６５のインピーダンスＺはＲ
のみの抵抗回路となる。

【００８３】

【数４】

【００８４】従って、回路６４は回路６５に信号周波数
ｆ₀ で１／４波長の長さの伝送線路５７が接続されてい
るため、ｆ₀ の周波数で開放回路、２・ｆ₀ の周波数で
短絡回路、そしてｆ₀ ／２の周波数で伝送線路５７のイ
ンダクタンスと抵抗５８の抵抗Ｒの直列接続された抵抗
回路となる。従って、回路６４を、閉ループ回路１２で
のループ発振条件が成立しなくなる所定の位置で、か
つ、増幅器をバランス良く動作させるため、各ＦＥＴ１
ａ，１ｂを通る並列の各経路の同位置にそれぞれ接続す
れば、ｆ₀ ／２の周波数成分は抵抗５８で吸収され、ｆ
₀ ／２の周波数成分のループ利得は減少し、ループ発振
を抑えることができる。このため、信号周波数の異常増
幅現象を無くすことができる。また、さらに回路６４が
２・ｆ₀ で短絡となるため２・ｆ₀ の周波数の出力電力
が無くなり、信号周波数ｆ₀ の電力の効率が増加すると
いう効果が生じる。なお、上記実施例では全て２並列の
場合を述べているが、本特許はこれに限定されるもので
なく、複数個の並列動作の場合についても所定の閉ルー
プ回路内に上述した回路を接続することで同様の効果が
得られる。

【００８５】

【発明の効果】以上のように、第１の発明によれば半導
体素子の有する非線形性によって増加する熱雑音内の周
波数が基本周波数の１／２倍の信号による不平衡モード
電力を、閉ループ回路内に設けた抵抗回路の抵抗に吸収
させることで無くすことができ、ループ発振を抑え、基
本周波数の成分が減少する異常増幅現象を解消すること
ができるという効果がある。

【００８６】また、第２の発明によれば、広帯域にわた
って帯域内の全周波数の１／２倍の周波数の信号の不平
衡モード電力を吸収させることができ帯域内の信号周波
数の異常増幅現象を解消することができるという効果が
ある。

【００８７】また、第３の発明によれば、抵抗回路を半
導体素子と同一基板上に構成することにより不平衡モー
ドを吸収する抵抗の位置が半導体素子の近傍に設けられ
るので、精度が向上するという効果がある。

【００８８】また、第４の発明によれば、抵抗回路を入
力または出力の整合回路と接地間に設けたので、並列に
動作する半導体素子の入力または出力の整合回路の対向
する位置に抵抗回路を装荷できないような増幅器の場合
に有効であるという効果がある。

【００８９】また、第５の発明によれば、抵抗回路を集
中定数素子を用いて構成しているために小形にできると
いう効果がある。

【００９０】また、第６の発明によれば、先端開放線路
を用いて抵抗回路を構成しているため接地用のスルーホ
ール、ＤＣブロック用のキャパシタが必要なくなり、整
合回路用の基板が安価に精度よく実現できるという効果
がある。

【００９１】また、第７の発明によれば、半導体素子の
入力端子と出力端子間に基本周波数の１／２倍波で抵抗
回路となる帰還回路を構成したので、並列に動作する半
導体素子の入力または出力の整合回路の対向する位置に
抵抗回路を装荷できない場合や、接地回路が構成できな
いような増幅器の構成の場合に有効であるという効果が
ある。

【００９２】また、第８の発明によれば、帰還回路を半
導体素子と同一基板に構成し、かつ並列に動作する半導
体間に配置することで帰還回路の接続用ワイヤまたは接
続用線路を最短にすることができるため、その影響をな
くすことができ、基本周波数の１／２倍の周波数で抵抗
回路となる帰還回路が精度よく構成できるという効果が
ある。

【００９３】また、第９の発明によれば、基本周波数に
対して高インピーダンスとなり、かつ基本周波数の１／
２倍の周波数で抵抗回路となる帰還回路を構成している
ので、基本周波数の特性に影響を与えることなく１／２
倍波の電力を吸収させることができるという効果があ
る。

【００９４】また、第１０の発明によれば、基本周波数
の１／２倍の周波数で抵抗回路となるだけでなく、基本
周波数の２倍の周波数で短絡となる回路構成としたので
２倍波の周波数の出力電力が無くなり、基本波の効率が
増加するという効果がある。

【００９５】また、第１１の発明によれば、回路内の共
振回路を集中定数素子で構成しているので、小形に、１
／２倍波で抵抗回路となりかつ２倍波で短絡となる回路
を実現できるという効果がある。

【図面の簡単な説明】

【図１】 この発明における一実施例を示す増幅器の回
路図である。

【図２】 図１の増幅器の構成図であるである。

【図３】 この発明における増幅器内ループ回路のルー
プ利得計算用回路である。

【図４】 閉ループ回路に抵抗回路１３を設けなかった
場合と、設けた場合の増幅器の入出力特性の測定結果を
示した図である。

【図５】 別の発明における一実施例を示す増幅器の構
成図である。

【図６】 別の発明における一実施例を示す増幅器の構
成図である。

【図７】 別の発明における一実施例を示す増幅器の構
成図である。

【図８】 ＦＥＴ、抵抗回路、入力整合回路および出力
整合回路からなるマイクロ波増幅器を同一基板上に一体
形成した構成図である。

【図９】 別の発明における一実施例を示す増幅器の回
路図である。

【図１０】 別の発明における一実施例を示す増幅器の
回路図である。

【図１１】 図１０の増幅器の構成図である。

【図１２】 別の発明における一実施例を示す増幅器の
構成図である。

【図１３】 図１２の増幅器の回路図である。

【図１４】 別の発明における一実施例を示す増幅器の
回路図である。

【図１５】 図１４の増幅器の構成図である。である。

【図１６】 別の発明における一実施例を示す増幅器の
構成図である。

【図１７】 別の発明における他の実施例による増幅器
の回路図である。

【図１８】 別の発明における他の実施例による増幅器
の回路図である。

【図１９】 図１８の構成図である。

【図２０】 別この発明における他の実施例による増幅
器の回路図である。

【図２１】 別の発明における他の実施例による増幅器
の回路図である。

【図２２】 図２１の増幅器の構成図である。

【図２３】 従来の安定化を施す前の半導体増幅器の回
路図である。

【図２４】 従来の安定化した半導体増幅器の回路図で
ある。

【符号の説明】

１ａ ソース接地ＦＥＴ １ｂ ソース接地ＦＥＴ ２ 入力端子 ３ 出力端子 ４ 伝送線路 ５ 伝送線路 ６ 伝送線路 ７ 伝送線路 ８ 伝送線路 ９ 伝送線路 ７４ 伝送線路 ７５ 伝送線路 １０ 入力整合回路 １１ 出力整合回路 １２ 閉ループ回路 １３ 抵抗回路 ２３ 抵抗回路 ２８ 抵抗回路 １４ 接続用線路 ２１ 接続用線路 ２５ 接続用線路 ４４ 接続用線路 １５ 抵抗 ２２ 抵抗 ２４ 抵抗 ２６ 抵抗 ３２ 抵抗 ３６ 抵抗 ４１ 抵抗 ４９ 抵抗 ５８ 抵抗 １６ 誘電体基板 １７ 誘電体基板 ４６ 誘電体基板 ４７ 誘電体基板 ５３ 誘電体基板 ５４ 誘電体基板 １８ 導電性ワイヤ ３８ 導電性ワイヤ １９ 接地板 ２０ 理想サーキュレータ ２７ ＧａＡｓ基板 ２９ ＧａＡｓ基板 ３０ ｆ₀ ／２で抵抗回路となる回路 ３５ ｆ₀ ／２で抵抗回路となる回路 ４０ ｆ₀ ／２で抵抗回路となる回路 ４５ ｆ₀ ／２で抵抗回路となる回路 ３１ ＤＣブロック用キャパシタ ３９ ＤＣブロック用キャパシタ ５６ ＤＣブロック用キャパシタ ３３ インダクタ ４３ インダクタ ５０ インダクタ ５９ インダクタ ６０ インダクタ ６１ インダクタ ７０ インダクタ ７１ インダクタ ７２ インダクタ ７３ インダクタ ７６ インダクタ ３４ キャパシタ ４２ キャパシタ ５１ キャパシタ ６２ キャパシタ ６３ キャパシタ ６８ キャパシタ ６９ キャパシタ ３７ ２／ｆ₀ で１／４波長の長さの先端開放伝送線路 ４８ ｆ₀ で高インピーダンス、かつｆ₀ ／２で抵抗回
路となる回路 ５２ ｆ₀ で高インピーダンス、かつｆ₀ ／２で抵抗回
路となる回路 ５５ ｆ₀ ／２で抵抗回路、かつ２・ｆ₀ で短絡となる
回路 ６４ ｆ₀ ／２で抵抗回路、かつ２・ｆ₀ で短絡となる
回路 ５７ ｆ₀ で１／４波長の長さの伝送線路 ６５ ｆ₀ かつ２・ｆ₀ で短絡、ｆ₀ ／２で抵抗となる
回路 ６６ スルーホール ６７ スルーホール ７７ ｆ₀ で１／２波長の長さの先端開放伝送回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年１０月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００６９

【補正方法】削除

【手続補正書】

【提出日】平成６年１０月２１日

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図２５

【補正方法】追加

【補正内容】

【図２５】 図２３の回路を並列接続して構成される閉
ループ内での周波数ｆ₀ ／２の成分の動作を示す説明図
である。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図２３】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図２４】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２５】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 鎌倉市大船五丁目１番１号 三菱電機株式 会社電子システム研究所内 (72)発明者 河野 正基 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内 (72)発明者 辻 聖一 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力整合回路と、この入力整合回路に接
   続され信号増幅を行なう半導体素子と、この半導体素子
   に接続された出力整合回路とから構成された増幅回路を
   複数個並列に接続して形成される閉ループ回路と、この
   閉ループ内の所定の対向する位置に接続され、１／２倍
   波の不平衡モード電力を吸収する抵抗回路とを備えたこ
   とを特徴とするマイクロ波半導体増幅器。
2. 【請求項２】 対向して配置される上記入力整合回路間
   もしくは上記出力整合回路間に帯状に形成し、１／２倍
   波の不平衡モード電力を吸収する抵抗回路を設けたこと
   を特徴とする請求項１記載のマイクロ波半導体増幅器。
3. 【請求項３】 上記半導体素子が構成された同一基板上
   に、上記抵抗回路または上記入力整合回路または上記出
   力整合回路を設けたことを特徴とする請求項１記載のマ
   イクロ波半導体増幅器。
4. 【請求項４】 上記入力整合回路と接地間もしくは上記
   出力整合回路と接地間に１／２倍波で抵抗回路となる回
   路を設けたことを特徴とする請求項１記載のマイクロ波
   半導体増幅器。
5. 【請求項５】 １／２倍波に対して直列共振するインダ
   クタとキャパシタの直列回路と、上記直列回路の非接地
   端に直列に接続された抵抗により１／２倍波で抵抗とな
   る回路を設けたことを特徴とする請求項４記載のマイク
   ロ波半導体増幅器。
6. 【請求項６】 上記入力整合回路もしくは上記出力整合
   回路に並列に１／２倍波に対して１／４波長の先端開放
   伝送線路からなる直列回路を設けたことを特徴とする請
   求項１記載のマイクロ波半導体増幅器。
7. 【請求項７】 上記半導体素子の入力側端子と出力側端
   子の間に１／２倍波で抵抗回路となる帰還回路を設けた
   ことを特徴とする請求項１記載のマイクロ波半導体増幅
   器。
8. 【請求項８】 上記入力整合回路と上記出力整合回路と
   の間を接続し、１／２倍波で抵抗回路となる帰還回路を
   設け、上記並列に動作する半導体素子間に配置したこと
   を特徴とする請求項１記載のマイクロ波半導体増幅器。
9. 【請求項９】 上記半導体素子の入力側端子と出力側端
   子間に、基本波に対して高インピーダンス回路となり１
   ／２倍波に対して抵抗回路となる帰還回路を設けたこと
   を特徴とする請求項８記載のマイクロ波半導体増幅器。
10. 【請求項１０】 上記出力整合回路と接地間に１／２倍
    波に対して抵抗回路となり、かつ２倍波で短絡回路とな
    る回路を設けたことを特徴とする請求項１記載のマイク
    ロ波半導体増幅器。
11. 【請求項１１】 上記回路は基本波に対して１／４波長
    の伝送線路と、上記伝送線路の一端が、基本波で直列共
    振する第一の直列共振回路と、２倍波で直列共振する第
    二の直列共振回路と、１／２倍波に対して抵抗回路とな
    り２倍波で短絡回路となる回路とを並列に接続した並列
    回路を設け、上記伝送線路と上記並列回路とを直列に接
    続したことにより構成されることを特徴とする請求項１
    ０記載のマイクロ波半導体増幅器。