JPH0832491A - 自動等化器 - Google Patents
自動等化器Info
- Publication number
- JPH0832491A JPH0832491A JP16916194A JP16916194A JPH0832491A JP H0832491 A JPH0832491 A JP H0832491A JP 16916194 A JP16916194 A JP 16916194A JP 16916194 A JP16916194 A JP 16916194A JP H0832491 A JPH0832491 A JP H0832491A
- Authority
- JP
- Japan
- Prior art keywords
- tap coefficient
- weighting
- tap
- signal
- automatic equalizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Noise Elimination (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 １６ＱＡＭ伝送通信のデータ受信中における
フェージングによる急激な干渉に対して追従性の良い自
動等化器を提供する。 【構成】 データ受信時に大きなフェージングがかかっ
て歪が増大すると、相関入力Ｃ０も増大して初段タップ
係数（Ｕ／Ｄカウンタ１２０の出力）が増大する。よっ
て、次段タップ部の重み付け制御回路１１１でこの前段
タップ係数をモニタし、当該タップ係数がある値に達す
ると、自タップ係数の重み付けを変更制御する。これに
より、収束性を損なうことなく急激な干渉に対しても大
きな等化能力を得る。
フェージングによる急激な干渉に対して追従性の良い自
動等化器を提供する。 【構成】 データ受信時に大きなフェージングがかかっ
て歪が増大すると、相関入力Ｃ０も増大して初段タップ
係数（Ｕ／Ｄカウンタ１２０の出力）が増大する。よっ
て、次段タップ部の重み付け制御回路１１１でこの前段
タップ係数をモニタし、当該タップ係数がある値に達す
ると、自タップ係数の重み付けを変更制御する。これに
より、収束性を損なうことなく急激な干渉に対しても大
きな等化能力を得る。
Description
【０００１】
【産業上の利用分野】本発明は自動等化器に関し、特に
ディジタル無線通話方式における復調器に用いる自動等
化器に関するものである。
ディジタル無線通話方式における復調器に用いる自動等
化器に関するものである。
【０００２】
【従来の技術】この種の自動等化器の例としては、特開
平３−１４５８２７号公報に開示のものがあり、その構
成を図４に示す。
平３−１４５８２７号公報に開示のものがあり、その構
成を図４に示す。
【０００３】図において、１０〜１５は遅延素子、２０
〜２７は重み付け回路、３０〜３２は加算器、４００は
第１のタップ係数更新アルゴリズムの演算部、５００は
第２のタップ係数アルゴリズムの演算部、１５０，１５
０′はスイッチ、２００は前タップ部、３００は後タッ
プ部を夫々示している。
〜２７は重み付け回路、３０〜３２は加算器、４００は
第１のタップ係数更新アルゴリズムの演算部、５００は
第２のタップ係数アルゴリズムの演算部、１５０，１５
０′はスイッチ、２００は前タップ部、３００は後タッ
プ部を夫々示している。
【０００４】この図４に示す自動等化器では、信号入力
端子より入力されるデータ信ｘ（ｎ）の中に、必ずトレ
ーニング信号部分を挿入し、トレーニング期間を設ける
ことになっている。このトレーニング期間では、基準信
号入力端子より既知のトレーニング信号ｄ（ｎ）を入力
し、信号入力端子より入力され復調器より送られる復調
されたトレーニング信号と比較し誤差信号を作成する。
端子より入力されるデータ信ｘ（ｎ）の中に、必ずトレ
ーニング信号部分を挿入し、トレーニング期間を設ける
ことになっている。このトレーニング期間では、基準信
号入力端子より既知のトレーニング信号ｄ（ｎ）を入力
し、信号入力端子より入力され復調器より送られる復調
されたトレーニング信号と比較し誤差信号を作成する。
【０００５】この誤差信号を元に第１のタップ係数更新
アルゴリズムの演算部４００にて各タップ係数ｃｉ
（ｎ）を演算する。
アルゴリズムの演算部４００にて各タップ係数ｃｉ
（ｎ）を演算する。
【０００６】この時に高速で演算を行えるアルゴリズム
Ａを選択することによって、等化器の収束時間を短縮す
ることができる。
Ａを選択することによって、等化器の収束時間を短縮す
ることができる。
【０００７】次に、トレーニング期間を終了した後に実
際の復調データを受信するのだが、トレーニング期間に
用いていたタップ係数更新アルゴリズムＡではタップ係
数の重み付けが収束重視となっているため、特性が劣化
してしまう。
際の復調データを受信するのだが、トレーニング期間に
用いていたタップ係数更新アルゴリズムＡではタップ係
数の重み付けが収束重視となっているため、特性が劣化
してしまう。
【０００８】そこでスイッチ１５０′により、第２のタ
ップ係数更新アルゴリズムの演算部５００に切替えなけ
ればならない。この第２のタップ係数更新アルゴリズム
は、特性重視のアルゴリズムＢのため受信信号に対する
フェージングが穏やかに変化している間は良好な特性を
示す。
ップ係数更新アルゴリズムの演算部５００に切替えなけ
ればならない。この第２のタップ係数更新アルゴリズム
は、特性重視のアルゴリズムＢのため受信信号に対する
フェージングが穏やかに変化している間は良好な特性を
示す。
【０００９】
【発明が解決しようとする課題】上述した従来の自動等
化器においては、通常のデータ信号を受信している最中
の急激な干渉に対しては、追従特性に欠点があり十分な
特性を維持できないという欠点を持っている。
化器においては、通常のデータ信号を受信している最中
の急激な干渉に対しては、追従特性に欠点があり十分な
特性を維持できないという欠点を持っている。
【００１０】本発明の目的は、通常のデータ受信時にお
ける急激な干渉に対する追従特性を良好とした自動等化
器を提供することにある。
ける急激な干渉に対する追従特性を良好とした自動等化
器を提供することにある。
【００１１】
【課題を解決するための手段】本発明による自動等化器
は、複数の遅延素子により夫々遅延させたデータを、相
関入力を積分したタップ係数に従って積和演算するよう
にした自動等化器であって、前記積和演算の際に、前方
タップのタップ係数の大きさに応じてタップ係数の重み
付けを変化制御する重み付け制御手段を含むことを特徴
とする。
は、複数の遅延素子により夫々遅延させたデータを、相
関入力を積分したタップ係数に従って積和演算するよう
にした自動等化器であって、前記積和演算の際に、前方
タップのタップ係数の大きさに応じてタップ係数の重み
付けを変化制御する重み付け制御手段を含むことを特徴
とする。
【００１２】
【作用】データ受信時に大きなフェージングがかかって
歪が増大すると、初段タップ係数がそれに応じて大とな
ることから、前方タップのタップ係数を常にモニタして
おきそのタップ係数がある値に達すると、タップ係数の
重み付けを変更制御するものである。これにより、収束
性を損なうことなく急激な干渉に対しても大きな等化能
力を得ることが可能となる。
歪が増大すると、初段タップ係数がそれに応じて大とな
ることから、前方タップのタップ係数を常にモニタして
おきそのタップ係数がある値に達すると、タップ係数の
重み付けを変更制御するものである。これにより、収束
性を損なうことなく急激な干渉に対しても大きな等化能
力を得ることが可能となる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１４】図１は本発明の実施例のブロック図であ
り、図において、復調された入力データ信号は前タップ
部１００へ入力され進み干渉等を等化される。この前タ
ップ部１００は周知のトランスバーサル形等化器が用い
られる。この前タップ部１００の出力は加算器１０１を
通って判定器１０２にて判定され信号出力として等化後
のデータが導出される。
り、図において、復調された入力データ信号は前タップ
部１００へ入力され進み干渉等を等化される。この前タ
ップ部１００は周知のトランスバーサル形等化器が用い
られる。この前タップ部１００の出力は加算器１０１を
通って判定器１０２にて判定され信号出力として等化後
のデータが導出される。
【００１５】尚、判定器１０２については、図４に示し
た判定器７０と同等のものであり、出力データ及び帰還
データの誤差成分を取除くためのものである。例えば、
１６ＱＡＭ伝送方式においては、上位２ビットが伝送信
号であり、それ以下のビットは誤差信号であるので、こ
の誤差信号を例えばオール“０”に固定する機能を有す
る。
た判定器７０と同等のものであり、出力データ及び帰還
データの誤差成分を取除くためのものである。例えば、
１６ＱＡＭ伝送方式においては、上位２ビットが伝送信
号であり、それ以下のビットは誤差信号であるので、こ
の誤差信号を例えばオール“０”に固定する機能を有す
る。
【００１６】一方、等化後の出力データは遅延回路１０
３〜１０５を通って乗算器１０６〜１０９へ夫々入力さ
れる。これ等乗算器では、各タップの相関入力Ｃ０〜Ｃ
３を積分器（アップダウンカウンタ）１２０〜１２３で
夫々積分した後にタップ係数重み付け制御回路１１０〜
１１３にて重み付けされたタップ係数と乗算される。こ
れ等各乗算出力は前タップ部１００からの出力データと
加算器１０１で加算され、判定器１０２への入力となっ
ている。
３〜１０５を通って乗算器１０６〜１０９へ夫々入力さ
れる。これ等乗算器では、各タップの相関入力Ｃ０〜Ｃ
３を積分器（アップダウンカウンタ）１２０〜１２３で
夫々積分した後にタップ係数重み付け制御回路１１０〜
１１３にて重み付けされたタップ係数と乗算される。こ
れ等各乗算出力は前タップ部１００からの出力データと
加算器１０１で加算され、判定器１０２への入力となっ
ている。
【００１７】ここで、注意すべきは、各重み付け制御回
路１１０〜１１３の各々は前段の積分器１２０〜１２２
を夫々モニタするようになっており、前段の積分器の各
出力に応じて自タップ部のタップ係数の重み付けを変更
制御するものである。
路１１０〜１１３の各々は前段の積分器１２０〜１２２
を夫々モニタするようになっており、前段の積分器の各
出力に応じて自タップ部のタップ係数の重み付けを変更
制御するものである。
【００１８】いま仮に、フェージングがかかっていない
状態であるとすると、各タップのタップ係数は小さく設
定されているので、各重み付け制御回路１１０〜１１３
は重み付けを小としている。
状態であるとすると、各タップのタップ係数は小さく設
定されているので、各重み付け制御回路１１０〜１１３
は重み付けを小としている。
【００１９】一般に、あるデータに対する相関はセンタ
タップに近い程大きいことが知られているが、いまここ
にフェージングが生じて相関入力Ｃ０が増大すると、積
分器１２０の出力も大きくなる。この積分出力がある値
に達すると、次タップの重み付け制御回路１１１は積分
器１２０の出力に比例して重み付けを変化させるように
構成しておけば、重み付け量は多くなる。
タップに近い程大きいことが知られているが、いまここ
にフェージングが生じて相関入力Ｃ０が増大すると、積
分器１２０の出力も大きくなる。この積分出力がある値
に達すると、次タップの重み付け制御回路１１１は積分
器１２０の出力に比例して重み付けを変化させるように
構成しておけば、重み付け量は多くなる。
【００２０】更に、大きなフェージングがかかると、相
関入力Ｃ１が大きくなり、これがある値に達すると、次
タップの重み付け制御回路１１２は同様に重み付け量を
増大する様に動作するのである。この様にして、前段の
積分出力であるタップ係数に比例して次段のタップ係数
の重み付け量を変化させることができる。これにより、
大きなフェージングが生じて歪が増大すると、それに応
じて次のタップ係数の重み付け量が変更されて収束制を
損なうことなく急激な干渉に対しても等化能力が低下す
ることはなくなるのである。
関入力Ｃ１が大きくなり、これがある値に達すると、次
タップの重み付け制御回路１１２は同様に重み付け量を
増大する様に動作するのである。この様にして、前段の
積分出力であるタップ係数に比例して次段のタップ係数
の重み付け量を変化させることができる。これにより、
大きなフェージングが生じて歪が増大すると、それに応
じて次のタップ係数の重み付け量が変更されて収束制を
損なうことなく急激な干渉に対しても等化能力が低下す
ることはなくなるのである。
【００２１】図２は重み付け制御回路１１０〜１１３の
具体例を示す回路図であり、図２においてｍは０〜３の
整数値を表わしているものとする。
具体例を示す回路図であり、図２においてｍは０〜３の
整数値を表わしているものとする。
【００２２】相関入力Ｃｍは積分器であるアップダウン
カウンタ１２ｍにて積分され、その積分値Ｑ０〜Ｑ３
（４ビットとする）は重み付け制御回路１１ｍへ入力さ
れる。この積分値の上位２ビットは後段の重み付け制御
回路へ入力され、前段積分器の積分値の上位２ビットは
デコーダ８４の２入力Ａ，Ｂへ印加される。
カウンタ１２ｍにて積分され、その積分値Ｑ０〜Ｑ３
（４ビットとする）は重み付け制御回路１１ｍへ入力さ
れる。この積分値の上位２ビットは後段の重み付け制御
回路へ入力され、前段積分器の積分値の上位２ビットは
デコーダ８４の２入力Ａ，Ｂへ印加される。
【００２３】このデコーダ８４は２入力Ａ，Ｂが予め定
められたある値になったことを検出して、４ビット出力
（Ｙ０〜Ｙ３）のパターンを生成するものであり、この
４ビット出力により、積分器出力Ｑ０〜Ｑ３の重み付け
が、オアゲート８０１〜８０４，８１１〜８１４，８２
１〜８２４，８３１〜８３４及びアンドゲート８０〜８
３の論理回路により変更されて導出されることになる。
められたある値になったことを検出して、４ビット出力
（Ｙ０〜Ｙ３）のパターンを生成するものであり、この
４ビット出力により、積分器出力Ｑ０〜Ｑ３の重み付け
が、オアゲート８０１〜８０４，８１１〜８１４，８２
１〜８２４，８３１〜８３４及びアンドゲート８０〜８
３の論理回路により変更されて導出されることになる。
【００２４】尚、積分器１２ｍの上位２ビット出力の変
化を検出するようにしているのは、上位２ビットをモニ
タしていれば、積分出力の大きな変化が検出できるため
であり、この上位２ビットに限定されるものではない。
また、この重み付け制御のための論理回路も図２の構成
に限らず種々の変形が可能であることは明らかである。
化を検出するようにしているのは、上位２ビットをモニ
タしていれば、積分出力の大きな変化が検出できるため
であり、この上位２ビットに限定されるものではない。
また、この重み付け制御のための論理回路も図２の構成
に限らず種々の変形が可能であることは明らかである。
【００２５】図３は図１の回路の相関入力Ｃ０〜Ｃ３を
生成する制御回路の例を示す図であり、特開平３−１３
１１１６号公報にその詳細が示されている。
生成する制御回路の例を示す図であり、特開平３−１３
１１１６号公報にその詳細が示されている。
【００２６】本例では、５タップの例を示しており、復
調器によって復調された復調信号ＳｐはＡ−Ｄ変換器５
１に供給されて多値識別され、Ａ−Ｄ変換器５１の出力
として第１パス信号，第２パス信号，第３パス信号から
なる３ビットの信号が得られる。最上位ビットの第１パ
ス信号は信号の位置する象限を示す識別信号Ｄであり、
第３パス信号は信号の基準位置からのずれ方向を示す誤
差信号Ｅである。
調器によって復調された復調信号ＳｐはＡ−Ｄ変換器５
１に供給されて多値識別され、Ａ−Ｄ変換器５１の出力
として第１パス信号，第２パス信号，第３パス信号から
なる３ビットの信号が得られる。最上位ビットの第１パ
ス信号は信号の位置する象限を示す識別信号Ｄであり、
第３パス信号は信号の基準位置からのずれ方向を示す誤
差信号Ｅである。
【００２７】Ａ−Ｄ変換器５１からの識別信号Ｄは識別
信号の遅延回路５２〜５５に供給され、各遅延回路５
２，５３，５４，５５の各々の出力側タップにおける識
別信号はＤ+1，Ｄ+2，Ｄ+3，Ｄ＋４となっている。ここ
でＤ+1，Ｄ+2，Ｄ+3，Ｄ+4は、識別信号Ｄがクロック周
期で１ビット，２ビット，３ビット，４ビット夫々遅延
していることを意味している。また誤差信号Ｅは遅延回
路５６，５７に供給されて誤差信号Ｅ+2となって出力さ
れる。
信号の遅延回路５２〜５５に供給され、各遅延回路５
２，５３，５４，５５の各々の出力側タップにおける識
別信号はＤ+1，Ｄ+2，Ｄ+3，Ｄ＋４となっている。ここ
でＤ+1，Ｄ+2，Ｄ+3，Ｄ+4は、識別信号Ｄがクロック周
期で１ビット，２ビット，３ビット，４ビット夫々遅延
していることを意味している。また誤差信号Ｅは遅延回
路５６，５７に供給されて誤差信号Ｅ+2となって出力さ
れる。
【００２８】タップ重み付け回路５８〜６２には、識別
信号の各遅延回路５２〜５５の入力側タップ及び出力側
タップからの識別信号の内の１つ、及び誤差信号の遅延
回路５６，５７からの誤差信号Ｅ+2が夫々印加されてタ
ップ重み付け演算が行われる。
信号の各遅延回路５２〜５５の入力側タップ及び出力側
タップからの識別信号の内の１つ、及び誤差信号の遅延
回路５６，５７からの誤差信号Ｅ+2が夫々印加されてタ
ップ重み付け演算が行われる。
【００２９】ここで、タップ重み付け回路５８〜６２の
各々に入力される識別信号と誤差信号との相関をみる
と、（Ｄ，Ｅ+2），（Ｄ+1，Ｅ+2），……，（Ｄ+4，Ｅ
+2）となっている。従って、これを誤差信号を基準とし
てみると、（Ｄ-2，Ｅ），（Ｄ-1，Ｅ），……，（Ｄ+
2，Ｅ）となり相関がとれていることがわかる。
各々に入力される識別信号と誤差信号との相関をみる
と、（Ｄ，Ｅ+2），（Ｄ+1，Ｅ+2），……，（Ｄ+4，Ｅ
+2）となっている。従って、これを誤差信号を基準とし
てみると、（Ｄ-2，Ｅ），（Ｄ-1，Ｅ），……，（Ｄ+
2，Ｅ）となり相関がとれていることがわかる。
【００３０】一方、各タップ重み付け回路５８〜６２に
は、夫々同一の誤差信号Ｅ+2が供給されるので、一つの
最大レベル誤差判定回路６０の出力信号を共通化しても
誤差信号Ｅ+2と同期する。最大レベル誤差判定回路６０
は、Ａ−Ｄ変換器５１からの第１パス信号，第２パス信
号，第３パス信号を夫々受け、最大レベル誤差領域を判
定し、判定結果を示す信号を各タップ重み付け回路５８
〜６２へ共通に送出して同期引込み特性の改善を図って
いる。
は、夫々同一の誤差信号Ｅ+2が供給されるので、一つの
最大レベル誤差判定回路６０の出力信号を共通化しても
誤差信号Ｅ+2と同期する。最大レベル誤差判定回路６０
は、Ａ−Ｄ変換器５１からの第１パス信号，第２パス信
号，第３パス信号を夫々受け、最大レベル誤差領域を判
定し、判定結果を示す信号を各タップ重み付け回路５８
〜６２へ共通に送出して同期引込み特性の改善を図って
いる。
【００３１】積分回路６４〜６８は、タップ重み付け回
路５８〜６２の各出力を平均化し、等化器の各タップの
重み付け信号Ｃ０〜Ｃ４を生成して等化器へ送出し、各
タイムスロット毎に等化器の各タップの重み付けを微少
量ずつ制御する。
路５８〜６２の各出力を平均化し、等化器の各タップの
重み付け信号Ｃ０〜Ｃ４を生成して等化器へ送出し、各
タイムスロット毎に等化器の各タップの重み付けを微少
量ずつ制御する。
【００３２】
【発明の効果】以上述べた如く、本発明によれば、フェ
ージングがかかって信号歪が増大するとそれに応じてタ
ップ係数の重み付けを自動的に変更制御する様にしたの
で、収束性を損なうことなく、急激な干渉に対しても大
きな等化能力を得ることができるという効果がある。
ージングがかかって信号歪が増大するとそれに応じてタ
ップ係数の重み付けを自動的に変更制御する様にしたの
で、収束性を損なうことなく、急激な干渉に対しても大
きな等化能力を得ることができるという効果がある。
【００３３】更に、歪が小さいにもかかわらずインパル
スノイズ等による特定タップの異常成長も、タップ係数
が小さいために抑えることができ、良好な収束特性を有
する自動等化器を得ることが可能となる。
スノイズ等による特定タップの異常成長も、タップ係数
が小さいために抑えることができ、良好な収束特性を有
する自動等化器を得ることが可能となる。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの重み付け制御回路の一例を示
す図である。
す図である。
【図３】図１のブロックにおける相関入力Ｃｍの生成例
を示すブロックである。
を示すブロックである。
【図４】従来の自動等化器の例を示すブロック図であ
る。
る。
１００ 前タップ部 １０１ 加算器 １０２ 判定器 １０３〜１０５ 遅延素子 １０６〜１０９ 乗算器 １１０〜１１３ 重み付け制御回路 １２０〜１２３ 積分用アップダウンカウンタ Ｃ０〜Ｃ３ 相関入力
Claims (3)
- 【請求項１】 複数の遅延素子により夫々遅延させたデ
ータを、相関入力を積分したタップ係数に従って積和演
算するようにした自動等化器であって、前記積和演算の
際に、前方タップのタップ係数の大きさに応じてタップ
係数の重み付けを変化制御する重み付け制御手段を含む
ことを特徴とする自動等化器。 - 【請求項２】 前記重み付け制御手段は、前記前方タッ
プ係数が所定値より大の時にタップ係数の重み付けの変
更をなすよう構成されていることを特徴とする請求項１
記載の自動等化器。 - 【請求項３】 この等化出力を前記遅延素子へフィード
バックするよう構成したことを特徴とする請求項１また
は２記載の自動等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16916194A JPH0832491A (ja) | 1994-07-21 | 1994-07-21 | 自動等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16916194A JPH0832491A (ja) | 1994-07-21 | 1994-07-21 | 自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832491A true JPH0832491A (ja) | 1996-02-02 |
Family
ID=15881408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16916194A Withdrawn JPH0832491A (ja) | 1994-07-21 | 1994-07-21 | 自動等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504868B1 (en) | 1998-03-13 | 2003-01-07 | Nec Corporation | Adaptive equalizer |
-
1994
- 1994-07-21 JP JP16916194A patent/JPH0832491A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504868B1 (en) | 1998-03-13 | 2003-01-07 | Nec Corporation | Adaptive equalizer |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |