JPH08328858A - 高速レジスタ・ファイル - Google Patents

高速レジスタ・ファイル

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JPH08328858A
JPH08328858A JP8126699A JP12669996A JPH08328858A JP H08328858 A JPH08328858 A JP H08328858A JP 8126699 A JP8126699 A JP 8126699A JP 12669996 A JP12669996 A JP 12669996A JP H08328858 A JPH08328858 A JP H08328858A
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Abstract

(57)【要約】 【課題】 超長ワード命令（ＶＬＩＷ）プロセッサおよ
びＮ重スーパースカラー・プロセッサとともに使用する
ための高速レジスタ・ファイルを提供する。 【解決手段】 高速レジスタ・ファイルは、汎用レジス
タ（ＧＰＲ）ビルディング・ブロックの選択した個数の
コピーを含む。ＧＰＲビルディング・ブロックは、レジ
スタの少なくとも２個のインタリーブされたサブバンク
を含む。各サブバンクは、Ｎ個の書込みポートとＭ個の
読取りポートを含む。サブバンクは、書込みポートによ
ってインタリーブされ、かつインタリーブされない読取
りポートを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の読取りポー
トと書込みポートまたは複数のポート・レジスタ・ファ
イルを有するランダム・アクセス読取り書込みメモリ
（ＲＡＭ）装置に関し、さらに詳細には、６４個または
それ以上のポートを含み、ＶＬＩＷ（Very Long Instru
ction Word）プロセッサおよびＮ重スーパースカラー・
プロセッサとともに使用するようになされた高速レジス
タ・ファイルに関する。
【０００２】
【従来の技術】周知の複数レジスタ・ファイルまたはマ
ルチポート・レジスタ・ファイルは、ＶＬＩＷプロセッ
サおよびＮ重スーパースカラー・プロセッサとともに使
用するには不十分である。ＶＬＩＷプロセッサは、命令
の複数の部分を同時に実行できる一連の演算論理装置ま
たは機能ユニットから構成される。８個、１６個または
それ以上のパイプライン機能ユニットを有するＶＬＩＷ
プロセッサおよびＮ重スーパースカラー・プロセッサ
は、恐らく６４ポートまたはそれ以上の要件のためにパ
イプライン当たり３個または４個のポートを準備しなけ
ればならない通信用の中央レジスタ・ファイルを必要と
する。現在の技術では、特にアクセス時間要件および書
込み時間要件が非常に厳しい場合に、そのような多数の
ポートの直接の物理的実施態様を構成することは到底不
可能である。現在物理的に配線可能な最多ポートは、２
０個以下である。
【０００３】
【発明が解決しようとする課題】本発明の主要な目的
は、ＶＬＩＷプロセッサおよびＮ重スーパースカラー・
プロセッサとともに使用するための改善された複数ポー
ト・レジスタ・ファイルを提供することである。
【０００４】
【課題を解決するための手段】要するに、ＶＬＩＷプロ
セッサおよびＮ重スーパースカラー・プロセッサととも
に使用するための高速レジスタ・ファイルが提供され
る。高速レジスタ・ファイルは、汎用レジスタ（ＧＰ
Ｒ）ビルディング・ブロックの選択した個数のコピーを
含む。ＧＰＲビルディング・ブロックは、レジスタの少
なくとも２個のインタリーブされたサブバンクを含む。
各サブバンクは、Ｎ個の書込みポートとＭ個の読取りポ
ートを含む。サブバンクは、書込みポートによってイン
タリーブされ、かつインタリーブされない読取りポート
を有する。
【０００５】
【発明の実施の形態】次に図面を参照すると、図１は、
全体的に参照記号５０で示した本発明による２８ポート
汎用レジスタ（ＧＰＲ）ファイル論理ビルディング・ブ
ロックを示す。本発明の一特徴によれば、書込みポート
のインタリービング、具体的には、書込みポートから見
てレジスタの偶数サブバンク内および奇数サブバンク内
への書込みポートのインタリービングが使用される。３
２列のＧＰＲレジスタ・ファイル・ビルディング・ブロ
ック５０では、合計１６個の使用可能な書込みポートと
合計１２個の使用可能な読取りポートが実現される。
【０００６】ＧＰＲファイル論理ビルディング・ブロッ
ク５０は、１対の２０ポートＧＰＲファイル物理ビルデ
ィング・ブロック５２を含む。２０ポートＧＰＲファイ
ル物理ビルディング・ブロック５２は、偶数ＧＰＲサブ
バンク５２と奇数ＧＰＲサブバンク５２のインタリーブ
された書込みポートを含む。ＧＰＲサブバンク５２で
は、３２個の偶数レジスタのあるサブバンク用に１２個
の読取りポートと８個の書込みポートが実現され、３２
個の奇数レジスタの別のサブバンク用に８個の書込みポ
ートが実現される。ＧＰＲレジスタ・ファイル・ビルデ
ィング・ブロック５０は、図２に６０で全体的に示し
た、優れた性能特性を有する６４ポートＧＰＲ論理レジ
スタ・ファイルを構成するのに使用される１６個の物理
書込みポートと１２個の物理読取りポートを含む。
【０００７】次に図２を参照すると、６４ポート汎用レ
ジスタ・ファイル６０は、図１の２８ポート・レジスタ
・ファイル論理ビルディング・ブロック５０の４個のコ
ピーを含む。ＧＰＲファイル論理ビルディング・ブロッ
ク５０を４回複写すると、読取りポートが４倍に増加し
て、所要の合計４８個の読取りポートが実現される。６
４列レジスタ・ファイル６０では、６４個のレジスタ
は、３２個の偶数番号レジスタのグループと、３２個の
奇数番号レジスタのグループの２つのグループに分割さ
れる。使用に際して、このレジスタ・ファイル配置６０
では、コンパイラが、レジスタ割振り／名前変更アルゴ
リズムのある組合せによって、ほぼ等しい個数の奇数番
号ターゲット・レジスタ・オペランドと偶数番号ターゲ
ット・レジスタ・オペランドとを有する命令の基本ブロ
ックを発生することができる。ＶＬＩＷ命令が緊密に符
号化されている場合、各命令パーセルは、永久的に割り
当てられた偶数（偶数パーセル）または奇数のターゲッ
ト・オペランド・レジスタ・ファイル・ポートを有し、
したがってレジスタ・アドレスの最終ビットを命令内で
符号化する必要がなくなる。
【０００８】インタリーブされないレジスタ・ファイル
の１６重書込み選択と比較して、インタリーブ・レジス
タ・ファイル６０では、ターゲット・レジスタ内で書込
みが実行される前に８重書込み選択しか必要でないの
で、書込み性能が改善される。しかし、すべてのコピー
が有効なコピーとして残るためにすべての書込みを受け
取るので、複写により書込みポートが増加することはな
い。またＧＰＲ６４ポート・レジスタ・ファイル６０で
は、コピー１、２、３、４をそれが駆動するパイプライ
ン・データ・フローの最も近くに配置するので、レジス
タ・ファイルの実際の読取りポート性能が改善される。
このコピー戦略の欠点は、ターゲット・オペランドが、
図２のレジスタ・ファイル６０内のＧＰＲ論理ビルディ
ング・ブロック５０の４個のコピーの全領域を物理的に
走査しなければならないことである。
【０００９】図３は、ＧＰＲビルディング・ブロック５
０の４個のコピーを使用する、全体的に６８で示した書
込みポート区分化レジスタ・ファイル配置を示すブロッ
ク図である。各ブロック７０は、各セルへの８個の追加
の書込みパスまたはポートを有する２個のＧＰＲビルデ
ィング・ブロック５２を含む。レジスタ・ファイル６８
では、どのロードもすべてのコピー１、２、３、４を同
時に書き込むことができ、またどのＡＬＵもすべてのコ
ピー１、２、３、４を同時に書き込むことができる。配
置６８は、１６個のＡＬＵ書込みポートと８個のロード
書込みポートを実現するために８個の追加の書込みポー
トが必要なので、実用的ではない。
【００１０】図４は、４個のブロック８０を含む、全体
的に７８で示した他の縮小書込みポート区分化レジスタ
・ファイル配置を示す。各ブロック８０は、２個の１／
２ブロックまたはサブバンク５２、または１個のブロッ
ク５０を含む。コピー１および２では、一方のサブバン
ク５２は、ＡＬＵ書込みパイプ０〜７用に使用され、他
方のサブバンク５２は、８個のロード書込みポート用に
使用される。コピー３および４では、一方のサブバンク
５２は、ＡＬＵ書込みパイプ８〜１５用に使用され、他
方のサブバンク５２は、８個のロード書込みポート用に
使用される。図４の区分化配置７８は、合計２４個の書
込みポートを必要とする図３の非実用的な配置６８と異
なり、合計１６個の書込みポートを必要とする実用的な
解決法となる。高性能コンパイラは、所与のサイクル中
に４個のコピー８０のうちの２個のコピーのみにターゲ
ット書込みを制限することができる。ＡＬＵの動作がレ
ジスタ・ファイル７８に書き込む必要のあるターゲット
結果を生成する場合、コンパイラは、基本ブロックの仕
事の全部または大部分が、ＶＬＩＷプロセッサ内の合計
１６個のパイプライン・スロットまたはパイプのうちの
第１の８個のパイプライン０〜７か第２の８個のパイプ
ライン８〜１５のどちらかに制限されるようにする。
【００１１】レジスタ・ファイル７８の２個のコピー８
０からなる各グループは、１６個のパイプの１／２、す
なわち８個のパイプ０〜７または８個のパイプ８〜１５
からＡＬＵターゲット結果を受け取るだけでよく、必要
な書込みポートの総数がコピー当たり８個減少する。追
加の読取りポートは、特に費用がかからないが、追加の
大域書込みポートは、余分の入力ポートによりすべての
コピー１、２、３、４に影響を及ぼすので、非常に費用
がかかる。パイプ８〜１５がパイプ０〜７からの結果を
見る必要がある場合、またはその逆の場合、コンパイラ
は、レジスタ移動命動作をスケジュールし、かつレジス
タ参照を適切にスケジュールしてこれによるパイプの停
止が完全に回避されるようにする。
【００１２】図５は、６４ポートＧＰＲファイル７８を
含む、全体的に８２で示したＶＬＩＷプロセッサ・ユニ
ットを示すブロック図である。図５に示したＡＬＵター
ゲット区分化方式の他の重要な利点は、書込みポートへ
のＡＬＵ結果を得るのに必要なバス・ワイヤの全長が大
幅に減少すること、ならびに書込みポートを区分化せず
に２対４の割合でロード要件が減ることである。線８４
は、区分化されたレジスタ・ファイル７８に必要な最長
ＡＬＵ書込みバス・ワイヤを表す。点線８６は、区分化
されていないレジスタ・ファイル６０に必要な最長ＡＬ
Ｕ書込みバス・ワイヤを表す。区分化されたＡＬＵター
ゲット・レジスタ・ファイル７８では、最悪の場合で
も、ＡＬＵは、区分化されていない配置ではその次に隣
接するコピーに駆動するのとは異なり、それ自体と、隣
接するレジスタ・ファイル・コピーとに駆動するだけで
よい。またこれにより、潜在的に、これらのバス・ワイ
ヤの太さを２倍にし、かつ幅を２倍にすることが可能と
なる。ワイヤが太く幅が広くなるほど、抵抗が小さくな
り、よりよい性能が得られ、またバス・ワイヤは、区分
化されていないレジスタ・ファイル配置と比較して、約
１／２の長さしか走らない。書込みポート・ターゲット
区分化は、明らかにキャッシュ・データ・ロード書込み
ポートには使用されない。これは一部には、商業環境で
は、性能がＡＬＵの個数によってではなく、使用できる
ロード・パイプの個数によって制限されることが多いか
らである。したがって、ＡＬＵ動作は、少ない妨害で各
ＡＬＵターゲット区画内に複写でき、ロードは複写でき
ない。また、多数のロード依存性の事例、例えば連係リ
ストが存在し、したがって待ち時間が非常に重要であ
る。キャッシュ・データ・ロードの事例では、データ・
バスがすでに高電流ドライバを有する長いワイヤである
ので、サイクル時間またはワイヤ遅延の差はほとんどな
い。わずか２個のレジスタ・ファイルのコピーに対して
４個のコピーを駆動しても、特にロード・パスがすでに
２個のサイクル・パスであるなら、バス遅延はわずかし
か変化しない。
【００１３】図６は、図１の２８ポートＧＰＲファイル
論理ビルディング・ブロック５０の４個のコピーを含
む、全体的に９０で示した７２ポート・レジスタ・ファ
イルを示す。図６では、完成したレジスタ・ファイルの
レイアウトは、８個の基本２０ポートＧＰＲサブバンク
５２を含み、非常に速い読取りアクセスとライト・スル
ー性能能力を有する合計７２個の論理ポートに対して、
サイクル当たり最大４８回の読取りおよび２４回の書込
みが可能な論理レジスタ・ファイルをもたらす。
【００１４】図７は、図１のレジスタ・ファイル・ビル
ディング・ブロック５２のセルを示す概略図である。Ｄ
ＣＡＣＨＥデータ入力は、その出力において４重マルチ
プレクサ（ＭＵＸ）１０２に接続された８重バイト整合
機構１００に印加される。ＭＵＸ１０２は、２重マルチ
プレクサ（ＭＵＸ）１０４に接続され、セル１０６内に
含まれる８重ＭＵＸ機能をともに定義する。セル１０６
は、Ｌ１ラッチおよびＬ２ラッチまたはシフト・レジス
タ・ラッチとして示される１対のラッチを含む。Ｌ１ラ
ッチは、８重ＭＵＸ１０８に接続され、ＭＵＸ１０８は
その出力において８重ＭＵＸ１１０に接続される。全体
的に１１２で示したＧＰＲアドレス・デコーダは、１対
のアドレス・バッファ１１４、１１６と、アドレスＬ１
ラッチ１１８、１２０を含み、アドレス信号をＭＵＸ１
０８および１１０に印加する。Ｃ１クロック出力は、Ｌ
１ラッチ１１８およびＬ２ラッチ１２０用のアドレス・
バッファ１１４、１１６を設定するのに使用される。Ｍ
ＵＸ１１０の出力は、関連する演算論理装置（ＡＬＵ）
のＬ２*ラッチ１２４に接続された加算器１２２に印加
される。Ｌ２*ラッチ１２４の出力は、大域ネットワー
ク・ワイヤ１２８を介して２重ＭＵＸ１０４に接続され
た４重ＭＵＸ１２６に印加される。６つのレベルのメタ
ライゼーションを有する相補形金属酸化物半導体（ＣＭ
ＯＳ）集積回路の実施態様では、大域ネットワーク・ワ
イヤ１２８は、第５レベルの金属とし、例えば標準配線
幅の２倍の太さで製造することができる。Ｌ２ラッチの
セル出力１０６は、復元パスを提供する６４重ＭＵＸ１
３０に印加される。
【００１５】図８は、本発明の可変読取りポート性能特
徴を示す。各レジスタ・ファイル・コピー５０では、１
２個の読取りポートがすべて同じ性能要件を有するとは
限らない。読取りポートのうちの８個のポートは、ライ
ト・スルー・ポートでありかつできるだけ高速である必
要がある。高速読取りポートのうちの４個のポートは、
ＡＬＵの右側の入力に供給し、したがって減算用の真補
数関数およびその他の関数を有する必要がある。他の４
個の高速読取りポートは、他のＡＬＵ入力（補数化され
ない）とＣＡＣＨＥ論理（マシン・クリティカル・パ
ス）に供給し、やはりできるだけ高速に製造される。Ｌ
１ラッチ１４２は、−ＰＨＡＳＥと＋ＰＨＡＳＥの２つ
のラッチ位相を提供する。Ｌ１ラッチ＋ＰＨＡＳＥは、
複数の読取りポート・セレクタ１４４および１４６を駆
動して、高速Ｌ１ライト・スルー・ポートを提供するの
に使用される。ライト・スルー・ポートは、同じクロッ
ク・サイクル中に書込みポートから読取りポートへデー
タを渡す。またコンパイラは、せいぜい２個の出力読取
りセレクタしか、所与のサイクル上で同じレジスタにア
クセスしないことを保証し、したがって提供すべき電流
を制限し、性能をさらに改善する。Ｌ１ラッチ−ＰＨＡ
ＳＥは、１対のセレクタ１５０、１５２に接続されたバ
ッファ１４８を駆動して、どちらも厳密なタイミングを
必要としないストア・レジスタのデータ・アクセスまた
は例外セーブ復元レジスタのロードに使用されるため、
非ライト・スルーでありかつ性能要件が厳しくない、４
個の低速Ｌ２読取りポートを提供するのに使用される。
４個の低速読取りポートは、より長く、より細く、より
不整なワイヤ・ブッシングに耐えられ、設計者に追加の
自由度を与える。書込みポートに接続されたバイパス選
択機構１５４は、ＡＬＵパイプへの高速読取りポートを
提供する。
【００１６】図９は図１（ビット０）のＧＰＲファイル
論理ビルディング・ブロック５０の例示的レイアウトで
ある。レイアウトの中央付近に、３２個の奇数セル１０
６と３２個の偶数セル１０６に分割された６４個のＧＰ
Ｒレジスタ・セルが示されている。４重ＭＵＸ１０２、
１２６および２重ＭＵＸ１０４を画定する８：１マルチ
プレクサの隣接する列は、例えば線１６０によって示さ
れる複数の書込み線によって偶数および奇数セル１０６
に接続される。８個のＬ１読取りポートと４個のＬ２読
取りポートが示されており、線は、セル１０６から読取
りポートへの例示的接続を示す。
【００１７】図１０を参照すると、図１のＧＰＲファイ
ル論理ビルディング・ブロック５０の他の例示的レイア
ウトでは、本発明による他の読取りポートのレイアウト
が示されている。図８に関して記述し説明したように、
ＧＰＲファイル論理ビルディング・ブロック５０は、８
個の高速Ｌ１読取りポートと４個の低速Ｌ２読取りポー
トを含む。書込みデコード、クロッキング、バッファリ
ングおよびテスト・ブロックと、第１の４個の８重書込
みＭＵＸとの間に、４個の高速Ｌ１読取りポートが設け
られる。第２の４個の８重書込みＭＵＸと４個の低速Ｌ
２読取りポートの間に、４個の高速Ｌ１読取りポートが
設けられる。８個の書込みポート入力と第１の４個の８
重ＭＵＸの間、これらの８重ＭＵＸとセルの間、および
セルと４個の低速Ｌ２読取りポートの１つの間に、例示
的接続線が示されている。
【００１８】図１１は、ＧＰＲファイル７８を含むプロ
セッサ・ユニットの例示的レイアウトを示す概略図であ
る。図１１では、レジスタ／レジスタ（ＲＲ）パイプ０
〜７の上、レジスタ／記憶装置（ＲＳ）パイプ０〜５お
よび関連するＤＥＣＡＣＨＥディレクトリ（ＤＤＩＲ）
とセグメント検索バッファ（ＳＬＢ）０〜７の下のほぼ
中心に区分化されたＧＰＲファイル７８が示されてい
る。偶数および奇数ＧＰＲの１／２コピー１（図１のサ
ブバンク５２）と、太いワイヤ、例えば標準幅の２倍の
ワイヤを備えるデコード／制御域との間に、例示的ワイ
ヤが示されている。
【００１９】本発明について、図面に示した本発明の実
施形態の詳細を参照して説明したが、これらの詳細は、
添付の特許請求の範囲に記載した本発明の範囲を限定す
るものではない。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２１】（１）汎用レジスタ（ＧＰＲ）ビルディン
グ・ブロックと、前記ＧＰＲビルディング・ブロックの
選択した個数のコピーとを含む、ＶＬＩＷプロセッサお
よびＮ重スーパースカラー・プロセッサとともに使用す
るための高速レジスタ・ファイルにおいて、前記ＧＰＲ
ビルディング・ブロックがレジスタの少なくとも２個の
インタリーブされたサブバンクを含み、前記サブバンク
がそれぞれＮ個の書込みポートとＭ個の読取りポートを
含み、前記サブバンクが書込みポートによってインタリ
ーブされかつインタリーブされない読取りポートを有す
る高速レジスタ・ファイル。 （２）前記汎用レジスタ（ＧＰＲ）ビルディング・ブロ
ックが、前記Ｎ個の奇数書込みポートを含むレジスタの
奇数サブバンクと、前記Ｎ個の偶数書込みポートを含む
レジスタの偶数サブバンクとを含むことを特徴とする、
上記（１）に記載の高速レジスタ・ファイル。 （３）前記選択した個数の前記コピーが所定のグループ
に組み合わされることを特徴とする、上記（１）に記載
の高速レジスタ・ファイル。 （４）ＶＬＩＷプロセッサが、１６個の演算論理装置
（ＡＬＵ）０〜１５を含み、第１の８個のＡＬＵ０〜７
と第２の８個のＡＬＵ８〜１５のどちらかが、前記所定
のグループのうちの予め定義されたグループに書き込む
ことを特徴とする、上記（３）に記載の高速レジスタ・
ファイル。 （５）前記コピーの前記選択した個数が４個であり、前
記第１の８個のＡＬＵ０〜７が前記コピーのうちの２個
に書き込み、かつ前記第２の８個のＡＬＵ８〜１５が前
記４個のコピーのうちの他の２個に書き込むことを特徴
とする、上記（４）に記載の高速レジスタ・ファイル。 （６）前記ＧＰＲビルディング・ブロックを画定する前
記レジスタの前記少なくとも２個のインタリーブされた
サブバンクの前記Ｍ個の読取りポートが互いに論理和さ
れて、前記ＧＰＲビルディング・ブロックにＭ個の読取
りポートを提供することを特徴とする、上記（１）に記
載の高速レジスタ・ファイル。 （７）前記汎用レジスタ（ＧＰＲ）ビルディング・ブロ
ックが前記Ｍ個の読取りポートを含み、前記コピーの前
記選択した個数が４個であり、合計Ｍ×４個の読取りポ
ートを提供することを特徴とする、上記（１）に記載の
高速レジスタ・ファイル。 （８）前記Ｍ個の読取りポートが１２個であり、合計４
８個の読取りポートを提供することを特徴とする、上記
（７）に記載の高速レジスタ・ファイル。 （９）前記汎用レジスタ（ＧＰＲ）ビルディング・ブロ
ックが、前記Ｎ×２個の書込みポートを含むことを特徴
とする、上記（１）に記載の高速レジスタ・ファイル。 （１０）前記選択したコピーの個数がコピー１、コピー
２、コピー３、コピー４の４個であり、ＶＬＩＷプロセ
ッサが１６個の演算論理装置（ＡＬＵ）０〜１５を含
み、第１の８個のＡＬＵ０〜７がコピー１とコピー２に
書き込み、第２の８個のＡＬＵ８〜１５がコピー３とコ
ピー４に書き込むことを特徴とする、上記（１）に記載
の高速レジスタ・ファイル。 （１１）コピー１、コピー２、コピー３、コピー４の前
記４個のコピーが、前記４個のコピーすべてにＣＡＣＨ
Ｅロード書込みを行うためにＣＡＣＨＥメモリに結合さ
れることを特徴とする、上記（１０）に記載の高速レジ
スタ・ファイル。 （１２）前記ＶＬＩＷプロセッサが１６個のパイプライ
ン０〜１５を含み、前記選択したコピーの個数がコピー
１、コピー２、コピー３、コピー４の４個であり、前記
コピー１とコピー２が前記パイプライン０〜７に接続さ
れ、前記コピー３とコピー４が前記パイプライン８〜１
５に接続されることを特徴とする、上記（１）に記載の
高速レジスタ・ファイル。 （１３）前記コピーがそれぞれ、８個の書込みポートに
よって前記パイプラインに接続されることを特徴とす
る、上記（１２）に記載の高速レジスタ・ファイル。 （１４）前記Ｍ個の前記読取りポートが、ライト・スル
ー・ポートと非ライト・スルー・ポートの両方を含むこ
とを特徴とする、上記（１）に記載の高速レジスタ・フ
ァイル。
【図面の簡単な説明】
【図１】本発明による１対の２０ポート汎用レジスタ
（ＧＰＲ）ファイル物理ビルディング・ブロックを示す
ブロック図である。
【図２】図１の２８ポート論理ＧＰＲファイル論理ビル
ディング・ブロックの４個のコピーを含む６４ポート・
レジスタ・ファイルを示すブロック図である。
【図３】図１のＧＰＲファイル・ビルディング・ブロッ
クを使用した書込みポート区分化配置を示すブロック図
である。
【図４】図１のＧＰＲファイル・ビルディング・ブロッ
クを使用した、本発明の他の縮小された書込みポート区
分化レジスタ・ファイル配置を示すブロック図である。
【図５】図４の６４ポート・レジスタ・ファイルを含む
超長ワード命令（ＶＬＩＷ）プロセッサ・ユニットを示
すブロック図である。
【図６】図１の２８ポート・レジスタ・ファイル・ビル
ディング・ブロックの４個のコピーを含む７２ポート・
レジスタ・ファイルを示すブロック図である。
【図７】図１のレジスタ・ファイル・ビルディング・ブ
ロックのセルをアドレス・デコードおよび演算論理装置
（ＡＬＵ）加算器とともに示す概略図である。
【図８】図１のＧＰＲファイル・ビルディング・ブロッ
クの本発明による可変性能読取りアクセスを示す概略図
である。
【図９】図１（ビット０）のＧＰＲファイル・ビルディ
ング・ブロックの例示的レイアウトである。
【図１０】本発明による代替読取りポートのレイアウト
を示す、図１（ビット０）のＧＰＲファイル・ビルディ
ング・ブロックの他の例示的レイアウトである。
【図１１】図１のＧＰＲファイル・ビルディング・ブロ
ックを含むプロセッサ・ユニットの例示的レイアウトを
示す概略図である。
【符号の説明】
５０ ２８ポートＧＰＲファイル論理ビルディング・ブ
ロック ５２ ２０ポートＧＰＲファイル物理ビルディング・ブ
ロック ６０ ６４ポート汎用レジスタ・ファイル ６８ 書込みポート区分化レジスタ・ファイル配置 ７０ ブロック ７８ 書込みポート区分化レジスタ・ファイル配置 ８０ ブロック ８２ ＶＬＩＷプロセッサ・ユニット ９０ ７２ポート・レジスタ・ファイル １００ ８重バイト整合機構 １０２ ４重マルチプレクサ（ＭＵＸ） １０４ ２重ＭＵＸ １０６ セル １０８ ８重ＭＵＸ １１０ ８重ＭＵＸ １１４ アドレス・バッファ １１８ アドレスＬ１ラッチ １２２ 加算器 １２４ Ｌ２*ラッチ １２６ ４重ＭＵＸ １２８ 大域ネットワーク・ワイヤ １３０ ６４重ＭＵＸ １４２ Ｌ１ラッチ １４４ 読取りポート・セレクタ １４６ 読取りポート・セレクタ １４８ バッファ １５０ セレクタ １５２ セレクタ １５４ バイパス選択機構

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】汎用レジスタ（ＧＰＲ）ビルディング・ブ
    ロックと、 前記ＧＰＲビルディング・ブロックの選択した個数のコ
    ピーとを含む、ＶＬＩＷプロセッサおよびＮ重スーパー
    スカラー・プロセッサとともに使用するための高速レジ
    スタ・ファイルにおいて、前記ＧＰＲビルディング・ブ
    ロックがレジスタの少なくとも２個のインタリーブされ
    たサブバンクを含み、前記サブバンクがそれぞれＮ個の
    書込みポートとＭ個の読取りポートを含み、前記サブバ
    ンクが書込みポートによってインタリーブされかつイン
    タリーブされない読取りポートを有する高速レジスタ・
    ファイル。
  2. 【請求項２】前記汎用レジスタ（ＧＰＲ）ビルディング
    ・ブロックが、前記Ｎ個の奇数書込みポートを含むレジ
    スタの奇数サブバンクと、前記Ｎ個の偶数書込みポート
    を含むレジスタの偶数サブバンクとを含むことを特徴と
    する、請求項１に記載の高速レジスタ・ファイル。
  3. 【請求項３】前記選択した個数の前記コピーが所定のグ
    ループに組み合わされることを特徴とする、請求項１に
    記載の高速レジスタ・ファイル。
  4. 【請求項４】ＶＬＩＷプロセッサが、１６個の演算論理
    装置（ＡＬＵ）０〜１５を含み、第１の８個のＡＬＵ０
    〜７と第２の８個のＡＬＵ８〜１５のどちらかが、前記
    所定のグループのうちの予め定義されたグループに書き
    込むことを特徴とする、請求項３に記載の高速レジスタ
    ・ファイル。
  5. 【請求項５】前記コピーの前記選択した個数が４個であ
    り、前記第１の８個のＡＬＵ０〜７が前記コピーのうち
    の２個に書き込み、かつ前記第２の８個のＡＬＵ８〜１
    ５が前記４個のコピーのうちの他の２個に書き込むこと
    を特徴とする、請求項４に記載の高速レジスタ・ファイ
    ル。
  6. 【請求項６】前記ＧＰＲビルディング・ブロックを画定
    する前記レジスタの前記少なくとも２個のインタリーブ
    されたサブバンクの前記Ｍ個の読取りポートが互いに論
    理和されて、前記ＧＰＲビルディング・ブロックにＭ個
    の読取りポートを提供することを特徴とする、請求項１
    に記載の高速レジスタ・ファイル。
  7. 【請求項７】前記汎用レジスタ（ＧＰＲ）ビルディング
    ・ブロックが前記Ｍ個の読取りポートを含み、前記コピ
    ーの前記選択した個数が４個であり、合計Ｍ×４個の読
    取りポートを提供することを特徴とする、請求項１に記
    載の高速レジスタ・ファイル。
  8. 【請求項８】前記Ｍ個の読取りポートが１２個であり、
    合計４８個の読取りポートを提供することを特徴とす
    る、請求項７に記載の高速レジスタ・ファイル。
  9. 【請求項９】前記汎用レジスタ（ＧＰＲ）ビルディング
    ・ブロックが、前記Ｎ×２個の書込みポートを含むこと
    を特徴とする、請求項１に記載の高速レジスタ・ファイ
    ル。
  10. 【請求項１０】前記選択したコピーの個数がコピー１、
    コピー２、コピー３、コピー４の４個であり、ＶＬＩＷ
    プロセッサが１６個の演算論理装置（ＡＬＵ）０〜１５
    を含み、第１の８個のＡＬＵ０〜７がコピー１とコピー
    ２に書き込み、第２の８個のＡＬＵ８〜１５がコピー３
    とコピー４に書き込むことを特徴とする、請求項１に記
    載の高速レジスタ・ファイル。
  11. 【請求項１１】コピー１、コピー２、コピー３、コピー
    ４の前記４個のコピーが、前記４個のコピーすべてにＣ
    ＡＣＨＥロード書込みを行うためにＣＡＣＨＥメモリに
    結合されることを特徴とする、請求項１０に記載の高速
    レジスタ・ファイル。
  12. 【請求項１２】前記ＶＬＩＷプロセッサが１６個のパイ
    プライン０〜１５を含み、前記選択したコピーの個数が
    コピー１、コピー２、コピー３、コピー４の４個であ
    り、前記コピー１とコピー２が前記パイプライン０〜７
    に接続され、前記コピー３とコピー４が前記パイプライ
    ン８〜１５に接続されることを特徴とする、請求項１に
    記載の高速レジスタ・ファイル。
  13. 【請求項１３】前記コピーがそれぞれ、８個の書込みポ
    ートによって前記パイプラインに接続されることを特徴
    とする、請求項１２に記載の高速レジスタ・ファイル。
  14. 【請求項１４】前記Ｍ個の前記読取りポートが、ライト
    ・スルー・ポートと非ライト・スルー・ポートの両方を
    含むことを特徴とする、請求項１に記載の高速レジスタ
    ・ファイル。
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