JPH0776923B2 - 並列コンピュータ・システム - Google Patents

並列コンピュータ・システム

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JPH0776923B2
JPH0776923B2 JP3167526A JP16752691A JPH0776923B2 JP H0776923 B2 JPH0776923 B2 JP H0776923B2 JP 3167526 A JP3167526 A JP 3167526A JP 16752691 A JP16752691 A JP 16752691A JP H0776923 B2 JPH0776923 B2 JP H0776923B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は並列コンピュータ・アー
キテクチャに関し、更に詳しくは、チップ境界内に設け
た最適化レジスタ・ファイル構成により、オフ・チップ
遅延を最小化し、演算論理機構（ＡＬＵ）間の通信を最
大化する、複数ＡＬＵを有する超ロング命令ワード（Ｖ
ＬＩＷ）・コンピュータ・アーキテクチャに関する。
【０００２】
【従来の技術】並列コンピュータ・アーキテクチャには
様々なものがある。Michael J.Flynn は１９６６年のＩ
ＥＥＥ会報 Vol.54、pp.1901-1909“Very High Speed C
omputing Systems ”において、単一または複数命令及
びデータ・ストリームに基づくアーキテクチャを分類す
る分類法を採用した。これらは一般的に、次に示す４つ
のカテゴリーに分類される。 ＳＩＳＤ（単一命令、単一データ・ストリーム）：これ
はシリアル・コンピュータを定義する。 ＭＩＳＤ（複数命令、単一データ・ストリーム）：種々
命令を単一データ・ストリームに適応させる複数プロセ
サを含む。 ＳＩＭＤ（単一命令、複数データ・ストリーム）：同一
命令を異なるデータ・ストリーム上で同時に実行する複
数プロセサを含む。 ＭＩＭＤ（複数命令、複数データ・ストリーム）：種々
命令を複数データ・ストリーム上で自主的に実行する複
数プロセサを含む。
【０００３】Flynn の分類法によれば、本発明はＭＩＳ
Ｄとして述べられるアーキテクチャに関するものになろ
う。更に詳細には、本発明に関するコンピュータ・アー
キテクチャは、単一データ・ストリーム上で作用する単
一命令ストリームが存在するという点では、ＳＩＳＤに
相当する。しかしながら、従来のＳＩＳＤプロセサと異
なり、各単一命令は複数オペレーションを含む。例え
ば、単一命令は８個の演算オペレーション、数個のロー
ド／ストア・オペレーション、及びマルチ−ウェイ・ブ
ランチを含む。こうしたプロセサに対する用語としては
ＶＬＩＷ（Very Long Instruction Word）、 すなわち
超ロング命令ワードがある。ＶＬＩＷコンピュータ・ア
ーキテクチャの特定バージョンの説明としては、１９８
８年に北オランダで M. Cosnard等の編集による“Paral
lel Processing”において発表されたK. Ebciogluによ
る“Some Design Ideas for a VLIW Architecturefor S
equential-Natured Software”pp.3-21で述べられてい
る。
【０００４】ＶＬＩＷと従来のシーケンシャル・マシン
間の結合はＶＬＩＷコンパイラにより行われ、原則的に
は、シーケンシャル・マシンのプログラムを受諾し、Ｖ
ＬＩＷ命令に再コンパイルする。その際、命令の再順序
付けが行われ、元のシーケンシャル・プログラムの正味
効果を保持しながら、ＶＬＩＷハードウェアの複数のオ
ペレーションを活動状態に維持する。従って、オリジナ
ル・シーケンシャル・コードの観点からは、エンジンは
ＭＩＳＤとなるが、ＶＬＩＷ命令の観点からすると、エ
ンジンはＳＩＳＤとなる。
【０００５】本発明ではレジスタ・ファイルを採用した
ＶＬＩＷ並列アーキテクチャを実施する。従来のマルチ
ポート・レジスタ・ファイル技法のＶＬＩＷマシンへの
応用においては、数多くのポートがサイズ及び性能問題
を引き起こす。該問題に対する１つのアプローチとして
は、１９９０年２月１４日の１９９０ＩＥＥＥ国際ソリ
ッド−ステート回路会議におけるJunien Labrousseと G
errit A.Slavenburgによる表題“A 50MHz Microprocess
or with a Very LongInstruction Word Architecture”
がある。彼らによる３２ビットＶＬＩＷチップは、２０
０ビット命令によるサイクルを基本として制御されるい
くつかの独立な機能ユニットにより構成される。同機能
ユニットは２つの同一な３２ビットＡＬＵ、３２ビット
・データ・メモリ・インタフェース、レジスタ・ファイ
ル、定数発生ユニット、ブランチ・ユニットを含む。全
てのユニットは共有オン・チップ・マルチポート・メモ
リに接続され、該メモリからＡＬＵはオペランドを取り
込み、結果を書込む。どの計算結果についても、オペラ
ンドとして、全てのＡＬＵが使用できる。
【０００６】必要となるバンド幅を獲得するために、La
brousse 等によるＶＬＩＷアーキテクチャにおけるマル
チポート・メモリでは特殊な設計を要求しており、各機
能ユニットの各オペランドがファネル・ファイル（funn
el file） と称するローカル記憶ユニットを有する。全
ての機能ユニットとファネル・ファイルはクロスバー・
スイッチの両側に配置される。しかし、レジスタ・ファ
イルは機能ユニットの１つと見なされるため、ＡＬＵに
よるレジスタ・ファイルへのアクセスは、マルチ・ポー
ト・メモリを通じて行われる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、オフ
・チップ遅延の短縮化と局所的な高密度化により性能改
善を達成する、並列ＡＬＵのための新たなレジスタ・フ
ァイル構成を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、各ＡＬ
ＵはＡＬＵチップ上に配置される自己のより小さなレジ
スタ・ファイルを与えられる。４個の並列ＡＬＵを与え
られた例においては、オン・チップ・レジスタ・ファイ
ルは２つの読取りポートと４つの書込みポートを有す
る。ＡＬＵにより書込まれたデータは、４つの全てのレ
ジスタ・ファイルに同報通信（BROADCAST）される。ロ
ーカル・レジスタ・ファイルのこの様な編成により必要
なピン数が最小化され、また超ＬＳＩ（ＶＬＳＩ）技術
の利用により高密度化が達成できる。これらのローカル
・レジスタ・ファイルはオフ・チップ遅延を除去し、ま
たローカル・レジスタ・ファイル内のワイヤー長がより
短縮化されることにより、性能は一層改善される。
【０００９】
【実施例】デジタル・コンピュータ分野では、初期の標
準プログラム式マシンは一般的に図１の様に示され、演
算論理機構（ＡＬＵ）１１を有し、同機構は２つのオペ
ランドを受け取り、制御ユニット１２で決定されるよう
に算術或いは論理オペレーションを前記２つのオペラン
ドにより達成する。そして結果をアキュムレータ１３に
記憶する。最初に、２つのオペランドがメモリ１４から
それぞれバッファ１５、１６に読取られる。反対に、ア
キュムレータ１３の内容はメモリ１４に記憶される。し
かし、アキュムレータ１３に記憶された結果は、しばし
ば一連のプログラム・ステップにおける次回の順次オペ
レーションに使用されるため、アキュムレータ１３の内
容はＡＬＵ１１にオペランドの１つとして入力される。
【００１０】１９６４年に紹介されたＩＢＭ Ｓｙｓｔ
ｅｍ ３６０のアーキテクチャでは、図１に示す基本設
計に加え、レジスタ・ファイルを導入することにより改
善を図った。この時のアーキテクチャは一般的に図２で
示され、制御ユニット２２の制御の下で算術及び論理オ
ペレーションを達成するＡＬＵ２１を有している。ＡＬ
Ｕ２１とメモリ２４間の大きなレジスタ・ファイル２３
は図１のアキュムレータ１３と、オペランド・バッファ
１５及び１６の代わりに用いられている。一連のオペラ
ンドはこのレジスタ・ファイル内に記憶され、メモリ・
フェッチの遅延を最小化することによりシステムのスピ
ードを向上させている。レジスタ・ファイル２３内のデ
ータは、制御ユニット２２からの読取りアドレスＲADD1
とＲADD2に応答して読出される。ＡＬＵ２１からの結果
データは、やはり制御ユニット２２からの書込みアドレ
スＷADD'に応答してレジスタ・ファイル２３に書込まれ
る。
【００１１】前述した内容は前置きとして述べたもので
あり、非常に一般的であり、本発明におけるレジスタ・
ファイルの意味合いを明らかにするために説明したもの
である。レジスタ・ファイル２３は、メモリという用語
が一般的に、データ処理技法において使用されるといっ
た観点からすると、いわゆるメモリではない。メモリ・
アーキテクチャの完璧な階層化においては、レジスタ・
ファイル２３は階層の頂点に位置する。すなわち、キャ
ッシュよりもＡＬＵ２１に近い。図２に示すメモリ２４
はキャッシュ、ランダム・アクセス・メモリ（ＲＡ
Ｍ）、直接アクセス記憶装置（ＤＡＳＤ）を含む。
【００１２】本発明は、複数のＡＬＵチップがレジスタ
・ファイルに接続されるＶＬＩＷ並列コンピュータ・ア
ーキテクチャのためのレジスタ・ファイルに関する。同
レジスタ・ファイルは別チップ上に存在する。このアー
キテクチャの例は図３に示され、ここでは４個のＡＬＵ
３１、３２、３３、３４がレジスタ・ファイル３５に接
続される。これら各装置は単一集積回路チップ内に構成
される。メモリが例えばクロスバー・スイッチ等の相互
接続メカニズムを通じて複数プロセサにより共有される
ＭＩＭＤと比較して、ＶＬＩＷはレジスタを共有し、明
確な相互接続メカニズムを有さない。レジスタ・ファイ
ルはエンジン内の全ての活動化処理（ＡＬＵ）から書込
みデータを受取する。従って、このレジスタ・ファイル
構造では、従来の概念における明確なスイッチングは存
在しない。所与のレジスタは常に任意のＡＬＵにより書
込むことができる。必要なことは、ＡＬＵが書込みオペ
レーションを実行するようにＡＬＵに命令を与えること
だけである。書込みオペレーションは１つではなく全て
のレジスタ・ファイルに行われるので、干渉の問題は発
生しない。
【００１３】図３のアーキテクチャでは、３つのレジス
タ・ファイル・オペレーションは３×４すなわち１２個
のポートを必要とする。しかし、この構造は２つの理由
により効率的ではない。第１に、レジスタ・オペレーシ
ョンのために複数のチップ・クロスが生じる。第２に、
レジスタ・ファイル３５は数多くのピン（例えば３２ビ
ットの６４ワードでは９００ピン以上が必要）が必要と
なり、チップ面積がほぼピン数（或いはポート数）の自
乗の関数で決まる事実に従えば、高密度ではなくなる。
【００１４】図４は一般的なレジスタ・ファイル構造を
示しており、電界効果トランジスタ（ＦＥＴ）スイッチ
４２、４３、４４を介して、複数のビット・ライン及び
ワード・ラインによりアクセスされる記憶セル４１を含
む。各ポートは自身のワード・ラインとビット・ライン
を必要とする。したがって、セルのエッジの寸法はポー
トの数ｎp と共に直線的に大きくなり、セルの面積はｎ
p 2の関数として大きくなる。セル・エッジ寸法の直線的
な増加は長いライン、大きな容量の発生につながり、性
能を劣化させる。更に、単一ロケーションが複数のＡＬ
Ｕから同時に読取られる可能性があり、セルの安定性に
関する問題を引き起こす。この問題は、データをゲート
するためにセル内に別々の装置を用意すれば対処しうる
が、性能低下の代償を伴う。
【００１５】こうした問題は従来の超高速ファイル構造
をタイム・マルチプレクスすることによって対処しうる
が、マルチプレクス・オペレーションを適切に順序付け
するには複雑化を招く。すなわち、全ての書込みは全て
の読取りに先行することが必要であり、また単一レジス
タへの複数の書込みが許可されると、更に複雑化を招く
ことになる。前述したLabrousse 等によるＶＬＩＷアー
キテクチャのマルチポート・メモリ設計における特殊な
ファネル・ファイルにおいてさえも、書込みポートにマ
ルチプレクサが要求される。
【００１６】本発明では、これらの問題はレジスタ・フ
ァイルを基本ユニットの複数コピーに分割することによ
り対策される。このユニットはマルチポート構成にされ
るが、従来の設計に比較しポート数が飛躍的に減少す
る。ＶＬＩＷアーキテクチャの典型的ユニットでは、Ａ
ＬＵの数に相当するｎa個 の書込みポートと２つの読取
りポートを有する。ｎa 個の書込みポートは前記全コピ
ーへの同時書込みを可能とし、従って同一データを全コ
ピー内に維持することが可能となる。２つの読取りポー
トは１つのＡＬＵに対し左右のオペランドを提供する。
集積回路で実施した場合、この方式は、単一チップ内に
ＡＬＵとレジスタ・ファイルの共存を可能とし、したが
って単一のオフ・チップ交差でレジスタ−レジスタ間オ
ペレーションを行わせることができる、すなわち、１つ
のＡＬＵから他のＡＬＵのレジスタ・ファイル・コピー
への書込みデータの同報通信を可能とする。
【００１７】図５は本発明により改善されたコンピュー
タ・アーキテクチャを示す。ここでも４個の並列ＡＬＵ
の場合が例に取り上げられているが、本発明が他の複数
ＡＬＵの場合、例えば８、１２、１６等の場合について
も適応されることは容易に理解されることである。図５
では４個のチップ５１、５２、５３、５４があり、各々
はＡＬＵとローカル・レジスタ・ファイル（ＲＦ）によ
り構成されている。この例では、各レジスタ・ファイル
は２個のオン・チップ読取りポートと４個のオフ・チッ
プ書込みポートを有している。いずれかのＡＬＵにより
書込まれたデータはバス５５を介して４個の全てのレジ
スタ・ファイルへ同報通信される。
【００１８】各レジスタ・ファイルは６個のポートしか
持たず、図３に示すレジスタ・ファイル３５のような単
一１２ポート・レジスタ・ファイルの場合に比較して２
倍から４倍小さくなる。レジスタ・ファイル当たりのポ
ート数を減少することにより、レジスタ・ファイル内に
おける内部キャパシタンスは著しく低く抑えられ、性能
を向上できる。また、オフ・チップ遅延は最小化され、
レジスタ・ファイルの共有書込みポートは、所与のサイ
クルにおいて、どのＡＬＵでも、前回サイクルにおいて
いずれかのＡＬＵで得られた結果にアクセスできること
を保証する。
【００１９】多少の変更も可能であり、また技術的詳細
によっては望まれることであろう。例えば、図６に示す
ように、単一レジスタ・ファイル・コピーに４個の読取
りポートを与えることにより、２つの独立なＡＬＵとの
通信が可能となる。単一チップ内に２つのＡＬＵを構成
する技術が可能な場合には、この例は有利な構成とな
る。また、この例では２つのチップ上にトータル４個の
ＡＬＵ６１、６２、６３、６４を配置しており、各チッ
プは同報通信バス６７により相互接続される単一レジス
タ・ファイル６５、６６を有する。しかし、更に多くの
ＡＬＵが、特定のＶＬＩＷアーキテクチャにおいて利用
されることが理解されよう。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ローカル・レジスタ・ファイルの前述の様な編成によ
り、必要となるピン数が最小化され、また超ＬＳＩ（Ｖ
ＬＳＩ）技術の利用により高密度化が達成できる。これ
らのローカル・レジスタ・ファイルはオフ・チップ遅延
を除去し、またローカル・レジスタ・ファイル内のワイ
ヤー長がより短縮化されることにより、性能は一層改善
される。
【図面の簡単な説明】
【図１】典型的プログラム式デジタル・コンピュータ・
アーキテクチャのブロック図である。
【図２】レジスタ・ファイルを組み込んだ従来のコンピ
ュータ・アーキテクチャのブロック図である。
【図３】共有マルチポート・レジスタ・ファイルを有す
るＶＬＩＷ並列コンピュータ・アーキテクチャのブロッ
ク図である。
【図４】レジスタ・ファイル設計への直接的アプローチ
による問題点を説明するための、図３におけるレジスタ
・ファイル内の１つの記憶セルを示す図である。
【図５】ローカル・レジスタ・ファイルを採用した本発
明による並列コンピュータ・アーキテクチャのブロック
図である。
【図６】図５に示す並列コンピュータ・アーキテクチャ
の別の実施例のブロック図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】演算論理機構と、前記演算論理機構により
    アクセスされるオン・チップ読取りポート及び前記演算
    論理機構の数に等しい複数の書込みポートを有するロー
    カル・レジスタ・ファイルとを各々有する、複数の集積
    回路チップと、 各前記演算論理機構と各前記ローカル・レジスタ・ファ
    イルの書込みポートのうちの対応する１つとを相互にか
    つ直接に接続する通信バスとを含み、 書込みオペレーション時に、前記演算論理機構が全ての
    前記ローカル・レジスタ・ファイルに直接に書込みを行
    うことを特徴とする並列コンピュータ・システム。
  2. 【請求項２】前記各チップが１つの演算論理機構と１つ
    のローカル・レジスタ・ファイルとを有することを特徴
    とする、請求項１記載の並列コンピュータ・システム。
  3. 【請求項３】前記各チップが複数の演算論理機構と１つ
    のレジスタ・ファイルとを有することを特徴とする、請
    求項１記載の並列コンピュータ・システム。
  4. 【請求項４】各チップが１つの演算論理機構と１つのロ
    ーカル・レジスタ・ファイルとを有する、４個の前記集
    積回路チップを具備することを特徴とする、請求項１記
    載の並列コンピュータ・システム。
  5. 【請求項５】各チップが複数の演算論理機構と１つのロ
    ーカル・レジスタ・ファイルとを有する、２個の前記集
    積回路チップを具備することを特徴とする、請求項１記
    載の並列コンピュータ・システム。
JP3167526A 1990-10-31 1991-06-13 並列コンピュータ・システム Expired - Lifetime JPH0776923B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US607176 1990-10-31
US07/607,176 US5301340A (en) 1990-10-31 1990-10-31 IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to every register file per cycle

Publications (2)

Publication Number Publication Date
JPH04230527A JPH04230527A (ja) 1992-08-19
JPH0776923B2 true JPH0776923B2 (ja) 1995-08-16

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ID=24431146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3167526A Expired - Lifetime JPH0776923B2 (ja) 1990-10-31 1991-06-13 並列コンピュータ・システム

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US (1) US5301340A (ja)
JP (1) JPH0776923B2 (ja)

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