JPH08328867A

JPH08328867A - ディジタルシグナルプロセッサのプログラム確認方法及びディジタルシグナルプロセッサシステム

Info

Publication number: JPH08328867A
Application number: JP7139115A
Authority: JP
Inventors: Yasuyuki Nakamura; 康幸仲村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-06-06
Filing date: 1995-06-06
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】ダウンロードされた処理プログラムが正しい
ものであるかどうかの確認をすることで、ディジタルシ
グナルプロセッサ（ＤＳＰ）の不良動作を防止するディ
ジタルシグナルプロセッサのプログラム確認方法及びそ
のシステムを提供する。【構成】中央制御装置から、前記処理プログラムと共
にテストプログラムをダウンロードした後に、テスト指
令を出し、ディジタルシグナルプロセッサは、前記テス
ト指令に基づいて前記テストプログラムを実行し、前記
中央制御装置は、前記ディジタルシグナルプロセッサか
らの応答に基づいて、前記処理プログラムが正常にロー
ドされたか否かを確認する（図２，図５）。前記テスト
プログラム３０は、前記処理プログラム中に分散して挿
入された一連の無条件分岐３０２〜３０７を含み、前記
一連の無条件分岐が正常に実行されたか否かを判定す
る。又、前記テストプログラムは、前記処理プログラム
のビットエラーを確認するアルゴリズムを含む図６）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルシグナルプ
ロセッサの処理プログラムが外部から正しく設定されて
いるか否かの確認方法及びそのシステムに関するもので
あり、特に外部からダウンロードされた処理プログラム
が、ディジタルシグナルプロセッサの外部に接続された
命令ＲＡＭ或いはディジタルシグナルプロセッサ内部の
命令ＲＡＭに正しく設定されているか否かを確認するプ
ログラム確認方法及びそのシステムに関するものであ
る。

【０００２】

【従来の技術】従来から、信号の値を記憶したり処理特
性を状況に応じて変える適応型の処理に使用されるデバ
イスにの１つとして、ディジタルシグナルプロセッサ
（以下、ＤＳＰと称する）がある。ＤＳＰは、プログラ
ム制御により、その周辺回路を変更することなく処理内
容を変えることができる。

【０００３】従って、多くの場合、ＤＳＰの処理命令を
記憶するメモリとしてＲＯＭだけではなくＲＡＭが用い
られ、ＤＳＰに接続された外部より、例えば中央制御装
置（以下、ＣＰＵと称する）などによって処理プログラ
ムが命令ＲＡＭにダウンロードされ、ＤＳＰはダウンロ
ードされた処理プログラムに従って処理を行う。即ち、
ＤＳＰはダウンロードされた処理プログラムを１命令ず
つフェッチし、デコードし、デコードした結果に応じた
処理を実行していく。

【０００４】このようなＤＳＰを使用したシステムで
は、電源立ち上げ時やシステムリセット時に、ＤＳＰに
行わせる処理プログラムを命令ＲＡＭにダウンロード
し、ダウンロード終了後にＤＳＰに動作開始の起動信号
を出力する。ＤＳＰは、起動信号が入力され次第、命令
ＲＡＭにダウンロードされた命令を実行する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ＤＳＰを使用した処理系では、ＤＳＰのプログラムのダ
ウンロード終了後にＣＰＵ等が直ちにＤＳＰに対して処
理の起動をかけるので、ダウンロードされた処理プログ
ラムがＤＳＰの命令形態に準じているか否かの確認がで
きないという問題がある。従って、当該ＤＳＰの命令形
態でない命令が命令ＲＡＭにダウンロードされた場合に
は、ＤＳＰがその命令を実行することができなくなるた
め、装置全体が正常に動作しないという問題が生じる。
また、ＣＰＵのダウンロードのタイミング等の問題によ
り、処理命令を示す一部のビットが正しく書き込まれて
いない場合には、ＤＳＰが書き込まれた誤った命令を実
行するので、処理が正しく行われないばかりか、処理系
の障害を引き起すという問題がある。

【０００６】本発明は、前記従来の欠点を除去し、ダウ
ンロードされた処理プログラムが正しいものであるかど
うかの確認をすることで、ＤＳＰの不良動作を防止する
ディジタルシグナルプロセッサのプログラム確認方法及
びそのシステムを提供する。

【０００７】

【課題を解決するための手段】この課題を解決するため
に、本発明のディジタルシグナルプロセッサのプログラ
ム確認方法は、システム全体の制御を行なう中央制御装
置からダウンロードされた処理プログラムに基づいて、
該中央制御装置からの指令に対応してデータの処理を行
なうディジタルシグナルプロセッサの前記処理プログラ
ムが正常にロードされたか否かを確認するプログラム確
認方法であって、前記中央制御装置から、前記処理プロ
グラムと共にテストプログラムをダウンロードした後
に、テスト指令を出し、前記ディジタルシグナルプロセ
ッサは、前記テスト指令に基づいて前記テストプログラ
ムを実行し、前記中央制御装置は、前記ディジタルシグ
ナルプロセッサからの応答に基づいて、前記処理プログ
ラムが正常にロードされたか否かを確認することを特徴
とする。

【０００８】ここで、前記確認は、前記ディジタルシグ
ナルプロセッサからの応答の有無に基づいて行われ、応
答が所定時間無い場合に、前記処理プログラムが正常に
ロードされていないと判断する。また、前記確認は、前
記ディジタルシグナルプロセッサからの応答の内容に基
づいて行われ、期待しない応答あるいはエラーを表わす
応答の場合に、前記処理プログラムが正常にロードされ
ていないと判断する。また、前記テストプログラムは、
前記処理プログラム中に分散して挿入された一連の無条
件分岐を含み、前記ディジタルシグナルプロセッサによ
り前記一連の無条件分岐が正常に実行されたか否かを、
前記処理プログラムが正常にロードされたか否かと見な
す。また、前記確認は、前記ディジタルシグナルプロセ
ッサからの応答の有無、あるいは期待しない応答の場合
に、前記処理プログラムが正常にロードされていないと
判断する。また、前記テストプログラムは、前記処理プ
ログラムのビットエラーを確認するアルゴリズムを含
み、前記ディジタルシグナルプロセッサによるビットエ
ラーの確認を、前記処理プログラムが正常にロードされ
たか否かと見なす。また、前記アルゴリズムはチェック
サムであり、予め前記中央制御装置で計算されたチェッ
クサムと前記ディジタルシグナルプロセッサにより前記
アルゴリズムに従って計算されたチェックサムとの比較
により、ビットエラーの確認をする。また、前記確認
は、前記ディジタルシグナルプロセッサからの応答の有
無、あるいはエラーを表わす応答の場合に、前記処理プ
ログラムが正常にロードされていないと判断する。

【０００９】又、本発明のディジタルシグナルプロセッ
サのプログラム確認方法は、システム全体の制御を行な
う中央制御装置と、データの処理を行なうディジタルシ
グナルプロセッサと、前記ディジタルシグナルプロセッ
サの処理プログラム群を記憶する命令記憶部と、処理す
るデータ及び処理後のデータを記憶するデータ記憶部
と、前記ディジタルシグナルプロセッサの処理内容を指
定するためのデータを記憶する第１のレジスタと、前記
ディジタルシグナルプロセッサのステータスを記憶する
第２のレジスタとからなるシステムにおけるディジタル
シグナルプロセッサのプログラム確認方法であって、前
記中央制御装置が前記ディジタルシグナルプロセッサの
処理プログラム群を前記命令記憶部に書き込む工程と、
データの処理を開始する以前に、前記中央制御装置が前
記処理プログラム群の第１のプログラムの動作を指示す
るためのデータを前記第１のレジスタに設定する工程
と、前記ディジタルシグナルプロセッサに処理の起動を
かける工程と、前記シグナルプロセッサにより処理を実
行する工程と、前記ディジタルシグナルプロセッサから
の出力信号によって前記第２のレジスタのデータを読み
取る工程と、前記ディジタルシグナルプロセッサによっ
て前記第１のプログラムが正常に実行されたことを前記
読み取りデータが示す場合に、前記ディジタルシグナル
プロセッサへ前記第１のプログラムを除いた処理プログ
ラムの起動をかける行程とを備えることを特徴とする。

【００１０】ここで、前記実行工程は、初期設定を実行
する工程と、複数の無条件分岐命令を実行する工程と、
前記第１のプログラムの実行が正常に終了した場合に前
記第２のレジスタに正常終了を示すデータを設定する工
程と、前記第２のレジスタの設定終了後に前記中央制御
装置に割り込みを出力する工程とからなり、前記無条件
分岐命令実行後の分岐先は、前記第１のプログラム内の
次の無条件分岐命令或いは前記第２のレジスタへのデー
タ設定処理を行なう命令である。

【００１１】又、本発明のディジタルシグナルプロセッ
サのプログラム確認方法は、システム全体の制御を行な
う中央制御装置と、データの処理を行なうディジタルシ
グナルプロセッサと、前記ディジタルシグナルプロセッ
サの処理プログラム群を記憶する命令記憶部と、処理す
るデータ及び処理後のデータを記憶するデータ記憶部
と、前記ディジタルシグナルプロセッサの処理内容を指
定するためのデータを記憶する第１のレジスタと、前記
ディジタルシグナルプロセッサのステータスを記憶する
第２のレジスタとからなるシステムにおけるディジタル
シグナルプロセッサのプログラム確認方法であって、前
記中央制御装置が書き込む処理プログラム群から前記第
１のプログラムデータを除いた全プログラム群を表すデ
ータを記憶する第３のレジスタを設け、前記中央制御装
置が前記ディジタルシグナルプロセッサの処理プログラ
ム群を前記命令記憶部に書き込む工程と、データの処理
を開始する以前に、前記中央制御装置が前記処理プログ
ラム群の第１のプログラムの動作を指示するためのデー
タを前記第１のレジスタに設定する工程と、前記中央制
御装置が書き込む処理プログラム群から前記第１のプロ
グラムデータを除いた全プログラム群を表すデータを前
記第３のレジスタに設定する工程と、前記ディジタルシ
グナルプロセッサに処理の起動をかける工程と、前記シ
グナルプロセッサにより処理を実行する工程と、前記デ
ィジタルシグナルプロセッサからの出力信号によって前
記第２のレジスタのデータを読み取る工程と、前記ディ
ジタルシグナルプロセッサによって前記第１のプログラ
ムが正常に実行されたことを前記読み取りデータが示す
場合に、前記ディジタルシグナルプロセッサへ前記第１
のプログラムを除いた処理プログラムの起動をかける行
程とを備えることを特徴とする。

【００１２】ここで、前記実行工程は、初期設定を実行
する工程と、前記第３のレジスタに書き込まれたデータ
を読み取る工程と、前記第１のプログラムを除いた全プ
ログラム群を順番に処理プログラムとして読み取る工程
と、前記実行工程を前記第１のプログラムを除く全プロ
グラム群の読み取りが終了するまで繰り返す工程と、前
記工程により読み取ったデータを元にして前記第１のプ
ログラムを除いた全プログラム群の構成を表すデータを
求める工程と、前記工程により決まった前記第１のプロ
グラムを除く全プログラム群の構成を表すデータと前記
第３のレジスタに書き込まれたデータを比較する工程
と、前記比較する工程で一致した場合は前記第１のプロ
グラムの実行が正常に終了したことを示すデータを前記
第２のレジスタに設定する工程と、前記第２のレジスタ
の設定終了後に前記中央制御装置に割り込みを出力する
工程とからなり、前記比較する工程において、前記第１
のプログラムを除く全プログラム群の構成を表すデータ
と前記第３のレジスタに書き込まれたデータが一致しな
い場合は、処理プログラムが正しく書き込まれていない
ことを前記第２レジスタにそれを示すデータを設定す
る。

【００１３】又、本発明のディジタルシグナルプロセッ
サシステムは、システム全体の制御を行なう中央制御装
置からダウンロードされた処理プログラムに基づいて、
該中央制御装置からの指令に対応してデータの処理を行
なうディジタルシグナルプロセッサを有するディジタル
シグナルプロセッサシステムであって、前記中央制御装
置は、前記処理プログラムと共にテストプログラムをダ
ウンロードするロード手段と、テスト指令を出す指令手
段と、前記ディジタルシグナルプロセッサからの応答に
基づいて、前記処理プログラムが正常にロードされたか
否かを確認する確認手段とを備え、前記ディジタルシグ
ナルプロセッサは、前記テスト指令に基づいて前記テス
トプログラムを実行する実行手段を備えることを特徴と
する。

【００１４】ここで、前記確認手段は、前記ディジタル
シグナルプロセッサからの応答が所定時間無い場合に、
前記処理プログラムが正常にロードされていないと判断
する。また、前記確認手段は、前記ディジタルシグナル
プロセッサからの応答が期待しない応答あるいはエラー
を表わす応答の場合に、前記処理プログラムが正常にロ
ードされていないと判断する。また、前記テストプログ
ラムは、前記処理プログラム中に分散して挿入された一
連の無条件分岐を含み、前記確認手段は、前記ディジタ
ルシグナルプロセッサにより前記一連の無条件分岐が正
常に実行されなかったことを、前記ディジタルシグナル
プロセッサからの応答の有無、あるいは期待しない応答
から判定し、前記処理プログラムが正常にロードされな
かったと見なす。また、前記テストプログラムは、前記
処理プログラムのビットエラーを確認するアルゴリズム
を含み、前記確認手段は、前記ディジタルシグナルプロ
セッサによるビットエラーの確認を、前記ディジタルシ
グナルプロセッサからの応答の有無、あるいはエラーを
表わす応答から判定し、前記処理プログラムが正常にロ
ードされなかったと見なす。また、前記アルゴリズムは
チェックサムであり、予め前記中央制御装置で計算され
たチェックサムを保持する保持手段を更に備え、前記確
認手段は、予め前記中央制御装置で計算されたチェック
サムと前記ディジタルシグナルプロセッサにより前記ア
ルゴリズムに従って計算されたチェックサムとの比較に
より、ビットエラーの確認をする。

【００１５】

【作用】命令記憶部にダウンロードされた処理プログラ
ムの確認を行うためのテストを行う命令を処理プログラ
ム内に入れておき、装置の電源立ち上げ時或いはリセッ
ト時に、中央制御装置等がダウンロードされた処理プロ
グラムの確認を行うための処理の起動をかけることによ
り、命令記憶部にダウンロードされた処理プログラムが
正しいものであるかどうかの確認をすることができ、簡
単な手順の追加でディジタルシグナルプロセッサの不良
動作を防止する。

【００１６】

【実施例】以下、本実施例を添付図面を用い詳細に説明
する。［実施例１］＜ＤＳＰを含む処理系の構成例＞図１は本発明を実現す
る実施例１のＤＳＰを含む処理系の構成を表す図であ
る。

【００１７】（ＤＳＰ系の例）図１において、１０４ａ
はこれから処理する処理データを記憶する記憶部ａ、１
０２は命令記憶部１０３に記憶した処理プログラムに従
って処理を実行するＤＳＰ、１０４ｂはＤＳＰ１０２が
出力する処理後のデータを記憶する記憶部ｂである。

【００１８】（ＣＰＵ系の例）一方、１０１は装置全体
の制御を行うＣＰＵで、ＲＯＭ１０９に記憶されている
システムプログラム１０９ａやハードディスクやフロッ
ピーディスク等の補助記憶装置１１１に記憶されている
処理プログラム群１０９ｂ，１０９ｃをＲＡＭ１１０に
ダウンロードして、各種の制御処理を行う。１０９は、
ＣＰＵ１０１を制御するシステムプログラム１０９ａや
ＤＳＰの処理プログラム群１０９ｂ，１０９ｃを記憶す
るＲＯＭ、１１０はＣＰＵ１０１の作業用またはプログ
ラムを補助記憶装置１１１からダウンロードして実行す
るためのＲＡＭ、１１１はＣＰＵ１０１の補助記憶装置
で、例えばハードディスクやフロッピーディスクやＭＯ
やＣＤ−ＲＯＭ等からなる。１１２はＣＰＵ１０１の周
辺部と信号を交換するためのバス、１１３はＣＰＵ１０
１と外部の通信手段等とのインタフェースを行う周辺装
置インタフェース回路である。１１４はウォッチドック
タイマで、ＤＳＰ１０２を信号１０７により起動した時
に、信号１１６によりイニシャライズしておき、ＤＳＰ
１０２が暴走してＤＳＰ１０２からの割り込み信号１０
８が所定の時間内に発生しない場合には、ウォッチドッ
クタイマ１１４より割り込み信号１１５を発生させてＣ
ＰＵ１０１に送り、ＣＰＵ１０１に適切な誤り処理をさ
せるためのものである。尚、上記ウォッチドックタイマ
１１４は、ＣＰＵ１０１内部にあってもよい。

【００１９】（ＤＳＰとＣＰＵとの接続例）１０３はＤ
ＳＰ１０２の処理プログラム群を記憶するＲＡＭで構成
される命令記憶部、１０５はＤＳＰ１０２が実行する処
理プログラムを指示するためのコマンドを記憶するコマ
ンドレジスタ、１０６はＤＳＰ１０２のステータスを記
憶するステータスレジスタ、１０７はＣＰＵ１０１がＤ
ＳＰ１０２に起動をかけるための割り込み信号、１０８
はＤＳＰ１０２がＣＰＵ１０１に対して出力する割り込
み信号である。

【００２０】＜ＤＳＰを含む処理系の動作例＞図２は実
施例１におけるＤＳＰ１０２の処理ステップを表すフロ
ーチャートである。電源立ち上げ時或いはシステムリセ
ット時に、ＣＰＵ１０１は、本発明を適用したＤＳＰ１
０２の処理プログラム群を、ＲＯＭ１０９またはＲＡＭ
１１０または補助記憶装置１１１等から命令記憶部１０
３にダウンロードする。ＣＰＵ１０１は命令記憶部１０
３へのダウンロードが終了すると、コマンドレジスタ１
０５に、命令記憶部１０３へのダウンロードが正しく行
われたかの確認を行うためのモード（以下、テストモー
ドと称する）を指示するコマンドを設定する。コマンド
レジスタ１０５へのコマンド設定後、ＣＰＵ１０１は、
起動信号１０７をＤＳＰ１０２に出力することで、ＤＳ
Ｐ１０２に起動をかける。

【００２１】ＣＰＵ１０１からの起動がかかると、図２
に示すステップＳ１０１が満足され、ＤＳＰ１０２は次
のステップＳ１０２へ進む。ステップＳ１０２では、コ
マンドレジスタ１０５に設定されたコマンドの解読を行
う。即ち、ＣＰＵ１０１によってコマンドレジスタ１０
５に設定されたコマンドを読み取って、起動がかかった
処理動作がテストモードであるか、別の処理であるかの
判断を行う。コマンドレジスタ１０５に設定されたコマ
ンドがテストモードを表す場合は、ステップ１０３へ進
み、ＤＳＰ１０２はテストモードの処理を開始する。ス
テップＳ１０２で読み取ったコマンドがテストモード以
外である場合は、ステップＳ１０４へ進み、コマンドレ
ジスタにセットしたコマンドに対応した処理を実行す
る。

【００２２】（テストモードプログラムの構成例）図３
にテストモードの処理プログラムの構成例を示す。テス
トモードプログラム３０は、図３の参照符号３０１から
３０９に示すように、各命令及び処理からなる。すなわ
ち、本実施例のテストモードプログラムの構成は、テス
トモードのイニシャル処理３０１と、上記ステップＳ１
０４で実行される通常のシステムプログラム３１〜３ｎ
の間に挿入された複数の無条件分岐命令３０２〜３０７
と、ステータスレジスタへのデータ設定処理３０８と、
ＣＰＵ１０１への割り込み信号の出力処理３０９とから
構成される。各無条件分岐命令３０２〜３０７を実行す
ると、次の無条件分岐命令に分岐するようなプログラム
構成になっている。ここで、システムプログラム３１〜
３ｎは、例えばプログラム単位であってもサブルーチン
単位であってもよいし、無条件分岐命令間の容量を優先
してシステムプログラムの途中に強制的に挿入してもよ
い。更に、テストの信頼度を上げるためにランダムにシ
ステムプログラムの容量から計算された適正数を挿入し
てもよい。

【００２３】さて、コマンドレジスタ１０５にテストモ
ードのコマンドが設定されると、ＤＳＰ１０２はまずテ
ストモードのイニシャル処理３０１を実行する。イニシ
ャル処理３０１は、例えばレジスタ等のイニシャルセッ
トであるが、ここでは詳細に述べない。ＤＳＰ１０２
は、命令記憶部１０３に記憶した命令を順に実行するの
で、テストモードの一連のイニシャル処理３０１が終了
すると、次に無条件分岐命令３０２の実行に移る。無条
件分岐命令３０２が正しくダウンロードされていると、
ＤＳＰ１０２が次に実行する命令は無条件分岐命令３０
２の分岐先の命令、即ち無条件分岐命令３０３である。

【００２４】このように全体の処理プログラム中に複数
の無条件分岐命令をいれておき、テストモード実行のと
きに各無条件分岐命令を次々に実行されるように構成さ
れている。全体の処理プログラムが正しくダウンロード
されている場合は、ｎ番目の無条件分岐命令３０７まで
実行されて、ステップＳ１０５の最終命令の実行判断が
満足され、ステップＳ１０６へ進む。

【００２５】ステップＳ１０６では、ＤＳＰ１０２の分
岐先の命令、即ち図１に示すステータスレジスタ１０６
への正常動作のステータス設定処理３０８の処理を行
う。すなわち、ダウンロードされたプログラムが命令記
憶部１０３に正しくダウンロードされていることを示す
ステータスが、ステータスレジスタ１０６に設定され
る。次のステップＳ１０７では、ＤＳＰ１０２がステー
タスレジスタ１０７にステータスを設定し、割り込み信
号１０８をＣＰＵ１０１に出力し、テストモードの処理
を終了する。

【００２６】本実施例によるテストモードは、無条件分
岐命令間の移動が主であるので、テストモードの命令中
に誤った命令が１つでもダウンロードされていると、Ｄ
ＳＰ１０２は誤った命令を、即ち、他のテストモード処
理以外の処理プログラムを実行したり暴走したりするこ
とになる。したがって、ＤＳＰ１０２がステータスレジ
スタ１０７にステータスを設定することはない。

【００２７】従って、ＣＰＵ１０１は、ステータスレジ
スタ１０６の内容を検索することにより、テストモード
以外の処理プログラムが実行されていることを確認する
ことができる。更に暴走した場合には、図１に示すウォ
ッチドックタイマ１１４等により、ＤＳＰ１０２に起動
をかけた時に信号１１６によりウォッチドックタイマ１
１４をイニシャライズしておき、それからの時間を監視
し、タイムアウトで割込信号１１５を発生させ、ＣＰＵ
１０１により誤り処理をすることで、命令記憶部１０３
へのダウンロードが正常に行われたかどうかの信頼性の
高い確認と誤り処理をすることができる。つまり、所定
の時間が経過してもＤＳＰ１０２からの割り込みが出力
されない場合は、命令記憶部１０３への命令のダウンロ
ードが正常に行われなかったことを知ることができる。

【００２８】尚、実際には、全ての無条件分岐命令が正
常に実行されたからといって、システムプログラム全体
にエラーが無いとは言いきれないが、無条件分岐命令を
適正な間隔で適正な数だけ挿入することにより、そのテ
ストの信頼度を高めることができることは明かである。［実施例２］＜ＤＳＰを含む処理系の構成例＞図４は本発明を実現す
る実施例２のＤＳＰを含む処理系の構成を表す図であ
る。なお、図４において、図１の構成と同様の機能を果
す要素については、図１と同一の参照符号で示す。

【００２９】図４において、参照符号４０１で示すブロ
ックは、ＣＰＵ１０１が命令記憶部１０３にダウンロー
ドする処理プログラム群からテストモードを実行するた
めのプログラムデータを差し引いたプログラム群の、デ
ータとしてのチェックサムを記憶するチェックサムデー
タレジスタ（ＣＳＲ）である。＜ＤＳＰを含む処理系の動作例＞図５は実施例２におけ
るＤＳＰ１０３の処理ステップを示すフローチャートで
ある。

【００３０】ＣＰＵ１０１は、システムの電源立ち上げ
時或いはリセット時、命令記憶部１０３にＤＳＰ１０２
の処理プログラム群をダウンロードする。前記実施例１
で説明したように、前記処理プログラムには、ＤＳＰ１
０２の処理プログラム群が命令記憶部１０３に正しくダ
ウンロードされているかの確認を行うテストモードプロ
グラムとシステム全体の処理プログラムとが含まれてい
る。

【００３１】ＣＰＵ１０１は、前記実施例１と同様に、
コマンドレジスタ１０５にテストモードの実行を指示す
るコマンドを設定し、更にダウンロードする処理プログ
ラム群からテストモードの処理プログラム部分を除いた
残りの処理プログラム群のチェックサムを取り、チェッ
クサムデータをＣＳＲ４０１に設定する。ＣＰＵ１０１
は、各レジスタへの設定が終了すると、ＤＳＰ１０２に
対し起動信号１０７によって起動をかける。

【００３２】ＤＳＰ１０２は、ＣＰＵ１０１から起動が
かかると図５に示すステップＳ２０１が満足され、次の
ステップＳ２０２へ進む。ステップＳ２０２では、コマ
ンドレジスタ１０５に書き込まれたコマンドの解読を行
う。コマンドレジスタ１０５に書き込まれたコマンドが
テストモードを示す場合は、ステップＳ２０３へ進み、
ＤＳＰ１０２はテストモードの実行をする。ステップＳ
２０２で、読み取ったコマンドがテストモード以外のも
のを示す場合は、ステップＳ２０４へ進み、ＤＳＰ１０
２は、コマンドレジスタにセットされたコマンドに応じ
た処理プログラムを実行する。

【００３３】（テストモードプログラムの構成例）図６
はＣＰＵ１０１により命令記憶部１０３へダウンロード
された処理プログラム群の一例を示す図である。実施例
２の場合、テストモードの処理プログラム６０とシステ
ムプログラム６１〜６ｎとが、命令記憶部１０３内の異
なる領域にダウンロードされている。

【００３４】ＤＳＰ１０２は、テストモード実行の起動
がかかると、ステップＳ２０３で、図６に示すように、
まずテストモードのイニシャル処理６０１を行う。テス
トモードのイニシャル処理６０１が終了すると、ＤＳＰ
１０２はテストモード処理６０２を開始する。即ち、Ｄ
ＳＰ１０２は、ＣＰＵ１０１によってＣＳＲ４０１に書
き込まれたデータの読み取りを行う。

【００３５】次に、ＤＳＰ１０２は、ＣＰＵ１０１によ
って命令記憶部１０３にダウンロードされた処理プログ
ラム群から、テストモード処理を行うプログラム部分を
除いたプログラム群をデータとして順に読み取り、読み
取ったデータをもとにしてチェックサムデータを算出し
ていく。つまり、命令を示すコードを処理データとして
ＤＳＰ１０２内部にとりこんでチェックサムを求める処
理を実行していく。ＤＳＰ１０２は、図６に示すシステ
ムプログラムを全てデータとして読み取ることで、シス
テムプログラムのチェックサムデータが求められる。

【００３６】図５のステップＳ２０５では、ＤＳＰ１０
２は、算出したシステムプログラムのチェックサムデー
タと、予め読み取ったＣＳＲ４０１のデータとを比較す
る。ＣＳＲ４０１に書き込まれたデータとテストモード
によって求めたチェックサムデータとが一致している場
合は、正常と判断してステップＳ２０６へ進む。ステッ
プＳ２０６で、ＤＳＰ１０２は、ＣＰＵ１０１によって
処理プログラム群が命令記憶部１０３に正しくダウンロ
ードされたとして、正常動作を示すステータスをステー
タスレジスタ１０６に設定する。次にステップＳ２０８
で、ＣＰＵ１０１に割り込み信号１０８を出力し終了す
る。

【００３７】ステップＳ２０５で、ＣＳＲ４０１のデー
タとステップＳ２０３によりテストモードを実行するこ
とにより求めたチェックサムデータとが一致しない場合
は、ステップＳ２０７へ進み、ステータスレジスタ１０
６に異常動作を示すステータスを設定し、ステップＳ２
０８で、ＣＰＵ１０１に割り込み信号１０８を出力し終
了する。尚、本例では、チェックサムデータの一致を判
定したが、例えばチェックサムが所定値、たとえば
“０”になるように処理プログラム中にデータを加えれ
ば、チェックサムデータレジスタは必要なく、チェック
サムの演算結果から直接異常を判定できる。

【００３８】通常、ＣＰＵ１０１は、ＤＳＰ１０２にテ
ストモードの起動を行った後に、ＤＳＰ１０２からの割
り込み信号１０８が出力されたことを認識すると、ステ
ータスレジスタ１０６のステータスの読み取りを行う。
ＣＰＵ１０１は、読み取ったステータスレジスタ１０６
のステータスが正常動作を示す場合は、命令記憶部１０
３への処理プログラム群のダウンロードが正しく行われ
たものと判断するが、読み取ったステータスが異常動作
を示すもの、或いは定義されていないものを示す場合
は、命令記憶部１０３へのダウンロードが正しく行われ
なかったと判断し、再度ダウンロードを行う。

【００３９】また、実施例１と同様に、ＤＳＰ１０２に
信号線１０７を介して起動をかけてからの時間をタイマ
等で監視しておき、起動をかけてから所定の時間が経過
してもＤＳＰ１０２からの割り込み信号１０８が出力さ
れない場合、すなわち、ＣＰＵ１０１が、ＤＳＰ１０に
信号線１０７を介して起動をかけると同時にウォッチド
ックタイマ１１４に信号線１１６を介してイニシャライ
ズを行い、ＤＳＰ１０２からの割り込み信号１０８が所
定の時間内に発生しない場合、ウォッチドックタイマ１
１４より割込信号１１５を発生させ、ＣＰＵ１０１に誤
り処理を知らせる。ＣＰＵ１０１は、この時、異常動作
と判断して再度ダウンロードを行う。尚、本実施例で
は、実施例１と２とを独立して説明したが、これを組み
合わせることで、更に確認の信頼度を高めることができ
る。又、本発明は、複数の機器から構成されるシステム
に適用しても、１つの機器から成る装置に適用しても良
い。また、本発明はシステム或は装置にプログラムを供
給することによって達成される場合にも適用できること
はいうまでもない。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
ダウンロードされた処理プログラムが正しいものである
かどうかの確認をすることで、ＤＳＰの不良動作を防止
するディジタルシグナルプロセッサのプログラム確認方
法及びそのシステムを提供デキる。

【００４１】すなわち、ＤＳＰの処理プログラム群を記
憶する命令記憶部にテストモードを含んだプログラムを
ダウンロードし、ＤＳＰが組込まれたシステムの処理プ
ログラムを実行する前にテストモードを動作させること
により、ＤＳＰの処理プログラムのダウンロードが正常
に行われているかどうかの確認が出来る。また、ＤＳＰ
を組込んだシステムの電源立ち上げ時、或いはリセット
時に直ちに、システムの処理プログラムの起動をかけな
いので、ＤＳＰが異常に動作することによる周辺回路へ
の悪影響を防止することが出来る。

【００４２】また、ＤＳＰが正常に動作を行ったとき
に、ＣＰＵが読み取ることが可能なレジスタに動作正常
のステータスを書き込むことにより、ＣＰＵがＤＳＰの
動作状態を判断できる。更に、正しくダウンロードされ
ない場合は、ＤＳＰが暴走するような構成のプログラム
をテストモードとすることで、ＤＳＰに起動をかけてか
らの経過時間をタイマ等により監視することにより、所
定時間が経過してもＤＳＰからの割り込みがない場合
は、ＤＳＰが異常動作していると判断できる。

【００４３】更に、また、システムのプログラムデータ
を処理データとしてＤＳＰ内部に読み取り、チェックサ
ムを求め、あらかじめＣＰＵにより書き込まれたチェッ
クサムデータと比較することで、命令メモリにダウンロ
ードされた処理プログラムがデータの上で正しいもので
あるかどうかを完全に確認することが可能になるという
効果がある。

【図面の簡単な説明】

【図１】実施例１のＤＳＰを含む処理系の構成例を表す
図である。

【図２】実施例１におけるＤＳＰの処理を示すフローチ
ャートである。

【図３】実施例１におけるテストモードの処理プログラ
ムを示す図である。

【図４】実施例２のＤＳＰを含む処理系の構成例を表す
図である。

【図５】実施例２におけるＤＳＰの処理を示すフローチ
ャートである。

【図６】実施例２におけるテストモードの処理プログラ
ムを示す図である。

【符号の説明】

１０１ＣＰＵ１０２ＤＳＰ１０３命令記憶部１０４ａこれから処理する処理データ１０４ｂＤＳＰで処理後の処理データ１０５コマンドレジスタ１０６ステータスレジスタ１０７起動信号１０８割り込み信号１０９割り込み信号１０９ａシステムプログラム１０９ｂ処理プログラム群１０９ｃ処理プログラム群１１０ＲＡＭ１１１補助記憶装置１１２バス１１３周辺インタフェース回路１１４ウォッチドックタイマ１１５割込信号１１６イニシャライズ信号４０１チェックサムレジスタ（ＣＳＲ）

Claims

【特許請求の範囲】

【請求項１】システム全体の制御を行なう中央制御装
置からダウンロードされた処理プログラムに基づいて、
該中央制御装置からの指令に対応してデータの処理を行
なうディジタルシグナルプロセッサの前記処理プログラ
ムが正常にロードされたか否かを確認するプログラム確
認方法であって、前記中央制御装置から、前記処理プログラムと共にテス
トプログラムをダウンロードした後に、テスト指令を出
し、前記ディジタルシグナルプロセッサは、前記テスト指令
に基づいて前記テストプログラムを実行し、前記中央制御装置は、前記ディジタルシグナルプロセッ
サからの応答に基づいて、前記処理プログラムが正常に
ロードされたか否かを確認することを特徴とするプログ
ラム確認方法。
【請求項２】前記確認は、前記ディジタルシグナルプ
ロセッサからの応答の有無に基づいて行われ、応答が所定時間無い場合に、前記処理プログラムが正常
にロードされていないと判断することを特徴とする請求
項１記載のプログラム確認方法。
【請求項３】前記確認は、前記ディジタルシグナルプ
ロセッサからの応答の内容に基づいて行われ、期待しない応答あるいはエラーを表わす応答の場合に、
前記処理プログラムが正常にロードされていないと判断
することを特徴とする請求項１または２記載のプログラ
ム確認方法。
【請求項４】前記テストプログラムは、前記処理プロ
グラム中に分散して挿入された一連の無条件分岐を含
み、前記ディジタルシグナルプロセッサにより前記一連
の無条件分岐が正常に実行されたか否かを、前記処理プ
ログラムが正常にロードされたか否かと見なすことを特
徴とする請求項１記載のプログラム確認方法。
【請求項５】前記確認は、前記ディジタルシグナルプ
ロセッサからの応答の有無、あるいは期待しない応答の
場合に、前記処理プログラムが正常にロードされていな
いと判断することを特徴とする請求項４記載のプログラ
ム確認方法。
【請求項６】前記テストプログラムは、前記処理プロ
グラムのビットエラーを確認するアルゴリズムを含み、
前記ディジタルシグナルプロセッサによるビットエラー
の確認を、前記処理プログラムが正常にロードされたか
否かと見なすことを特徴とする請求項１または４記載の
プログラム確認方法。
【請求項７】前記アルゴリズムはチェックサムであ
り、予め前記中央制御装置で計算されたチェックサムと
前記ディジタルシグナルプロセッサにより前記アルゴリ
ズムに従って計算されたチェックサムとの比較により、
ビットエラーの確認をすることを特徴とする請求項６記
載のプログラム確認方法。
【請求項８】前記確認は、前記ディジタルシグナルプ
ロセッサからの応答の有無、あるいはエラーを表わす応
答の場合に、前記処理プログラムが正常にロードされて
いないと判断することを特徴とする請求項６記載のプロ
グラム確認方法。
【請求項９】システム全体の制御を行なう中央制御装
置と、データの処理を行なうディジタルシグナルプロセ
ッサと、前記ディジタルシグナルプロセッサの処理プロ
グラム群を記憶する命令記憶部と、処理するデータ及び
処理後のデータを記憶するデータ記憶部と、前記ディジ
タルシグナルプロセッサの処理内容を指定するためのデ
ータを記憶する第１のレジスタと、前記ディジタルシグ
ナルプロセッサのステータスを記憶する第２のレジスタ
とからなるシステムにおけるディジタルシグナルプロセ
ッサのプログラム確認方法であって、前記中央制御装置が前記ディジタルシグナルプロセッサ
の処理プログラム群を前記命令記憶部に書き込む工程
と、データの処理を開始する以前に、前記中央制御装置が前
記処理プログラム群の第１のプログラムの動作を指示す
るためのデータを前記第１のレジスタに設定する工程
と、前記ディジタルシグナルプロセッサに処理の起動をかけ
る工程と、前記シグナルプロセッサにより処理を実行する工程と、前記ディジタルシグナルプロセッサからの出力信号によ
って前記第２のレジスタのデータを読み取る工程と、前記ディジタルシグナルプロセッサによって前記第１の
プログラムが正常に実行されたことを前記読み取りデー
タが示す場合に、前記ディジタルシグナルプロセッサへ
前記第１のプログラムを除いた処理プログラムの起動を
かける行程とを備えることを特徴とするディジタルシグ
ナルプロセッサのプログラム確認方法。
【請求項１０】前記実行工程は、初期設定を実行する
工程と、複数の無条件分岐命令を実行する工程と、前記
第１のプログラムの実行が正常に終了した場合に前記第
２のレジスタに正常終了を示すデータを設定する工程
と、前記第２のレジスタの設定終了後に前記中央制御装
置に割り込みを出力する工程とからなり、前記無条件
分岐命令実行後の分岐先は、前記第１のプログラム内の
次の無条件分岐命令或いは前記第２のレジスタへのデー
タ設定処理を行なう命令であることを特徴とする請求項
９記載のディジタルシグナルプロセッサのプログラム確
認方法。
【請求項１１】システム全体の制御を行なう中央制御
装置と、データの処理を行なうディジタルシグナルプロ
セッサと、前記ディジタルシグナルプロセッサの処理プ
ログラム群を記憶する命令記憶部と、処理するデータ及
び処理後のデータを記憶するデータ記憶部と、前記ディ
ジタルシグナルプロセッサの処理内容を指定するための
データを記憶する第１のレジスタと、前記ディジタルシ
グナルプロセッサのステータスを記憶する第２のレジス
タとからなるシステムにおけるディジタルシグナルプロ
セッサのプログラム確認方法であって、前記中央制御装置が書き込む処理プログラム群から前記
第１のプログラムデータを除いた全プログラム群を表す
データを記憶する第３のレジスタを設け、前記中央制御
装置が前記ディジタルシグナルプロセッサの処理プログ
ラム群を前記命令記憶部に書き込む工程と、データの処理を開始する以前に、前記中央制御装置が前
記処理プログラム群の第１のプログラムの動作を指示す
るためのデータを前記第１のレジスタに設定する工程
と、前記中央制御装置が書き込む処理プログラム群から前記
第１のプログラムデータを除いた全プログラム群を表す
データを前記第３のレジスタに設定する工程と、前記ディジタルシグナルプロセッサに処理の起動をかけ
る工程と、前記シグナルプロセッサにより処理を実行する工程と、前記ディジタルシグナルプロセッサからの出力信号によ
って前記第２のレジスタのデータを読み取る工程と、前記ディジタルシグナルプロセッサによって前記第１の
プログラムが正常に実行されたことを前記読み取りデー
タが示す場合に、前記ディジタルシグナルプロセッサへ
前記第１のプログラムを除いた処理プログラムの起動を
かける行程とを備えることを特徴とするディジタルシグ
ナルプロセッサのプログラム確認方法。
【請求項１２】前記実行工程は、初期設定を実行する
工程と、前記第３のレジスタに書き込まれたデータを読
み取る工程と、前記第１のプログラムを除いた全プログ
ラム群を順番に処理プログラムとして読み取る工程と、
前記実行工程を前記第１のプログラムを除く全プログラ
ム群の読み取りが終了するまで繰り返す工程と、前記工
程により読み取ったデータを元にして前記第１のプログ
ラムを除いた全プログラム群の構成を表すデータを求め
る工程と、前記工程により決まった前記第１のプログラ
ムを除く全プログラム群の構成を表すデータと前記第３
のレジスタに書き込まれたデータを比較する工程と、前
記比較する工程で一致した場合は前記第１のプログラム
の実行が正常に終了したことを示すデータを前記第２の
レジスタに設定する工程と、前記第２のレジスタの設定
終了後に前記中央制御装置に割り込みを出力する工程と
からなり、前記比較する工程において、前記第１のプログラムを除
く全プログラム群の構成を表すデータと前記第３のレジ
スタに書き込まれたデータが一致しない場合は、処理プ
ログラムが正しく書き込まれていないことを前記第２レ
ジスタにそれを示すデータを設定することを特徴とする
請求項１１記載のディジタルシグナルプロセッサのプロ
グラム確認方法。
【請求項１３】システム全体の制御を行なう中央制御
装置からダウンロードされた処理プログラムに基づい
て、該中央制御装置からの指令に対応してデータの処理
を行なうディジタルシグナルプロセッサを有するディジ
タルシグナルプロセッサシステムであって、前記中央制御装置は、前記処理プログラムと共にテストプログラムをダウンロ
ードするロード手段と、テスト指令を出す指令手段と、前記ディジタルシグナルプロセッサからの応答に基づい
て、前記処理プログラムが正常にロードされたか否かを
確認する確認手段とを備え、前記ディジタルシグナルプロセッサは、前記テスト指令に基づいて前記テストプログラムを実行
する実行手段を備えることを特徴とするディジタルシグ
ナルプロセッサシステム。
【請求項１４】前記確認手段は、前記ディジタルシグ
ナルプロセッサからの応答が所定時間無い場合に、前記
処理プログラムが正常にロードされていないと判断する
ことを特徴とする請求項１３記載のディジタルシグナル
プロセッサシステム。
【請求項１５】前記確認手段は、前記ディジタルシグ
ナルプロセッサからの応答が期待しない応答あるいはエ
ラーを表わす応答の場合に、前記処理プログラムが正常
にロードされていないと判断することを特徴とする請求
項１３または１４記載のディジタルシグナルプロセッサ
システム。
【請求項１６】前記テストプログラムは、前記処理プ
ログラム中に分散して挿入された一連の無条件分岐を含
み、前記確認手段は、前記ディジタルシグナルプロセッサに
より前記一連の無条件分岐が正常に実行されなかったこ
とを、前記ディジタルシグナルプロセッサからの応答の
有無、あるいは期待しない応答から判定し、前記処理プ
ログラムが正常にロードされなかったと見なすことを特
徴とする請求項１３記載のディジタルシグナルプロセッ
サシステム。
【請求項１７】前記テストプログラムは、前記処理プ
ログラムのビットエラーを確認するアルゴリズムを含
み、前記確認手段は、前記ディジタルシグナルプロセッサに
よるビットエラーの確認を、前記ディジタルシグナルプ
ロセッサからの応答の有無、あるいはエラーを表わす応
答から判定し、前記処理プログラムが正常にロードされ
なかったと見なすことを特徴とする請求項１３または１
６記載のディジタルシグナルプロセッサシステム。
【請求項１８】前記アルゴリズムはチェックサムであ
り、予め前記中央制御装置で計算されたチェックサムを
保持する保持手段を更に備え、前記確認手段は、予め前記中央制御装置で計算されたチ
ェックサムと前記ディジタルシグナルプロセッサにより
前記アルゴリズムに従って計算されたチェックサムとの
比較により、ビットエラーの確認をすることを特徴とす
る請求項１７記載のディジタルシグナルプロセッサシス
テム。