JPH08329673A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 クリアする領域を、新たな構成を付加するこ
となく、高速に設定でき、かつ、任意ビット長の領域を
高速にクリアできる半導体メモリを提供する。 【解決手段】 信号線を介して入力される列アドレスを
デコードする列デコーダ（１）と、記憶手段（８）への
書き込み許可領域の始点である第１の列位置と、終点で
ある列位置を１つ進めた第２の列位置とを保持する第１
のレジスタ（３）と、第１のレジスタに保持された第１
の列位置と第２の列位置とから、始点と終点の間を書き
込み許可領域とするフラグを生成するライトフラグ生成
回路（４）と、ライトフラグ生成回路で生成されたフラ
グを一時記憶する一時記憶手段（５）とを有し、列デコ
ーダが、前記第１の列位置および第２の列位置を示す列
アドレスをデコードし、そのデコード結果に基づき、第
１のレジスタに、前記第１の列位置および第２の列位置
を設定する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、半導体メモリに係
わり、特に、ビットマップ・ディスプレイのフレームバ
ッファに用いて好適な半導体メモリに関する。 【０００２】 【従来の技術】従来、ビットマップ・ディスプレイのフ
レームバッファに用いられる半導体メモリは、大量の画
素ビットデータを高速に読み出し、または、書き込む必
要があるため、複数系統のアクセス手段を持ち、ランダ
ムアクセスとシリアルアクセスが同時に可能なものが開
発されている。 【０００３】この種の半導体メモリの例として、日経エ
レクトロニクス，１９８５年５月２０日号，第１９５〜
２１９頁「内外メーカが一斉に参入する画像用２５６Ｋ
デユアルポートメモリ」と題する文献に論じられている
ものがある。 【０００４】この文献の第２０５頁、図６にはシリアル
入力機能の付いていないデュアルポートメモリの内部ブ
ロック図が示され、また、第２１０頁、図１０には、こ
のようなデュアルポートメモリにシリアル入力機能を付
加した場合の動作タイミング図が示されている。 【０００５】ここに示されているシリアル入力機能は、
シリアル出力を中止し、シリアルポートを出力モードに
切り替えた後に、シリアルデータレジスタに任意長の書
き込みデータをシリアル入力し、シリアルデータからメ
モリセルアレイへのデータ転送サイクルを実行すること
により実現している。 【０００６】この機能を使用することにより、任意の複
数ビットの同時書き込みが可能となり、さらに、前記デ
ータ転送サイクルを異なる行アドレスについて連続して
実行することにより、任意の矩形領域を高速にクリアす
ることが可能となる。 【０００７】また、前記文献の第２１５頁、図１３には
複数ビットの同時書き込みをシリアル出力を止めずに実
行できるデュアルポートメモリの内部ブロック図が示さ
れている。 【０００８】ここで示された方法は、シリアルデータレ
ジスタとランダムポートからの入力データとの切り替え
を行うセレクタを設け、データ転送サイクルの列アドレ
スでセレクタをランダムポートからの入力データ選択モ
ードに指定すると共に、同時にビット長、列アドレスを
指定することによりシリアル出力を止めることなく、複
数ビットの同時書き込みを実現している。 【０００９】この場合、シリアルデータレジスタへの書
き込みデータのシリアル入力が不要であるが、列アドレ
ス信号を使用してビット長を指定する方法であるため、
ビット長は１６、３２、６４、１２８ビットの４種に限
定されている。 【００１０】また、この場合にも、データ転送サイクル
を異なる行アドレスについて連続して実行することによ
り、前記４種類のビット長の矩形領域を高速にクリアす
ることが可能である。 【００１１】 【発明が解決しようとする課題】しかしながら、前記従
来技術に示されたようなデュアルポートメモリは、マル
チウィンドウ機能を有するビットマップ・ディスプレイ
のフレームメモリバッファに使用する場合、シリアル出
力を中断することなく、かつ、任意のビット長の矩形領
域（ウィンドウ）内を高速にクリアする必要があるとい
う点について配慮がされていない。 【００１２】即ち、前記従来技術で述べた如く、前記文
献の第２１０頁、図１０に示されている方法では、シリ
アル出力中はメモリセルをクリアする（複数ビットの同
時書き込みを実行するためのデータのシリアル入力、内
部データ転送を行う）ことができず、クリア動作はメモ
リがシリアル出力をしない帰線期間等のタイミングを選
択して実行する必要があり、高速にクリア動作ができな
いという問題点があった。 【００１３】また、前記文献の第２１５頁、図１３に示
されている方法は、同時書き込みビット数が４種類に限
定されており、任意のビット長の領域をクリアできない
という問題点があった。 【００１４】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、半導体
メモリにおいて、簡単な回路構成で、任意ビット長の領
域を高速にクリアすることが可能となる技術を提供する
ことにある。 【００１５】また、本発明の他の目的は、半導体メモリ
において、クリアする領域を、新たな構成を付加するこ
となく、高速に設定することが可能となる技術を提供す
ることにある。 【００１６】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。 【００１７】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。 【００１８】（１）複数の記憶素子を行と列に配列した
記憶手段と、信号線を介して入力される列アドレスをデ
コードする列デコーダと、前記記憶手段の列位置と対応
する記憶エリアを有し、前記記憶手段への書き込み許可
領域の始点である第１の列位置と、終点である列位置を
１つ進めた第２の列位置とを保持する第１のレジスタ
と、前記第１のレジスタに保持された第１の列位置と第
２の列位置とから、前記始点と終点の間を書き込み許可
領域とするフラグを生成する排他的論理和回路からなる
ライトフラグ生成回路と、前記ライトフラグ生成回路で
生成された前記記憶手段への書き込みの可否を示すフラ
グを一時記憶する一時記憶手段とを有し、前記一時記憶
手段のフラグにしたがって書き込みを行う列位置を複数
同時に選択し、書き込みデータを記憶手段の列方向に同
時に転送して書き込む半導体メモリであって、前記第１
のレジスタは、前記列デコーダから出力される、前記信
号線を介して入力される前記記憶手段への許可領域の始
点である第１の列位置と、終点である列位置を１つ進め
た第２の列位置とを示す列アドレスのデコード結果に基
づき、前記記憶手段への書き込み許可領域の始点である
第１の列位置と、終点である列位置を１つ進めた第２の
列位置とが設定されることを特徴とする。 【００１９】前記（１）の手段によれば、列デコーダ
で、信号線を介して入力される記憶手段への許可領域の
始点である第１の列位置と、終点である列位置を１つ進
めた第２の列位置とを示す列アドレスをデコードし、当
該デコード結果に基づき、記憶手段の列位置と対応する
記憶エリアを有する第１のレジスタに、記憶手段への書
き込み許可領域の始点である第１の列位置と、終点であ
る列位置を１つ進めた第２の列位置とを設定・保持し、
ライトフラグ生成回路で、第１のレジスタに保持された
第１の列位置と第２の列位置とから、始点と終点の間を
書き込み許可領域とするフラグを生成し、このライトフ
ラグ生成回路で生成された記憶手段への書き込みの可否
を示すフラグを、一時記憶手段に一時記憶し、一時記憶
手段のフラグに従って書き込みを行う列位置を複数同時
に選択し、書き込みデータを記憶手段の列方向に同時に
転送して書き込むようにしたので、クリアする領域を指
定するための構成を新たに追加することなく、簡単な回
路構成で、記憶手段の列方向に任意のビット長の同時書
き込みが可能となる。 【００２０】 【発明の実施の形態】以下、本発明の発明の実施の形態
を図面を参照して詳細に説明する。 【００２１】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。 【００２２】〔発明の実施の形態１〕図１は、本発明の
一発明の実施の形態（発明の実施の形態１）である半導
体メモリの概略構成を示す内部ブロック図である。 【００２３】図１において、列デコーダ１は、カラムア
ドレス（ＡＹ）をデコードし、出力信号（Ｙ０〜Ｙ２５
５）を出力し、列デコーダ１からの出力信号（Ｙ０〜Ｙ
２５５）は、ポインタレジスタ３とセレクタ６の両方に
入力される。 【００２４】ポインタレジスタ３は、列デコーダ１から
の出力信号（Ｙ０〜Ｙ２５５）の内、選択された１つの
信号により、ポインタレジスタ３の対応するビットが
“１”に設定される。 【００２５】図１に示すポインタレジスタ３は、例え
ば、このようなポインタセットサイクルを２回実行し
て、ポインタレジスタ３のＹ１番目およびＹ５番目のビ
ットが“１”に設定された状態を示している。 【００２６】ライトフラグ生成回路４は、ポインタレジ
スタ３からの出力信号を入力とし、ポインタレジスタ３
の“１”に設定されたビット間を連続して、“１”に設
定するための回路であり、図１に示す如く、排他的論理
和ゲート１２で構成されている。 【００２７】このライトフラグ生成回路４の動作は、ポ
インタレジスタ３のＹ０番目の出力と、ポインタレジス
タ３のＹ１番目の出力とを、排他的論理和ゲート１２で
排他的論理和をとり、その出力を、ライトフラグ生成回
路４のＹ１番目の出力とし、また、ライトフラグ生成回
路４のＹ１番目の出力とポインタレジスタ３のＹ２番目
の出力とを、排他的論理和ゲート１２で排他的論理和を
とり、その出力を、ライトフラグ生成回路４のＹ２番目
の出力とし、以下同様にして、列デコーダ１からの出力
信号に対応する、ポインタレジスタ３のＹ２５５番目の
出力まで行うことにより、“１”に設定されたビット間
を連続して、“１”（フラグ設定状態）にすることであ
る。 【００２８】ライトフラグレジスタ５は、前記ライトフ
ラグ生成回路４からの出力信号を保持する回路であり、
フラグセット信号（ＦＳＥＴ）により前記ライトフラグ
生成回路４からの出力信号（フラグ）をラッチする。 【００２９】図１に示すライトフラグレジスタ５は、ポ
インタレジスタ３のＹ１番目とＹ５番目からの出力によ
り、ライトフラグレジスタ５のＹ１番目〜Ｙ４番目のビ
ットに連続してフラグが生成されたことを示している。 【００３０】ここで、注意すべきことは、終点ポインタ
（図１ではＹ５）はフラグを設定したい終点ビット、即
ち、同時書き込みしたいビット列の最終列アドレスより
１アドレス進んだ列アドレスにポインタを設定する必要
があることである。 【００３１】セレクタ６は、ライトフラグレジスタ５の
出力信号と、列デコーダ１の出力信号のどちらかの一方
を選択して出力する回路であり、選択信号（ＳＥＬ）に
より制御される。 【００３２】データ転送ゲート７は、セレクタ６で選択
されたライトフラグレジスタ５または列デコーダ１から
の出力信号で選択されたビットに対応するゲートを開
き、書き込みデータ（ＤＩＮ）を、メモリセルアレイ８
に入力する。 【００３３】行デコーダ９は、行アドレス（ＡＸ）をデ
コードして、出力信号（Ｘ０〜Ｘ２５５）を出力する。 【００３４】メモリセルアレイ８は、行デコーダ９から
の出力信号（Ｘ０〜Ｘ２５５）の内の選択された１本の
出力信号で指定される行線と、データ転送ゲート７で選
択された列線の交点のメモリセルに、書き込みデータ
（ＤＩＮ）を書き込む。 【００３５】シリアルデータレジスタ１０、データセレ
クタ１１は、シリアルポートへの読み出しデータ（Ｓ
Ｄ）を制御するための回路であり、従来技術におけるデ
ュアルポートメモリと同一であるため説明は省略する。 【００３６】図２は、図１に示す半導体メモリの動作を
示すタイムチャートである。 【００３７】次に、図２を用いて、図１に示す半導体メ
モリの複数ビット同時書き込みの動作例を説明する。 【００３８】図２において、ロウアドレスストローブ信
号（ＲＡＳ：以下、ＲＡＳと称す。）、カラムアドレス
ストローブ信号（ＣＡＳ：以下、ＣＡＳと称す。）、ラ
イトイネーブル信号（ＷＥ：以下、ＷＥと称す。）、ブ
ロックライト指定信号（ＢＷ：以下、ＢＷと称す。）は
外部から与えられる制御信号であり、制御回路２に入力
される。 【００３９】ＲＡＳ、ＣＡＳ、ＷＥは、一般のＭＯＳダ
イナミックメモリの制御信号として当業者には周知の制
御信号であるので、ＲＡＳ、ＣＡＳ、ＷＥによる基本的
な動作の詳細な説明は省略する。 【００４０】ＢＷは、複数ビットの同時書き込みモード
と、通常の動作モードを区別する信号である。 【００４１】図３は、図２に示すタイムチャートの動作
を規定する信号レベルの組み合わせを示す図であり、複
数ビットの同時書き込みを実行するために必要な動作モ
ードの各サイクルに対応して、ＲＡＳ立ち下がり時のＣ
ＡＳ、ＷＥ、ＢＷの信号レベルの状態を示したものであ
る。 【００４２】各動作サイクルを区別するために、ＣＡＳ
とＷＥの信号レベルの組み合わせ使用している。 【００４３】図２のタイムチャートを参照して、本発明
の実施の形態１の半導体メモリの動作を説明する。 【００４４】まず、リセットサイクルでは、ＲＡＳ立ち
下がり時に、ＣＡＳ、ＷＥ、ＢＷが全てＬｏｗレベルで
あることを検出してリセット信号（ＲＳＴ）を発生し、
ポインタレジスタ３をリセットする。 【００４５】次に、ポインタセットサイクル１では、Ｒ
ＡＳ立ち下がり時に、ＣＡＳ、ＷＥがＨｉｇｈレベル、
ＢＷがＬｏｗレベルであることを検出した後、ＲＡＳ立
ち下がり時に、列アドレス（ＡＹｉ）を取り込み、列デ
コーダ１でデコードして、ポインタレジスタ３の列アド
レス（ＡＹｉ）で選択されるビットを“１”に設定、即
ち、ポインタレジスタ３の列アドレス（ＡＹｉ）で選択
されるビットにポインタをセットする。 【００４６】同様に、ポインタセットサイクル２におい
ては、列アドレス（ＡＹｉ）を取り込み、ポインタレジ
スタ３にセットする。 【００４７】このように、本発明の実施の形態１の半導
体メモリでは、ポインタレジスタ３に始点ポインタおよ
び終点ポインタをセットする場合に、従来の半導体メモ
リに使用されるカラムアドレス線と列デコーダ１を使用
して設定することができるので、半導体メモリに新たな
構成を付加する必要がなく、また、ポインタセットサイ
クル１およびポインタセットサイクル２の２サイクルで
セットできるので、高速にセットすることが可能であ
る。 【００４８】フラグ生成サイクルでは、ＲＡＳ立ち下が
り時に、ＣＡＳ、ＢＷがＬｏｗレベル、ＷＥがＨｉｇｈ
レベルであることを検出して、ＲＡＳ立ち下がり時に、
フラグセット信号（ＦＳＥＴ）を発生し、ライトフラグ
生成回路４で生成されたフラグを、ライトフラグレジス
タ５にラッチする。 【００４９】次に、ライトサイクルでは、ＲＡＳ立ち下
がり時に、ＣＡＳがＨｉｇｈレベル、ＷＥ、ＢＷがＬｏ
ｗレベルであることを検出すると共に、行アドレス（Ａ
Ｘｍ）を取り込み、行デコーダ９でデコードして、指定
された行線の、ライトフラグレジスタ５で指定される複
数ビットの列に同時に書き込みデータ（ＤＩＮ）を書き
込む。 【００５０】この時、制御回路２からセレクタ選択信号
（ＳＥＬ）が発生し、このセレクタ選択信号（ＳＥＬ）
により、セレクタ６は、ライトフラグレジスタ５の出力
信号を選択する。 【００５１】このライトサイクルは、図２に示すよう
に、続いて異なる次の行アドレス（ＡＸｍ）について連
続して実行することができる。 【００５２】このように、本発明の実施の形態１の半導
体メモリによれば、例えば、連続した列方向のＭビット
の同時書き込み動作を、行アドレスを＋１しながら順次
繰り返すことにより、Ｍ×Ｎビットの矩形領域を全て
“０”、または、“１”にすることができる。 【００５３】即ち、Ｍ×Ｎの矩形領域を高速にクリアす
ることができる。 【００５４】なお、この動作は、全てのランダムポート
側で制御するので、シリアルポートの動作とは独立して
非同期に実行することができる。 【００５５】〔発明の実施の形態２〕図４は、本発明の
他の発明の実施の形態（発明の実施の形態２）である半
導体メモリの概略構成を示す内部ブロック図である。 【００５６】図４において、図１と同一機能のものは同
一符号を付して示し、その繰り返しの説明は省略する。 【００５７】図４に示す半導体メモリは、ポインタレジ
スタ３の入力端子に列デコーダ１の出力を接続するので
はなく、メモリセルアレイ８の出力の１行分の読み出し
データ（ＲＤ０〜ＲＤ２５５）を接続した点で、前記図
１に示す半導体メモリと相違する。 【００５８】このような構成において、ポインタレジス
タ３への列アドレスポインタの設定は、メモリセルアレ
イ８の任意の１行にポインタデータを書き込んでおき、
その１行分の読み出しデータ（ＲＤ０〜ＲＤ２５５）を
同時にポインタレジスタ３に転送することにより設定す
ることを可能としている。 【００５９】図５は、図４に示す半導体メモリの動作を
示すタイムチャートである。 【００６０】次に、図５を用いて、図４に示す半導体メ
モリの複数ビット同時書き込みの動作例を説明する。 【００６１】ノーマルライトサイクル１では、ＲＡＳ立
ち下がり時に、ＢＷがＨｉｇｈレベルであることを検出
して、通常の書き込み動作を行う。 【００６２】即ち、行アドレス（ＡＸｒ）、列アドレス
（ＡＹｉ）で選択されるメモリセルにポインタを書き込
む。 【００６３】同様に、ノーマルライトサイクル２におい
ては、行アドレス（ＡＸｒ）、列アドレス（ＡＹｊ）で
選択されるメモリセルにポインタを書き込む。 【００６４】次に、ポインタセットサイクルでは、ＲＡ
Ｓ立ち下がり時に、ＢＷがＬｏｗレベル、ＣＡＳ、ＷＥ
がＨｉｇｈレベルであることを検出すると共に、行アド
レス（ＡＸｒ）を取り込む。 【００６５】行デコーダ９が、行アドレス（ＡＸｒ）を
デコードし、メモリセルアレイ８の１本の行を選択する
と、そこに接続されているメモリセル１３のデータが読
み出される。 【００６６】ここで、ＣＡＳをＨｉｇｈレベルからＬｏ
ｗレベルにすることにより、ポインタセット信号（ＰＳ
ＥＴ）を発生し、１行分の読み出しデータ（ＲＤ０〜Ｒ
Ｄ２５５）をポインタレジスタ３にセットする。 【００６７】次のフラグ生成サイクル以降の動作は、前
記発明の実施の形態１の半導体メモリの動作と同じであ
る。 【００６８】このように、本発明の実施の形態２の半導
体メモリにおいても、前記発明の実施の形態１の半導体
メモリと同様、任意の複数ビットの同時書き込みを実行
することができる。 【００６９】なお、前記各発明の実施の形態において
は、メモリセルアレイ８は２５６×２５６の場合につい
て説明したが、これに限定されるものでないことは言う
までもない。 【００７０】また、書き込みデータ入力は、１ビットの
場合について説明したが、これに限定されるものではな
く、複数ビット構成の場合についても同様に実現するこ
とが可能である。 【００７１】また、ポインタレジスタ５のポインタ設定
は、始点と終点の２点の場合について説明したが、これ
に限定されるものではなく、端部のみを指定する１点の
みの設定、または、３点以上のポインタを設定すること
が可能である。 【００７２】さらに、ポインタセットサイクルは、従来
より公知であるページモード動作を用いて、高速に実行
することが可能である。 【００７３】また、図２および図３に示した信号の組み
合わせも、これに限定されるものでないことは言うまで
もない。 【００７４】さらに、ブロックライト指定信号（ＢＷ）
は、説明の都合上使用したものであり、従来のデュアル
ポートメモリに使用されている信号だけのタイミングの
組み合わせで代行することも可能である。 【００７５】以上、本発明を発明の実施の形態に基づき
具体的に説明したが、本発明は、前記発明の実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更し得ることは言うまでもない。 【００７６】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 【００７７】（１）本発明によれば、半導体メモリにお
いて、列方向の連続した複数ビットの同時書き込み範囲
を、始点および終点ポインタで設定し、メモリの列方向
の任意の複数ビットの同時書き込みができるようにした
ので、任意のビット長の領域を高速にクリアすることが
可能である。 【００７８】また、この列方向の任意の複数ビットの同
時書き込みは列方向に連続して行うことができるので、
任意の矩形領域を高速にクリアできる。 【００７９】（２）本発明によれば、半導体メモリにお
いて、列方向の連続した複数ビットの同時書き込み範囲
を設定するための始点および終点ポインタを、新たな構
成を従来の半導体メモリに付加することなく、高速に設
定することが可能となる。

【図面の簡単な説明】 【図１】本発明の一発明の実施の形態（発明の実施の形
態１）である半導体メモリの概略構成を示す内部ブロッ
ク図である。 【図２】図１に示す半導体メモリの動作を示すタイムチ
ャートである。 【図３】図２に示すタイムチャートの動作を規定する信
号レベルの組み合わせを示す図である。 【図４】本発明の他の発明の実施の形態（発明の実施の
形態２）である半導体メモリの概略構成を示す内部ブロ
ック図である。 【図５】図４に示す半導体メモリの動作を示すタイムチ
ャートである。 【符号の説明】 １…列デコーダ、２…制御回路、３…ポイントレジス
タ、４…ライトフラグ生成回路、５…ライトフラグレジ
スタ、６…セレクタ、７…データ転送ゲート、８…メモ
リセルアレイ、９…行デコーダ、１０…シリアルデータ
レジスタ、１１…データセレクタ。

Claims (1)

1. 【特許請求の範囲】 １．複数の記憶素子を行と列に配列した記憶手段と、信
   号線を介して入力される列アドレスをデコードする列デ
   コーダと、前記記憶手段の列位置と対応する記憶エリア
   を有し、前記記憶手段への書き込み許可領域の始点であ
   る第１の列位置と、終点である列位置を１つ進めた第２
   の列位置とを保持する第１のレジスタと、前記第１のレ
   ジスタに保持された第１の列位置と第２の列位置とか
   ら、前記始点と終点の間を書き込み許可領域とするフラ
   グを生成する排他的論理和回路からなるライトフラグ生
   成回路と、前記ライトフラグ生成回路で生成された前記
   記憶手段への書き込みの可否を示すフラグを一時記憶す
   る一時記憶手段とを有し、前記一時記憶手段のフラグに
   したがって書き込みを行う列位置を複数同時に選択し、
   書き込みデータを記憶手段の列方向に同時に転送して書
   き込む半導体メモリであって、 前記第１のレジスタは、前記列デコーダから出力され
   る、前記信号線を介して入力される前記記憶手段への許
   可領域の始点である第１の列位置と、終点である列位置
   を１つ進めた第２の列位置とを示す列アドレスのデコー
   ド結果に基づき、前記記憶手段への書き込み許可領域の
   始点である第１の列位置と、終点である列位置を１つ進
   めた第２の列位置とが設定されることを特徴とする半導
   体メモリ。