JPH07121430A - デジタル映像信号処理用メモリシステム - Google Patents
デジタル映像信号処理用メモリシステムInfo
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- JPH07121430A JPH07121430A JP6093944A JP9394494A JPH07121430A JP H07121430 A JPH07121430 A JP H07121430A JP 6093944 A JP6093944 A JP 6093944A JP 9394494 A JP9394494 A JP 9394494A JP H07121430 A JPH07121430 A JP H07121430A
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- 230000006837 decompression Effects 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Multimedia (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 映像信号の圧縮および復元過程に必要とする
ランダムブロック読出しおよびシリアルブロック書込み
機能を備えて、国際規格の映像信号処理に適したデジタ
ル映像信号処理用メモリシステムを提供する。 【構成】 外部から印加される信号を利用してＲＢＡを
制御するＲＢＡ制御手段３０、前記ＲＢＡ制御手段３０
の制御により初期アドレスを発生させるアドレス発生手
段９、前記ＲＢＡ制御器３０およびアドレス発生手段９
の制御によりデータが格納されるメモリセルアレー手段
４０、前記ＲＢＡ制御手段３０およびアドレス発生手段
９の制御によりメモリセルアレー手段４０のデータ転送
を制御する転送制御手段８、および前記ＲＢＡ制御手段
３０および転送制御手段８の制御によりデータの入出力
を行う入出力手段７を含んでいる。
ランダムブロック読出しおよびシリアルブロック書込み
機能を備えて、国際規格の映像信号処理に適したデジタ
ル映像信号処理用メモリシステムを提供する。 【構成】 外部から印加される信号を利用してＲＢＡを
制御するＲＢＡ制御手段３０、前記ＲＢＡ制御手段３０
の制御により初期アドレスを発生させるアドレス発生手
段９、前記ＲＢＡ制御器３０およびアドレス発生手段９
の制御によりデータが格納されるメモリセルアレー手段
４０、前記ＲＢＡ制御手段３０およびアドレス発生手段
９の制御によりメモリセルアレー手段４０のデータ転送
を制御する転送制御手段８、および前記ＲＢＡ制御手段
３０および転送制御手段８の制御によりデータの入出力
を行う入出力手段７を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル映像信号処理
用メモリシステムに関し、特に映像信号の圧縮および復
元過程において必要とするランダムブロック読出し（Ｒ
ａｎｄｏｍＢｌｏｃｋ Ｒｅａｄ）およびシリアルブロ
ック書込み（Ｓｅｒｉａｌ Ｂｌｏｃｋ Ｗｒｉｔｅ）
の機能を有するデジタル映像信号処理用メモリシステム
に関する。
用メモリシステムに関し、特に映像信号の圧縮および復
元過程において必要とするランダムブロック読出し（Ｒ
ａｎｄｏｍＢｌｏｃｋ Ｒｅａｄ）およびシリアルブロ
ック書込み（Ｓｅｒｉａｌ Ｂｌｏｃｋ Ｗｒｉｔｅ）
の機能を有するデジタル映像信号処理用メモリシステム
に関する。
【０００２】
【従来の技術】一般に、デジタル映像信号処理用のメモ
リシステムは、映像信号処理用メモリは、ＤＲＡＭまた
はＳＲＡＭなどのランダムアクセスメモリが用いられ、
これにデータフォーマットをブロック単位のデータに切
換えるためのビットストリームバッファ（Ｂｉｔ Ｓｔ
ｒｅａｍ Ｂｕｆｆｅｒ）およびメモリコントローラー
（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）が必要するこ
ととなる。
リシステムは、映像信号処理用メモリは、ＤＲＡＭまた
はＳＲＡＭなどのランダムアクセスメモリが用いられ、
これにデータフォーマットをブロック単位のデータに切
換えるためのビットストリームバッファ（Ｂｉｔ Ｓｔ
ｒｅａｍ Ｂｕｆｆｅｒ）およびメモリコントローラー
（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）が必要するこ
ととなる。
【０００３】図１は従来のデジタル映像信号処理用メモ
リシステムの構成図である。従来のデジタル映像信号処
理用メモリは、ＤＲＡＭメモリコントローラー１と、フ
レームバッファ４およびビットストリームバッファ３と
からなるＤＲＡＭ２を含んでいる。
リシステムの構成図である。従来のデジタル映像信号処
理用メモリは、ＤＲＡＭメモリコントローラー１と、フ
レームバッファ４およびビットストリームバッファ３と
からなるＤＲＡＭ２を含んでいる。
【０００４】デジタル映像信号処理用メモリシステムで
あるＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐ
ｅｒｔ Ｇｒｏｕｐ）システムでは、内部的に１６×１
６ビットの画素単位でデータを処理し、このため、ＤＲ
ＡＭメモリコントローラー１およびビットストリームバ
ッファ３を利用してＤＲＡＭであるフレームバッファ４
でランダムビット単位のデータフォーマットに変換する
こととなる。すなわち、デジタル映像信号処理用メモリ
システムは、フレームバッファ４にデータを書込む場合
には、１６×１６ビットのブロックデータをビット単位
のデータに変換し、ＤＲＡＭ４でシステム内に必要とす
るデータを読出す場合には、ビット単位で読出したデー
タを１６×１６ビットのブロック単位のデータに変換す
るためのＤＲＡＭ制御器１とビットストリームバッファ
３とを含んでいる。
あるＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐ
ｅｒｔ Ｇｒｏｕｐ）システムでは、内部的に１６×１
６ビットの画素単位でデータを処理し、このため、ＤＲ
ＡＭメモリコントローラー１およびビットストリームバ
ッファ３を利用してＤＲＡＭであるフレームバッファ４
でランダムビット単位のデータフォーマットに変換する
こととなる。すなわち、デジタル映像信号処理用メモリ
システムは、フレームバッファ４にデータを書込む場合
には、１６×１６ビットのブロックデータをビット単位
のデータに変換し、ＤＲＡＭ４でシステム内に必要とす
るデータを読出す場合には、ビット単位で読出したデー
タを１６×１６ビットのブロック単位のデータに変換す
るためのＤＲＡＭ制御器１とビットストリームバッファ
３とを含んでいる。
【０００５】したがって、従来のデジタル映像信号処理
用メモリシステムでは、信号処理に必要なデジタルデー
タをＳＲＡＭ、またはＤＲＡＭを利用して処理するの
で、現在ＪＰＥＧ，ＭＰＥＧ，デジタルＨＤＴＶ等の国
際規格の映像信号の処理方式に必須のランダムブロック
アクセス（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ａｃｃｅｓｓ）
のために、外部からメモリコントローラーを利用するこ
ととなる。
用メモリシステムでは、信号処理に必要なデジタルデー
タをＳＲＡＭ、またはＤＲＡＭを利用して処理するの
で、現在ＪＰＥＧ，ＭＰＥＧ，デジタルＨＤＴＶ等の国
際規格の映像信号の処理方式に必須のランダムブロック
アクセス（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ａｃｃｅｓｓ）
のために、外部からメモリコントローラーを利用するこ
ととなる。
【０００６】
【発明が解決しようとする課題】しかしながら、デジタ
ル映像信号処理用メモリシステムに用いられるメモリコ
ントローラーは回路構成が複雑であり、かつ読出しおよ
び書込み動作の速度を改善するために、パイプラインの
形態とし、またはメモリマルチプレクシング（Ｍｅｍｏ
ｒｙ Ｍｕｌｔｉｐｌｅｘｉｎｇ）等を利用しなければ
ならないので、メモリ配列および制御面から応用システ
ム開発に問題があった。本発明の目的は、映像信号の圧
縮および復元過程に必要とするランダムブロック読出し
（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ｒｅａｄ）およびシリア
ルブロック書込み（Ｓｅｒｉａｌ Ｂｌｏｃｋ Ｗｒｉ
ｔｅ）機能を備えて、国際規格の映像信号処理に適応す
るようにしたデジタル映像信号処理用メモリシステムを
提供することにある。
ル映像信号処理用メモリシステムに用いられるメモリコ
ントローラーは回路構成が複雑であり、かつ読出しおよ
び書込み動作の速度を改善するために、パイプラインの
形態とし、またはメモリマルチプレクシング（Ｍｅｍｏ
ｒｙ Ｍｕｌｔｉｐｌｅｘｉｎｇ）等を利用しなければ
ならないので、メモリ配列および制御面から応用システ
ム開発に問題があった。本発明の目的は、映像信号の圧
縮および復元過程に必要とするランダムブロック読出し
（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ｒｅａｄ）およびシリア
ルブロック書込み（Ｓｅｒｉａｌ Ｂｌｏｃｋ Ｗｒｉ
ｔｅ）機能を備えて、国際規格の映像信号処理に適応す
るようにしたデジタル映像信号処理用メモリシステムを
提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、外部から印加される信号を利用
してＲＢＡ（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ａｃｃｅｓ
ｓ）を制御するＲＢＡ制御器３０と、前記ＲＢＡ制御器
３０の制御により開始アドレスを発生させるアドレス発
生部９と、前記ＲＢＡ制御器３０およびアドレス発生部
９の制御によりデータが格納されるメモリセルアレー４
０と、前記ＲＢＡ制御器３０およびアドレス発生部９の
制御によりメモリセルアレー手段４０のデータ転送を制
御する転送制御装置８、および前記ＲＢＡ制御器３０お
よび転送制御装置８の制御によりデータの入出力を行う
入出力装置７とからなる。
めに、本発明によれば、外部から印加される信号を利用
してＲＢＡ（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ａｃｃｅｓ
ｓ）を制御するＲＢＡ制御器３０と、前記ＲＢＡ制御器
３０の制御により開始アドレスを発生させるアドレス発
生部９と、前記ＲＢＡ制御器３０およびアドレス発生部
９の制御によりデータが格納されるメモリセルアレー４
０と、前記ＲＢＡ制御器３０およびアドレス発生部９の
制御によりメモリセルアレー手段４０のデータ転送を制
御する転送制御装置８、および前記ＲＢＡ制御器３０お
よび転送制御装置８の制御によりデータの入出力を行う
入出力装置７とからなる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて詳
述する。図２に示すように、アドレス発生部９は、行ア
ドレス発生部１０と列アドレス発生部２０とからなり、
転送制御装置８はＲＢＡ選択器５０、シリアルレジスタ
６０、ＲＢＡ Ｙデコーダ７０とからなり、入出力装置
７は入出力部９０と入出力制御器８０とからなる。
述する。図２に示すように、アドレス発生部９は、行ア
ドレス発生部１０と列アドレス発生部２０とからなり、
転送制御装置８はＲＢＡ選択器５０、シリアルレジスタ
６０、ＲＢＡ Ｙデコーダ７０とからなり、入出力装置
７は入出力部９０と入出力制御器８０とからなる。
【０００９】本発明による他の実施例であるデジタル映
像信号処理用メモリシステムは、やはり図２に示すよう
に、行アドレス発生器１０、列アドレス発生器２０、Ｒ
ＢＡ制御器３０、メモリセルアレー４０、ＲＢＡ選択器
５０、シリアルレジスタ６０、ＲＢＡ Ｙデコーダ７
０、入出力制御器８０、入出力部９０からなる。
像信号処理用メモリシステムは、やはり図２に示すよう
に、行アドレス発生器１０、列アドレス発生器２０、Ｒ
ＢＡ制御器３０、メモリセルアレー４０、ＲＢＡ選択器
５０、シリアルレジスタ６０、ＲＢＡ Ｙデコーダ７
０、入出力制御器８０、入出力部９０からなる。
【００１０】行アドレス発生器１０は、開始される初期
の行アドレスとＲＢＡ制御器３０から出力される信号と
を利用して行アドレスを発生させ、メモリセルアレー４
０のワードラインを選択する。列アドレス発生器２０
は、開始される初期の行アドレスと、ＲＢＡ制御器３０
から出力される信号とを利用して内部の列アドレスを発
生させ、前記ＲＢＡ選択器５０およびＲＢＡ Ｙデコー
ダ７０に出力する。
の行アドレスとＲＢＡ制御器３０から出力される信号と
を利用して行アドレスを発生させ、メモリセルアレー４
０のワードラインを選択する。列アドレス発生器２０
は、開始される初期の行アドレスと、ＲＢＡ制御器３０
から出力される信号とを利用して内部の列アドレスを発
生させ、前記ＲＢＡ選択器５０およびＲＢＡ Ｙデコー
ダ７０に出力する。
【００１１】ＲＢＡ制御器３０は外部から入力される行
アドレスストローブ信号（／ＲＡＳ）、列アドレススト
ローブ信号（／ＣＡＳ）、書込みイネーブル信号（／Ｗ
Ｅ）、データ転送信号（／ＤＴ）、シリアルクロック
（ＳＣ）、ＲＢＡ制御信号（ＲＢＡ）を利用して内部の
行アドレス発生器１０、列アドレス発生器２０、ＲＢＡ
選択器５０、シリアルレジスタ６０、ＲＢＡ Ｙデコー
ダ７０、および入出力制御器８０を制御する信号を出力
する。メモリセルアレー４０は、ＤＲＡＭセルアレーか
ら構成されてワードラインおよびビットラインを介して
行アドレス発生器１０およびＲＢＡ選択器５０の制御を
受ける。
アドレスストローブ信号（／ＲＡＳ）、列アドレススト
ローブ信号（／ＣＡＳ）、書込みイネーブル信号（／Ｗ
Ｅ）、データ転送信号（／ＤＴ）、シリアルクロック
（ＳＣ）、ＲＢＡ制御信号（ＲＢＡ）を利用して内部の
行アドレス発生器１０、列アドレス発生器２０、ＲＢＡ
選択器５０、シリアルレジスタ６０、ＲＢＡ Ｙデコー
ダ７０、および入出力制御器８０を制御する信号を出力
する。メモリセルアレー４０は、ＤＲＡＭセルアレーか
ら構成されてワードラインおよびビットラインを介して
行アドレス発生器１０およびＲＢＡ選択器５０の制御を
受ける。
【００１２】ＲＢＡ選択器５０は、ＲＢＡ制御器３０に
応じて列アドレス発生器２０から出力される信号にした
がって、メモリセルアレー４０とシリアルレジスタ６０
との間のデータ転送を制御する選択信号（ＳＥＬｎ）を
出力する。シリアルレジスタ６０は、ＲＢＡ選択器５
０、ＲＢＡ Ｙデコーダ７０、およびＲＢＡ制御器３０
から出力される信号にしたがって、メモリセルアレー４
０および入出力部９０とのデータを取り交わす。
応じて列アドレス発生器２０から出力される信号にした
がって、メモリセルアレー４０とシリアルレジスタ６０
との間のデータ転送を制御する選択信号（ＳＥＬｎ）を
出力する。シリアルレジスタ６０は、ＲＢＡ選択器５
０、ＲＢＡ Ｙデコーダ７０、およびＲＢＡ制御器３０
から出力される信号にしたがって、メモリセルアレー４
０および入出力部９０とのデータを取り交わす。
【００１３】ＲＢＡ Ｙデコーダ７０は、ＲＢＡ制御器
３０から出力される信号により列アドレス発生器２０か
ら入力される列アドレスを利用してシリアルレジスタ６
０を制御するＹアドレスを出力する。入出力制御器８０
はＲＢＡ制御器３０から出力される信号により入出力部
９０を制御する。入出力部９０に入出力制御器８０の制
御にしたがってデータを取り交わし、外部とのデータの
入出力を行う。
３０から出力される信号により列アドレス発生器２０か
ら入力される列アドレスを利用してシリアルレジスタ６
０を制御するＹアドレスを出力する。入出力制御器８０
はＲＢＡ制御器３０から出力される信号により入出力部
９０を制御する。入出力部９０に入出力制御器８０の制
御にしたがってデータを取り交わし、外部とのデータの
入出力を行う。
【００１４】図３は図２の行アドレス発生器の詳細構成
図である。行アドレス発生器１０は、図３に示すよう
に、Ｘアドレスバッファ１１、Ｘアドレスカウンタ１
２、ＲＢＡ Ｘアドレスカウンタ制御器１３、内部リフ
レッシュカウンタ１４、Ｘアドレスプレデコーダ１５、
Ｘアドレスデコーダ１６からなり、メモリセルアレー４
０のワードラインを選択するための行アドレス（Ｘ−Ａ
ＤＤ）を出力する。
図である。行アドレス発生器１０は、図３に示すよう
に、Ｘアドレスバッファ１１、Ｘアドレスカウンタ１
２、ＲＢＡ Ｘアドレスカウンタ制御器１３、内部リフ
レッシュカウンタ１４、Ｘアドレスプレデコーダ１５、
Ｘアドレスデコーダ１６からなり、メモリセルアレー４
０のワードラインを選択するための行アドレス（Ｘ−Ａ
ＤＤ）を出力する。
【００１５】Ｘアドレスバッファ１１は、アドレス入力
（ＡＩ）の初期のＸアドレスをラッチする。ＲＢＡ Ｘ
アドレスカウンタ制御器１３は、ＲＢＡ制御器３０から
出力される書込みイネーブル信号（ＲＷＸＥ）、ＲＢＡ
モードフラグ信号（ＲＢＡＭ）、Ｘ状態ポインタ信号
（ＸＲｎ）、Ｙ状態ポインタ信号（ＹＲｎ）、内部ＲＡ
Ｓ（Ｉｎｔｅｒｎａｌ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）信号（／ＲＡＳｉ）を入力として、ＲＢＡ
Ｘアドレスカウンタ１２を制御してＲＢＡ Ｘアドレス
のカウント始点を指定する。
（ＡＩ）の初期のＸアドレスをラッチする。ＲＢＡ Ｘ
アドレスカウンタ制御器１３は、ＲＢＡ制御器３０から
出力される書込みイネーブル信号（ＲＷＸＥ）、ＲＢＡ
モードフラグ信号（ＲＢＡＭ）、Ｘ状態ポインタ信号
（ＸＲｎ）、Ｙ状態ポインタ信号（ＹＲｎ）、内部ＲＡ
Ｓ（Ｉｎｔｅｒｎａｌ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）信号（／ＲＡＳｉ）を入力として、ＲＢＡ
Ｘアドレスカウンタ１２を制御してＲＢＡ Ｘアドレス
のカウント始点を指定する。
【００１６】ＲＢＡ Ｘアドレスカウンタ１２は、シリ
アルクロック（ＳＣ）を利用して、ＲＢＡ Ｘアドレス
カウンタ制御器１３の制御にしたがってデータブロック
単位のシリアルクロック（ＳＣ）サイクル（Ｃｙｃｌ
ｅ）ごとにＸアドレスバッファ１１から出力されるＸア
ドレスを“１”ずつ増加させる。内部リフレッシュカウ
ンタ１４は、所定の初期値からデータブロック単位のシ
リアルクロック（ＳＣ）サイクルごとに“１”ずつ増加
されるＸアドレスをカウントすることにより、メモリセ
ルアレー４０内のＤＲＡＭセルをリフレッシュするアド
レスを発生させる。
アルクロック（ＳＣ）を利用して、ＲＢＡ Ｘアドレス
カウンタ制御器１３の制御にしたがってデータブロック
単位のシリアルクロック（ＳＣ）サイクル（Ｃｙｃｌ
ｅ）ごとにＸアドレスバッファ１１から出力されるＸア
ドレスを“１”ずつ増加させる。内部リフレッシュカウ
ンタ１４は、所定の初期値からデータブロック単位のシ
リアルクロック（ＳＣ）サイクルごとに“１”ずつ増加
されるＸアドレスをカウントすることにより、メモリセ
ルアレー４０内のＤＲＡＭセルをリフレッシュするアド
レスを発生させる。
【００１７】Ｘアドレスプレデコーダ１５は、ＲＢＡ
Ｘアドレスカウンタ１２から出力される行アドレスおよ
び内部リフレッシュカウンタ１４から出力されるリフレ
ッシュアドレスを利用してデータブロック単位のシリア
ルクロックサイクルの前半部の間、ＲＢＡ読出しデータ
のアクセスのためのワードラインを選択し、後半部の間
にリフレッシュアドレスを利用してリフレッシュを行う
ようにアドレスをプレデコードする。
Ｘアドレスカウンタ１２から出力される行アドレスおよ
び内部リフレッシュカウンタ１４から出力されるリフレ
ッシュアドレスを利用してデータブロック単位のシリア
ルクロックサイクルの前半部の間、ＲＢＡ読出しデータ
のアクセスのためのワードラインを選択し、後半部の間
にリフレッシュアドレスを利用してリフレッシュを行う
ようにアドレスをプレデコードする。
【００１８】Ｘアドレスデコーダ１６は、Ｘアドレスプ
レデコーダ１５からプレデコードされたアドレスをデコ
ードしてメモリセルアレー４０のワードラインを選択す
るための適切な行アドレス（Ｘ−ＡＤＤ）を出力する。
Ｘアドレスプレデコーダ１５およびＸアドレスデコーダ
１６からデコードする過程は、Ｘアドレスデコーダ１６
のみでも可能であるが、回路構成の容易化のためにＸア
ドレスプレデコーダ１５を附加して構成する。
レデコーダ１５からプレデコードされたアドレスをデコ
ードしてメモリセルアレー４０のワードラインを選択す
るための適切な行アドレス（Ｘ−ＡＤＤ）を出力する。
Ｘアドレスプレデコーダ１５およびＸアドレスデコーダ
１６からデコードする過程は、Ｘアドレスデコーダ１６
のみでも可能であるが、回路構成の容易化のためにＸア
ドレスプレデコーダ１５を附加して構成する。
【００１９】図４は図２の列アドレス発生器２０の詳細
構成図である。列アドレス発生器２０は、図４に示すよ
うに、Ｙアドレスバッファ制御器２１、ＲＢＡ Ｙアド
レスバッファ２２、ＲＢＡ Ｙアドレスバッファ制御器
２３、Ｙアドレスカウンタ２４、Ｙアドレスプレデコー
ダ２５から構成される。メモリセルアレー４０のビット
ラインとシリアルレジスタ６０との間のＲＢＡ選択器５
０を制御し、ＲＢＡ Ｙデコーダ７０の動作を制御す
る。
構成図である。列アドレス発生器２０は、図４に示すよ
うに、Ｙアドレスバッファ制御器２１、ＲＢＡ Ｙアド
レスバッファ２２、ＲＢＡ Ｙアドレスバッファ制御器
２３、Ｙアドレスカウンタ２４、Ｙアドレスプレデコー
ダ２５から構成される。メモリセルアレー４０のビット
ラインとシリアルレジスタ６０との間のＲＢＡ選択器５
０を制御し、ＲＢＡ Ｙデコーダ７０の動作を制御す
る。
【００２０】Ｙアドレスバッファ２１はアドレス入力信
号（ＡＩ）の初期のＹアドレスをラッチする。ＲＢＡ
Ｙアドレスバッファ２２は、Ｙアドレスバッファ２１か
ら出力されるＹアドレスをデータブロック単位のシリア
ルクロックサイクルの間遅延させた後、Ｙアドレスカウ
ンタ２４へ出力する。Ｙアドレスバッファ２１およびＲ
ＢＡ Ｙアドレスバッファ２２からラッチされ遅延され
る過程はＲＢＡ Ｙアドレスバッファ２２のみで可能で
あるが、回路の構成および動作の容易化のためにＹアド
レスバッファ２１を附加して構成させている。
号（ＡＩ）の初期のＹアドレスをラッチする。ＲＢＡ
Ｙアドレスバッファ２２は、Ｙアドレスバッファ２１か
ら出力されるＹアドレスをデータブロック単位のシリア
ルクロックサイクルの間遅延させた後、Ｙアドレスカウ
ンタ２４へ出力する。Ｙアドレスバッファ２１およびＲ
ＢＡ Ｙアドレスバッファ２２からラッチされ遅延され
る過程はＲＢＡ Ｙアドレスバッファ２２のみで可能で
あるが、回路の構成および動作の容易化のためにＹアド
レスバッファ２１を附加して構成させている。
【００２１】ＲＢＡ Ｙアドレスバッファ制御器２３
は、ＲＢＡ制御器３０から出力されるＲＢＡモードフラ
グ信号（ＲＢＡＭ）、ＲＢＡ Ｙイネーブル信号（ＲＹ
Ｗ）、内部ＣＡＳ（Ｉｎｔｅｒｎａｌ Ｃｏｌｕｍｎ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号（／ＣＡＳｉ）、
Ｘ状態ポインタ信号（ＸＲｎ）、Ｙ状態ポインタ信号
（ＹＲｎ）を入力として、ＲＢＡ Ｙアドレスバッファ
２２およびＹアドレスカウンタ２４の動作を制御する。
は、ＲＢＡ制御器３０から出力されるＲＢＡモードフラ
グ信号（ＲＢＡＭ）、ＲＢＡ Ｙイネーブル信号（ＲＹ
Ｗ）、内部ＣＡＳ（Ｉｎｔｅｒｎａｌ Ｃｏｌｕｍｎ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号（／ＣＡＳｉ）、
Ｘ状態ポインタ信号（ＸＲｎ）、Ｙ状態ポインタ信号
（ＹＲｎ）を入力として、ＲＢＡ Ｙアドレスバッファ
２２およびＹアドレスカウンタ２４の動作を制御する。
【００２２】Ｙアドレスカウンタ２４はＲＢＡ制御器３
０から出力されるシステムクロック（ＳＹＣＫ）を利用
してＲＢＡ Ｙアドレスバッファ制御器２３の制御によ
りＲＢＡ Ｙアドレスバッファ２２から出力されるＹア
ドレスをデータブロック単位のシリアルクロックサイク
ル周期を持つ１シリアルクロックサイクルごとに“１”
ずつ増加される。
０から出力されるシステムクロック（ＳＹＣＫ）を利用
してＲＢＡ Ｙアドレスバッファ制御器２３の制御によ
りＲＢＡ Ｙアドレスバッファ２２から出力されるＹア
ドレスをデータブロック単位のシリアルクロックサイク
ル周期を持つ１シリアルクロックサイクルごとに“１”
ずつ増加される。
【００２３】Ｙアドレスプレデコーダ２５はＹアドレス
カウンタ２４から出力されるＹアドレスをプレデコード
してＲＢＡ選択器５０およびＲＢＡ Ｙデコーダ７０へ
出力する。
カウンタ２４から出力されるＹアドレスをプレデコード
してＲＢＡ選択器５０およびＲＢＡ Ｙデコーダ７０へ
出力する。
【００２４】図５は図２のＲＢＡ制御器の詳細構成図で
ある。ＲＢＡ制御器３０は、図５に示すように、Ｘ状態
ポインタ部３１、Ｙ状態ポインタ部３２、内部ＲＡＳ発
生器３３、内部ＣＡＳ発生器３４、転送制御器３５、読
出し／書込み制御器３６、モード選択器３７、および内
部クロック発生器３８からなる。
ある。ＲＢＡ制御器３０は、図５に示すように、Ｘ状態
ポインタ部３１、Ｙ状態ポインタ部３２、内部ＲＡＳ発
生器３３、内部ＣＡＳ発生器３４、転送制御器３５、読
出し／書込み制御器３６、モード選択器３７、および内
部クロック発生器３８からなる。
【００２５】Ｘ状態ポインタ部３１は、Ｎビットのカウ
ンタで、１６×１６ビットブロックサイズである場合、
４ビットのリプルカウンタ（Ｒｉｐｐｌｅ Ｃｏｕｎｔ
ｅｒ）となって、シリアルクロック（ＳＣ）と、モード
選択器３７から出力されるＲＢＡモードフラグ信号（Ｒ
ＢＡＭ）と、読出し／書込み制御器３６から出力される
ＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）と、Ｙ
状態ポインタ部３２から出力されるＹ状態ポインタ信号
（ＹＲｎ）とを入力としてＸ状態ポインタ信号（ＸＲ
ｎ）を出力する。この時、ＲＢＡモードがセットアップ
されると、“０”からカウントを開始してＹ状態ポイン
タ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）
がデータブロック単位で“０”に再びリセットされる時
毎に“１”ずつ増加させる。
ンタで、１６×１６ビットブロックサイズである場合、
４ビットのリプルカウンタ（Ｒｉｐｐｌｅ Ｃｏｕｎｔ
ｅｒ）となって、シリアルクロック（ＳＣ）と、モード
選択器３７から出力されるＲＢＡモードフラグ信号（Ｒ
ＢＡＭ）と、読出し／書込み制御器３６から出力される
ＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）と、Ｙ
状態ポインタ部３２から出力されるＹ状態ポインタ信号
（ＹＲｎ）とを入力としてＸ状態ポインタ信号（ＸＲ
ｎ）を出力する。この時、ＲＢＡモードがセットアップ
されると、“０”からカウントを開始してＹ状態ポイン
タ部３２から出力されるＹ状態ポインタ信号（ＹＲｎ）
がデータブロック単位で“０”に再びリセットされる時
毎に“１”ずつ増加させる。
【００２６】Ｙ状態ポインタ部３２は、ｎビットのカウ
ンタで、１６×１６ビットブロックサイズである場合に
４ビットのリプルカウンタとなって、モード選択器３７
から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）
と、読出し／書込み制御器３６から出力されるＲＢＡ状
態ポインタイネーブル信号（ＹＲｎ）と、シリアルクロ
ック（ＳＣ）とを入力としてＹ状態ポインタ信号（ＹＲ
ｎ）を出力する。この時ＲＢＡモードがセットアップさ
れると、“０”から計数を開始してシリアルクロック
（ＳＣ）サイクルごとに“１”ずつ増加させてデータブ
ロック単位のシリアルクロックサイクルが経過すれば、
リセットされて再び“０”から計数する。
ンタで、１６×１６ビットブロックサイズである場合に
４ビットのリプルカウンタとなって、モード選択器３７
から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）
と、読出し／書込み制御器３６から出力されるＲＢＡ状
態ポインタイネーブル信号（ＹＲｎ）と、シリアルクロ
ック（ＳＣ）とを入力としてＹ状態ポインタ信号（ＹＲ
ｎ）を出力する。この時ＲＢＡモードがセットアップさ
れると、“０”から計数を開始してシリアルクロック
（ＳＣ）サイクルごとに“１”ずつ増加させてデータブ
ロック単位のシリアルクロックサイクルが経過すれば、
リセットされて再び“０”から計数する。
【００２７】内部ＲＡＳ発生器３３は、外部から入力さ
れる行アドレスストローブ信号（／ＲＡＳ）と、Ｘ状態
ポインタ部３１から出力されるＸ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態
ポインタ信号（ＹＲｎ）と、モード選択器３７から出力
されるＲＢＡモードフラグ信号（ＲＢＡＭ）とを利用し
て内部ＲＡＳ信号（／ＲＡＳｉ）をＲＢＡ Ｘアドレス
カウンタ制御器１３に出力する。Ｘ状態ポインタ部３１
およびＹ状態ポインタ部３２の制御を受けてデータブロ
ック単位のシリアルクロック（ＳＣ）サイクルの前半部
で、先にメモリセルアレー４０のデータをアクセスする
ための内部ＲＡＳ信号（／ＲＡＳｉ）を生成し、残りの
データブロック単位のシリアルクロックサイクルの後半
部でリフレッシュのための内部ＲＡＳ信号（／ＲＡＳ
ｉ）を作る。
れる行アドレスストローブ信号（／ＲＡＳ）と、Ｘ状態
ポインタ部３１から出力されるＸ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態
ポインタ信号（ＹＲｎ）と、モード選択器３７から出力
されるＲＢＡモードフラグ信号（ＲＢＡＭ）とを利用し
て内部ＲＡＳ信号（／ＲＡＳｉ）をＲＢＡ Ｘアドレス
カウンタ制御器１３に出力する。Ｘ状態ポインタ部３１
およびＹ状態ポインタ部３２の制御を受けてデータブロ
ック単位のシリアルクロック（ＳＣ）サイクルの前半部
で、先にメモリセルアレー４０のデータをアクセスする
ための内部ＲＡＳ信号（／ＲＡＳｉ）を生成し、残りの
データブロック単位のシリアルクロックサイクルの後半
部でリフレッシュのための内部ＲＡＳ信号（／ＲＡＳ
ｉ）を作る。
【００２８】内部ＣＡＳ発生器３４は、外部から入力さ
れる列アドレスストローブ信号（／ＣＡＳ）と、Ｘ状態
ポインタ部３１から出力されるＸ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態
ポインタ信号（ＹＲｎ）と、モード選択器３７から出力
されるＲＢＡモードフラグ信号（ＲＢＡＭ）とを利用し
てＣＡＳ信号（／ＣＡＳｉ）をＲＢＡ Ｙアドレスカウ
ンタ制御器２３に出力する。この時、Ｘ状態ポインタ部
３１およびＹ状態ポインタ部３２の制御を受けてデータ
ブロック単位のシリアルクロックサイクルの前半部で、
先にメモリセルアレー４０のデータをアクセスするため
の内部ＲＡＳ信号（／ＲＡＳｉ）を作り、残りのデータ
ブロック単位のシリアルクロックサイクルの後半部でリ
フレッシュ内部ＣＡＳ信号（／ＣＡＳｉ）を作る。
れる列アドレスストローブ信号（／ＣＡＳ）と、Ｘ状態
ポインタ部３１から出力されるＸ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ部３２から出力されるＹ状態
ポインタ信号（ＹＲｎ）と、モード選択器３７から出力
されるＲＢＡモードフラグ信号（ＲＢＡＭ）とを利用し
てＣＡＳ信号（／ＣＡＳｉ）をＲＢＡ Ｙアドレスカウ
ンタ制御器２３に出力する。この時、Ｘ状態ポインタ部
３１およびＹ状態ポインタ部３２の制御を受けてデータ
ブロック単位のシリアルクロックサイクルの前半部で、
先にメモリセルアレー４０のデータをアクセスするため
の内部ＲＡＳ信号（／ＲＡＳｉ）を作り、残りのデータ
ブロック単位のシリアルクロックサイクルの後半部でリ
フレッシュ内部ＣＡＳ信号（／ＣＡＳｉ）を作る。
【００２９】転送制御器３５は、Ｙ状態ポインタ部３２
から出力されるＹ状態ポインタ信号（ＹＲｎ）と、モー
ド選択器３７から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）と、外部から入力されるシリアルクロック
（ＳＣ）とを利用してメモリセルアレー４０よりシリア
ルレジスタ６０にデータを転送する時間を制御する転送
信号（ＸＦ）をＲＢＡ選択器５０に出力し、シリアルレ
ジスタ６０に電源（Ｖcc）を印加することを制御するレ
ジスタイネーブル信号（ＲＧＥ）をシリアルレジスタ６
０に出力し、ＲＢＡ Ｙデコーダ７０をイネーブルさせ
るシリアルデコーダイネーブル信号（ＳＤＥ）をＲＢＡ
Ｙデコーダ７０に出力する。
から出力されるＹ状態ポインタ信号（ＹＲｎ）と、モー
ド選択器３７から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）と、外部から入力されるシリアルクロック
（ＳＣ）とを利用してメモリセルアレー４０よりシリア
ルレジスタ６０にデータを転送する時間を制御する転送
信号（ＸＦ）をＲＢＡ選択器５０に出力し、シリアルレ
ジスタ６０に電源（Ｖcc）を印加することを制御するレ
ジスタイネーブル信号（ＲＧＥ）をシリアルレジスタ６
０に出力し、ＲＢＡ Ｙデコーダ７０をイネーブルさせ
るシリアルデコーダイネーブル信号（ＳＤＥ）をＲＢＡ
Ｙデコーダ７０に出力する。
【００３０】読出し／書込み制御器３６はモード選択器
３７から出力されるＲＢＡモードフラグ信号（ＲＢＡ
Ｍ）と書込みイネーブルラッチ信号（／ＷＥＬ）と、Ｘ
状態ポインタ部３１から出力されるＸ状態ポインタ信号
（ＸＲｎ）と、Ｙ状態ポインタ部３２から出力されるＹ
状態ポインタ信号（ＹＲｎ）とを入力として読出し／書
込みモードの適宜の時点で各ブロックが動作するよう
に、ＲＢＡ書込みイネーブル信号（ＲＷＸＥ）を入出力
制御器８０およびＲＢＡ Ｘアドレスカウンタ制御器１
３に出力し、ＲＢＡ状態ポインタイネーブル信号（ＲＳ
ＰＥ）を入出力制御器８０のＸ状態ポインタ部３１およ
びＹ状態ポインタ部３２に出力し、ＲＢＡＹイネーブル
信号（ＲＹＥ）を入出力制御器８０およびＲＢＡ Ｙア
ドレスバッファ制御器２３の内部クロック発生器３８に
出力する。
３７から出力されるＲＢＡモードフラグ信号（ＲＢＡ
Ｍ）と書込みイネーブルラッチ信号（／ＷＥＬ）と、Ｘ
状態ポインタ部３１から出力されるＸ状態ポインタ信号
（ＸＲｎ）と、Ｙ状態ポインタ部３２から出力されるＹ
状態ポインタ信号（ＹＲｎ）とを入力として読出し／書
込みモードの適宜の時点で各ブロックが動作するよう
に、ＲＢＡ書込みイネーブル信号（ＲＷＸＥ）を入出力
制御器８０およびＲＢＡ Ｘアドレスカウンタ制御器１
３に出力し、ＲＢＡ状態ポインタイネーブル信号（ＲＳ
ＰＥ）を入出力制御器８０のＸ状態ポインタ部３１およ
びＹ状態ポインタ部３２に出力し、ＲＢＡＹイネーブル
信号（ＲＹＥ）を入出力制御器８０およびＲＢＡ Ｙア
ドレスバッファ制御器２３の内部クロック発生器３８に
出力する。
【００３１】モード選択器３７は、Ｘ状態ポインタ部３
１から出力されるＸ状態ポインタ信号（ＸＲｎ）と、Ｙ
状態ポインタ部３２から出力されるＹ状態ポインタ信号
（ＹＲｎ）と、外部から入力されるデータ転送信号（／
ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と書込みイネーブル
信号（／ＷＥ）とを入力として、ＲＢＡモードをセット
アップするＲＢＡモードフラグ信号（ＲＢＡＭ）を入出
力制御器８０を含む各ブロックへ出力し、読出しである
か、または書込みであるかを表す書込みイネーブルラッ
チ信号（／ＷＥＬ）を入出力制御器８０と、読出し／書
込み制御器３６と、ＲＢＡ Ｘアドレスカウンタ制御器
１３とに出力する。
１から出力されるＸ状態ポインタ信号（ＸＲｎ）と、Ｙ
状態ポインタ部３２から出力されるＹ状態ポインタ信号
（ＹＲｎ）と、外部から入力されるデータ転送信号（／
ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と書込みイネーブル
信号（／ＷＥ）とを入力として、ＲＢＡモードをセット
アップするＲＢＡモードフラグ信号（ＲＢＡＭ）を入出
力制御器８０を含む各ブロックへ出力し、読出しである
か、または書込みであるかを表す書込みイネーブルラッ
チ信号（／ＷＥＬ）を入出力制御器８０と、読出し／書
込み制御器３６と、ＲＢＡ Ｘアドレスカウンタ制御器
１３とに出力する。
【００３２】内部クロック発生器３８はモード選択器３
７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）
と、読出し／書込み制御器３６から出力されるＲＢＡ
Ｙイネーブル信号（ＲＹＥ）とシリアルクロック（Ｓ
Ｃ）とを利用して、Ｙアドレスに関連する信号のクロッ
クとして用いられるようにＹアドレス信号がイネーブル
されるべき時点からシステムクロック（ＳＹＣＫ）を発
生させる。
７から出力されるＲＢＡモードフラグ信号（ＲＢＡＭ）
と、読出し／書込み制御器３６から出力されるＲＢＡ
Ｙイネーブル信号（ＲＹＥ）とシリアルクロック（Ｓ
Ｃ）とを利用して、Ｙアドレスに関連する信号のクロッ
クとして用いられるようにＹアドレス信号がイネーブル
されるべき時点からシステムクロック（ＳＹＣＫ）を発
生させる。
【００３３】上述したように構成されたデジタル映像信
号処理用メモリシステムの動作を概略説明する。行アド
レスストローブ信号（／ＲＡＳ）が立下がると、メモリ
システムは書込みイネーブル信号（／ＷＥ）、データ転
送信号（／ＤＴ）、ＲＢＡ制御信号（ＲＢＡ）の状態に
したがって適切なモードにセットし、アドレス入力信号
（ＡＩ）の行アドレスを利用してメモリセルアレー４０
のワードラインを選択するための内部の行アドレス（Ｘ
−ＡＤＤ）を作る。また列アドレスストローブ信号（／
ＣＡＳ）が立下がると、アドレス入力信号（ＡＩ）の列
アドレスを利用してメモリセルアレー４０の選択された
ワードラインに連結されたメモリセットの中から適切な
セルのみを選択する内部の列アドレスを（Ｙ−ＡＤＤ）
を作る。メモリセルアレー４０の選択されたセルとシリ
アルレジスタ６０との間のデータ転送を制御する選択信
号（ＳＥＬＮ）と、シリアルレジスタ６０と入出力部９
０のデータラインとを連結する内部の列アドレス（Ｙ−
ＡＤＤ）を作り、その後入出力制御器８０の制御によ
り、入出力部９０を介して所定のブロック入出力データ
（１６×１６ビット）を連続して入出力するようにし、
前記同様の動作を繰り返して継続してブロック単位のデ
ータを読出し／書込み動作を行う。
号処理用メモリシステムの動作を概略説明する。行アド
レスストローブ信号（／ＲＡＳ）が立下がると、メモリ
システムは書込みイネーブル信号（／ＷＥ）、データ転
送信号（／ＤＴ）、ＲＢＡ制御信号（ＲＢＡ）の状態に
したがって適切なモードにセットし、アドレス入力信号
（ＡＩ）の行アドレスを利用してメモリセルアレー４０
のワードラインを選択するための内部の行アドレス（Ｘ
−ＡＤＤ）を作る。また列アドレスストローブ信号（／
ＣＡＳ）が立下がると、アドレス入力信号（ＡＩ）の列
アドレスを利用してメモリセルアレー４０の選択された
ワードラインに連結されたメモリセットの中から適切な
セルのみを選択する内部の列アドレスを（Ｙ−ＡＤＤ）
を作る。メモリセルアレー４０の選択されたセルとシリ
アルレジスタ６０との間のデータ転送を制御する選択信
号（ＳＥＬＮ）と、シリアルレジスタ６０と入出力部９
０のデータラインとを連結する内部の列アドレス（Ｙ−
ＡＤＤ）を作り、その後入出力制御器８０の制御によ
り、入出力部９０を介して所定のブロック入出力データ
（１６×１６ビット）を連続して入出力するようにし、
前記同様の動作を繰り返して継続してブロック単位のデ
ータを読出し／書込み動作を行う。
【００３４】図６は読出し動作時における図３乃至図５
の各部分の信号波形図であり、図７は書込み動作時にお
ける図３乃至図５の各部分の信号波形図である。例え
ば、データブロック単位を１６×１６ビットとしたＲＢ
Ａ動作を図６および図７を参照して説明する。図６を参
照すれば、ＲＢＡ読出し動作は、メモリセルアレー４０
のデータをｍ×ｎビット、すなわち１６×１６ビットの
ブロックサイズとして入力された任意のアドレスを初期
の開始アドレスとして受け、その開始アドレスに応じて
読出し動作をする機能を言う。
の各部分の信号波形図であり、図７は書込み動作時にお
ける図３乃至図５の各部分の信号波形図である。例え
ば、データブロック単位を１６×１６ビットとしたＲＢ
Ａ動作を図６および図７を参照して説明する。図６を参
照すれば、ＲＢＡ読出し動作は、メモリセルアレー４０
のデータをｍ×ｎビット、すなわち１６×１６ビットの
ブロックサイズとして入力された任意のアドレスを初期
の開始アドレスとして受け、その開始アドレスに応じて
読出し動作をする機能を言う。
【００３５】内部ＲＡＳ発生器３３に印加された行アド
レスストローブ信号（／ＲＡＳ）が“ハイ”から“ロ
ー”になる立下がりエッジにおいて、ＲＢＡ制御信号
（ＲＢＡ）が“ハイ”となり、データ転送信号（／Ｄ
Ｔ）が“ロー”となり、書込みイネーブル信号（／Ｗ
Ｅ）が“ハイ”となって、モード選択器３７に印加され
る。すると、モード選択器３７はＲＢＡ読出しモードに
なるように、ＲＢＡモードフラグ信号（ＲＢＡＭ）およ
び書込みイネーブルラッチ信号（／ＷＥＬ）を“ハイ”
にする。これにより全体システムはＲＢＡ読出しモード
動作を開始する。
レスストローブ信号（／ＲＡＳ）が“ハイ”から“ロ
ー”になる立下がりエッジにおいて、ＲＢＡ制御信号
（ＲＢＡ）が“ハイ”となり、データ転送信号（／Ｄ
Ｔ）が“ロー”となり、書込みイネーブル信号（／Ｗ
Ｅ）が“ハイ”となって、モード選択器３７に印加され
る。すると、モード選択器３７はＲＢＡ読出しモードに
なるように、ＲＢＡモードフラグ信号（ＲＢＡＭ）およ
び書込みイネーブルラッチ信号（／ＷＥＬ）を“ハイ”
にする。これにより全体システムはＲＢＡ読出しモード
動作を開始する。
【００３６】行アドレス発生器１０は行アドレスストロ
ーブ信号（／ＲＡＳ）が立下がりエッジである状態で、
Ｘ状態ポインタ部３１とシリアルクロック（ＳＣ）の制
御により、外部から印加されるアドレス入力信号（Ａ
Ｉ）の行アドレスを利用してＲＢＡのための内部の行ア
ドレスを発生させる。この発生された内部の行アドレ
ス、すなわちＸアドレス（Ｘ−ＡＤＤ）は、すなわち行
アドレスは１６シリアルクロックサイクル毎に外部から
印加される行アドレスが“１”ずつ増加されることによ
って発生され、２５６シリアルクロックサイクルが経過
すれば、メモリセルアレー４０の１６個のワードライン
を連続して選択することができる。２５７サイクルでは
さらに外部から印加される入力信号（ＡＩ）を利用して
以前の２５６シリアルクロックサイクルの間になされた
連続される１６ワードラインを選択することができる内
部の行アドレス（Ｘ−ＡＤＤ）を発生させる動作を継続
する。
ーブ信号（／ＲＡＳ）が立下がりエッジである状態で、
Ｘ状態ポインタ部３１とシリアルクロック（ＳＣ）の制
御により、外部から印加されるアドレス入力信号（Ａ
Ｉ）の行アドレスを利用してＲＢＡのための内部の行ア
ドレスを発生させる。この発生された内部の行アドレ
ス、すなわちＸアドレス（Ｘ−ＡＤＤ）は、すなわち行
アドレスは１６シリアルクロックサイクル毎に外部から
印加される行アドレスが“１”ずつ増加されることによ
って発生され、２５６シリアルクロックサイクルが経過
すれば、メモリセルアレー４０の１６個のワードライン
を連続して選択することができる。２５７サイクルでは
さらに外部から印加される入力信号（ＡＩ）を利用して
以前の２５６シリアルクロックサイクルの間になされた
連続される１６ワードラインを選択することができる内
部の行アドレス（Ｘ−ＡＤＤ）を発生させる動作を継続
する。
【００３７】内部リフレッシュカウンタ１４は所定の初
期値より１６シリアルクロックサイクル毎に“１”ずつ
増加される行アドレスを計数することにより、メモリセ
ルアレー４０内のＤＲＡＭセルをリフレッシュできる行
アドレスを発生させる。Ｘアドレスプレデコーダ１５
は、ＲＢＡのための内部の行アドレスを利用して１６シ
リアルクロックサイクルの前半部の８サイクルの間に、
ＲＢＡ読出しデータのアクセスのためのワードラインを
選択するようにアドレスをプレデコードする。また、Ｘ
アドレスプレデコーダ１５はリフレッシュ行アドレスを
利用して１６シリアルクロックサイクルの後半部の８サ
イクルの間に、リフレッシュを行うようにアドレスをプ
レデコードする。プレデコードされたアドレスを利用し
てＸアドレスデコーダ１６でアドレスをデコードして適
切なワードラインを選択する。
期値より１６シリアルクロックサイクル毎に“１”ずつ
増加される行アドレスを計数することにより、メモリセ
ルアレー４０内のＤＲＡＭセルをリフレッシュできる行
アドレスを発生させる。Ｘアドレスプレデコーダ１５
は、ＲＢＡのための内部の行アドレスを利用して１６シ
リアルクロックサイクルの前半部の８サイクルの間に、
ＲＢＡ読出しデータのアクセスのためのワードラインを
選択するようにアドレスをプレデコードする。また、Ｘ
アドレスプレデコーダ１５はリフレッシュ行アドレスを
利用して１６シリアルクロックサイクルの後半部の８サ
イクルの間に、リフレッシュを行うようにアドレスをプ
レデコードする。プレデコードされたアドレスを利用し
てＸアドレスデコーダ１６でアドレスをデコードして適
切なワードラインを選択する。
【００３８】列アドレス発生器２０は、列アドレススト
ローブ信号（／ＣＡＳ）が立下がり状態において、外部
から印加されるアドレス入力信号（ＡＩ）のＹアドレ
ス、すなわち列アドレスを利用してＹ状態ポインタ部３
２および内部クロック発生器３８から出力される制御信
号の制御によりシリアルクロックサイクル毎に、ＲＢＡ
のための内部の列アドレス（Ｙ−ＡＤＤ）を発生させ
る。内部のＸアドレスがメモリセルアレー４０のワード
ラインを選択してメモリセルアレー４０の内部のビット
ラインセンスアンプ（Ｂｉｔ Ｌｉｎｅ Ｓｅｎｓｅ
Ａｍｐ）がメモリセル内のデータを十分感知した後、す
なわち１６シリアルクロックサイクル後からは内部のＹ
アドレスを出力する。ＲＢＡ選択器５０から出力される
選択信号（ＳＥＬｎ）を利用して選択されたメモリセル
からシリアルレジスタ６０にデータを転送する。この時
内部のＹアドレスは必要とするブロックのデータをシリ
アルレジスタ６０からデータラインに転送するように制
御する。
ローブ信号（／ＣＡＳ）が立下がり状態において、外部
から印加されるアドレス入力信号（ＡＩ）のＹアドレ
ス、すなわち列アドレスを利用してＹ状態ポインタ部３
２および内部クロック発生器３８から出力される制御信
号の制御によりシリアルクロックサイクル毎に、ＲＢＡ
のための内部の列アドレス（Ｙ−ＡＤＤ）を発生させ
る。内部のＸアドレスがメモリセルアレー４０のワード
ラインを選択してメモリセルアレー４０の内部のビット
ラインセンスアンプ（Ｂｉｔ Ｌｉｎｅ Ｓｅｎｓｅ
Ａｍｐ）がメモリセル内のデータを十分感知した後、す
なわち１６シリアルクロックサイクル後からは内部のＹ
アドレスを出力する。ＲＢＡ選択器５０から出力される
選択信号（ＳＥＬｎ）を利用して選択されたメモリセル
からシリアルレジスタ６０にデータを転送する。この時
内部のＹアドレスは必要とするブロックのデータをシリ
アルレジスタ６０からデータラインに転送するように制
御する。
【００３９】アドレス入力信号（ＡＩ）の入力された初
期のＹアドレス値は内部のＹアドレスバッファ２１にラ
ッチされ、ＲＢＡ Ｙアドレスバッファ２２から１６シ
リアルクロックサイクルの間遅延される。その後Ｙアド
レスカウンタ２４にロードされてシリアルクロックサイ
クルの周期でシリアルクロックの“１”サイクル毎に
“１”ずつ増加される連続される内部のＹアドレスとし
て計数される。１６シリアルクロックサイクルの後の１
７シリアルクロックサイクルにおいては、さらに同様の
初期のＹアドレス値をロードさせて“１”から“１６”
シリアルクロックサイクルの間の計数した前記内部のＹ
アドレスと同様なアドレスを計数する。
期のＹアドレス値は内部のＹアドレスバッファ２１にラ
ッチされ、ＲＢＡ Ｙアドレスバッファ２２から１６シ
リアルクロックサイクルの間遅延される。その後Ｙアド
レスカウンタ２４にロードされてシリアルクロックサイ
クルの周期でシリアルクロックの“１”サイクル毎に
“１”ずつ増加される連続される内部のＹアドレスとし
て計数される。１６シリアルクロックサイクルの後の１
７シリアルクロックサイクルにおいては、さらに同様の
初期のＹアドレス値をロードさせて“１”から“１６”
シリアルクロックサイクルの間の計数した前記内部のＹ
アドレスと同様なアドレスを計数する。
【００４０】このような動作を１６回、すなわち２５６
シリアルクロックサイクルの間継続した後列アドレスス
トローブ信号（／ＣＡＳ）が立下がりエッジである状態
において、Ｙアドレスカウンタは外部から入力されるア
ドレス入力信号（ＡＩ）の初期のＹアドレス値を再びロ
ードさせて初期のＹアドレスを計数し、Ｙアドレスプレ
デコーダ２５はＹアドレスカウンタ２４から出力される
Ｙアドレスをプレデコードした後、ＲＢＡ選択器５０お
よびＲＢＡ Ｙデコーダ７０に出力する。
シリアルクロックサイクルの間継続した後列アドレスス
トローブ信号（／ＣＡＳ）が立下がりエッジである状態
において、Ｙアドレスカウンタは外部から入力されるア
ドレス入力信号（ＡＩ）の初期のＹアドレス値を再びロ
ードさせて初期のＹアドレスを計数し、Ｙアドレスプレ
デコーダ２５はＹアドレスカウンタ２４から出力される
Ｙアドレスをプレデコードした後、ＲＢＡ選択器５０お
よびＲＢＡ Ｙデコーダ７０に出力する。
【００４１】ＲＢＡ選択器５０はプレデコードされたＹ
アドレスを利用してＸアドレスにより選択されたメモリ
セルからシリアルレジスタ６０へのデータ転送を制御す
る。ＲＢＡ Ｙデコーダ７０はプレデコードされたＹア
ドレスを利用してシリアルレジスタ６０から入出力部９
０に読出されたデータを転送するためにＹアドレスを出
力する。ＲＢＡ制御器３０は、行アドレスストローブ信
号（／ＲＡＳ）が“ハイ”から“ロー”に立下がるエッ
ジにおいて、列アドレスストローブ信号（／ＣＡＳ）、
ＲＢＡ制御信号（ＲＢＡ）、書込みイネーブル信号（／
ＷＥ）が“ハイ”であり、データ転送信号（／ＤＴ）が
“ロー”であれば、システムがＲＢＡ読出しモードとし
て動作するように内部制御信号を発生させる。
アドレスを利用してＸアドレスにより選択されたメモリ
セルからシリアルレジスタ６０へのデータ転送を制御す
る。ＲＢＡ Ｙデコーダ７０はプレデコードされたＹア
ドレスを利用してシリアルレジスタ６０から入出力部９
０に読出されたデータを転送するためにＹアドレスを出
力する。ＲＢＡ制御器３０は、行アドレスストローブ信
号（／ＲＡＳ）が“ハイ”から“ロー”に立下がるエッ
ジにおいて、列アドレスストローブ信号（／ＣＡＳ）、
ＲＢＡ制御信号（ＲＢＡ）、書込みイネーブル信号（／
ＷＥ）が“ハイ”であり、データ転送信号（／ＤＴ）が
“ロー”であれば、システムがＲＢＡ読出しモードとし
て動作するように内部制御信号を発生させる。
【００４２】内部ＲＡＳ発生器３３は、外部から行アド
レスストローブ信号（／ＲＡＳ）により内部ＲＡＳ信号
（ＲＡＳｉ）を作る。すなわりＸ状態ポインタ部３１お
よびＹ状態ポインタ部３２により、制御１６シリアルク
ロックサイクルの前半部においてメモリセルアレー４０
のデータをアクセスするための内部ＲＡＳ信号（ＲＡＳ
ｉ）を作り、残りの後半部においてリフレッシュのため
の内部ＲＡＳ信号（ＲＡＳｉ）を作る。
レスストローブ信号（／ＲＡＳ）により内部ＲＡＳ信号
（ＲＡＳｉ）を作る。すなわりＸ状態ポインタ部３１お
よびＹ状態ポインタ部３２により、制御１６シリアルク
ロックサイクルの前半部においてメモリセルアレー４０
のデータをアクセスするための内部ＲＡＳ信号（ＲＡＳ
ｉ）を作り、残りの後半部においてリフレッシュのため
の内部ＲＡＳ信号（ＲＡＳｉ）を作る。
【００４３】内部ＣＡＳ発生器３４は、外部から列アド
レスストローブ信号（／ＣＡＳ）により内部ＣＡＳ信号
（ＣＡＳｉ）を作る。すなわりＸ状態ポインタ部３１お
よびＹ状態ポインタ部３２の制御により１６シリアルク
ロックサイクルの前半部においてメモリセルアレー４０
のデータをアクセスするための内部ＣＡＳ信号（ＣＡＳ
ｉ）を作り、残りの後半部においてリフレッシュのため
の内部ＣＡＳ信号（ＣＡＳｉ）を作る。
レスストローブ信号（／ＣＡＳ）により内部ＣＡＳ信号
（ＣＡＳｉ）を作る。すなわりＸ状態ポインタ部３１お
よびＹ状態ポインタ部３２の制御により１６シリアルク
ロックサイクルの前半部においてメモリセルアレー４０
のデータをアクセスするための内部ＣＡＳ信号（ＣＡＳ
ｉ）を作り、残りの後半部においてリフレッシュのため
の内部ＣＡＳ信号（ＣＡＳｉ）を作る。
【００４４】内部ＲＡＳ発生器３３および内部ＣＡＳ発
生器３４で作られた内部ＲＡＳ信号（ＲＡＳｉ）および
内部ＣＡＳ信号（／ＣＡＳｉ）は、実際に内部システム
の動作のための行アドレスストローブおよび列アドレス
ストローブ信号として用いられ、これらの内部行アドレ
スストローブ信号（／ＲＡＳ）および内部ＣＡＳ信号
（／ＣＡＳｉ）は、１６シリアルクロックサイクル毎に
同じ動作を行うように制御される。
生器３４で作られた内部ＲＡＳ信号（ＲＡＳｉ）および
内部ＣＡＳ信号（／ＣＡＳｉ）は、実際に内部システム
の動作のための行アドレスストローブおよび列アドレス
ストローブ信号として用いられ、これらの内部行アドレ
スストローブ信号（／ＲＡＳ）および内部ＣＡＳ信号
（／ＣＡＳｉ）は、１６シリアルクロックサイクル毎に
同じ動作を行うように制御される。
【００４５】転送制御器３５は、メモリセルアレー４０
でシリアルレジスタ６０にデータを転送する時点を制御
する転送信号（ＸＦ）、レジスタイネーブル信号（ＲＧ
Ｅ）、およびシリアルデコーダイネーブル信号（ＳＤ
Ｅ）を発生する。転送信号（ＸＦ）はＸ状態ポインタ部
３１およびＹ状態ポインタ部３２の制御により外部から
印加される行アドレスストローブ信号（／ＲＡＳ）が立
下がった後、１６シリアルクロックサイクルが経過した
後から１６シリアルクロックサイクル毎に１つずつ内部
のＸアドレスで選択されたメモリセルでシリアルレジス
タ６０に転送するように１個のパルスが生成される。
でシリアルレジスタ６０にデータを転送する時点を制御
する転送信号（ＸＦ）、レジスタイネーブル信号（ＲＧ
Ｅ）、およびシリアルデコーダイネーブル信号（ＳＤ
Ｅ）を発生する。転送信号（ＸＦ）はＸ状態ポインタ部
３１およびＹ状態ポインタ部３２の制御により外部から
印加される行アドレスストローブ信号（／ＲＡＳ）が立
下がった後、１６シリアルクロックサイクルが経過した
後から１６シリアルクロックサイクル毎に１つずつ内部
のＸアドレスで選択されたメモリセルでシリアルレジス
タ６０に転送するように１個のパルスが生成される。
【００４６】レジスタイネーブル信号（ＲＧＥ）は、シ
リアルレジスタ６０に電源（Ｖcc）を印加することを制
御するデータ転送を容易にする。シリアルデコーダイネ
ーブル信号（ＳＤＥ）は、ＲＢＡ Ｙデコーダ７０を構
成するシリアルデコーダをイネーブルして、シリアルレ
ジスタ６０と入出力部９０との間のデータ転送を制御す
る。読出し／書込み制御器３６は読出しモード／書込み
時の適当な時点において各ブロックを動作させるイネー
ブル信号を発生させる。ＲＢＡ書込みイネーブル信号
（ＲＷＸＥ）は読出しモード時に始めから“ロー”を維
持して、内部のＸアドレス（Ｘ−ＡＤＤ）が始めから印
加されてメモリセルアレー４０をアクセスさせる。
リアルレジスタ６０に電源（Ｖcc）を印加することを制
御するデータ転送を容易にする。シリアルデコーダイネ
ーブル信号（ＳＤＥ）は、ＲＢＡ Ｙデコーダ７０を構
成するシリアルデコーダをイネーブルして、シリアルレ
ジスタ６０と入出力部９０との間のデータ転送を制御す
る。読出し／書込み制御器３６は読出しモード／書込み
時の適当な時点において各ブロックを動作させるイネー
ブル信号を発生させる。ＲＢＡ書込みイネーブル信号
（ＲＷＸＥ）は読出しモード時に始めから“ロー”を維
持して、内部のＸアドレス（Ｘ−ＡＤＤ）が始めから印
加されてメモリセルアレー４０をアクセスさせる。
【００４７】読出しモード／書込み制御器３６から出力
されるＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）
は、システム内の初期状態がセットアップされると、全
体システムのイネーブルのために“ロー”になる。読出
しモード／書込み制御器３６から出力されるＲＢＡ Ｙ
イネーブル信号（ＲＹＥ）は、読出しモード時に内部の
Ｘアドレス（Ｘ−ＡＤＤ）によりメモリセルアレー４０
内のワードラインが充分に選択された後Ｙアドレス（Ｙ
−ＡＤＤ）を発生させるデータブロック単位、すなわち
１６シリアルクロックサイクル後に“ハイ”になる。
されるＲＢＡ状態ポインタイネーブル信号（ＲＳＰＥ）
は、システム内の初期状態がセットアップされると、全
体システムのイネーブルのために“ロー”になる。読出
しモード／書込み制御器３６から出力されるＲＢＡ Ｙ
イネーブル信号（ＲＹＥ）は、読出しモード時に内部の
Ｘアドレス（Ｘ−ＡＤＤ）によりメモリセルアレー４０
内のワードラインが充分に選択された後Ｙアドレス（Ｙ
−ＡＤＤ）を発生させるデータブロック単位、すなわち
１６シリアルクロックサイクル後に“ハイ”になる。
【００４８】モード選択器３７はＲＢＡモードをセット
アップし、読出しモードであるか、または書込みモード
であるかを書込みイネーブルラッチ信号（／ＷＥＬ）を
利用して示す。ＲＢＡ読出しモードである場合は、モー
ド選択器３７から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）および書込みイネーブルラッチ信号（／Ｗ
ＥＬ）は、行アドレスストローブ信号（／ＲＡＳ）の立
下がりエッジにおいて“ハイ”となる。Ｘ状態ポインタ
部３１およびＹ状態ポインタ部３２は、ＲＢＡモードの
セットアップされると（０，０）から計数を開始する。
Ｙ状態ポインタ部３２はシリアルクロックサイクル毎に
“１”ずつ増加されて１６シリアルクロックサイクルが
経過されるとリセットされて、さらに“０”から計数さ
れるＹ状態ポインタ信号（ＹＲｎ）を出力する。かつＸ
状態ポインタ部３１はＹ状態ポインタ部３２のＹ状態ポ
インタ信号（ＹＲｎ）が“１６”からさらに“０”にリ
セットされる時毎に、Ｘ状態ポインタ信号（ＸＲｎ）を
“１”ずつ増加させる。Ｘ状態ポインタ信号（ＸＲｎ）
およびＹ状態ポインタ信号（ＹＲｎ）値が（１６，１
６）になると、一つのブロックデータアクセスは終了
し、次のブロックをアクセスするために、さらにまた
（０，０）から計数する。すなわちＸ状態ポインタ信号
（ＸＲｎ）およびＹ状態ポインタ信号（ＹＲｎ）の現在
値は、メモリセルアレー４０内で初期Ｘアドレスおよび
Ｙアドレス、すなわちアドレスオフセット（ｏｆｆｓｅ
ｔ）値に対する変位を示すこととなる。
アップし、読出しモードであるか、または書込みモード
であるかを書込みイネーブルラッチ信号（／ＷＥＬ）を
利用して示す。ＲＢＡ読出しモードである場合は、モー
ド選択器３７から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）および書込みイネーブルラッチ信号（／Ｗ
ＥＬ）は、行アドレスストローブ信号（／ＲＡＳ）の立
下がりエッジにおいて“ハイ”となる。Ｘ状態ポインタ
部３１およびＹ状態ポインタ部３２は、ＲＢＡモードの
セットアップされると（０，０）から計数を開始する。
Ｙ状態ポインタ部３２はシリアルクロックサイクル毎に
“１”ずつ増加されて１６シリアルクロックサイクルが
経過されるとリセットされて、さらに“０”から計数さ
れるＹ状態ポインタ信号（ＹＲｎ）を出力する。かつＸ
状態ポインタ部３１はＹ状態ポインタ部３２のＹ状態ポ
インタ信号（ＹＲｎ）が“１６”からさらに“０”にリ
セットされる時毎に、Ｘ状態ポインタ信号（ＸＲｎ）を
“１”ずつ増加させる。Ｘ状態ポインタ信号（ＸＲｎ）
およびＹ状態ポインタ信号（ＹＲｎ）値が（１６，１
６）になると、一つのブロックデータアクセスは終了
し、次のブロックをアクセスするために、さらにまた
（０，０）から計数する。すなわちＸ状態ポインタ信号
（ＸＲｎ）およびＹ状態ポインタ信号（ＹＲｎ）の現在
値は、メモリセルアレー４０内で初期Ｘアドレスおよび
Ｙアドレス、すなわちアドレスオフセット（ｏｆｆｓｅ
ｔ）値に対する変位を示すこととなる。
【００４９】内部クロック発生器３８は、Ｙアドレス関
連信号のクロックとして使用するシステムクロック（Ｓ
ＹＣＫ）を発生させる。このシリアルクロック（ＳＣ）
を利用して内部のＹアドレス（Ｙ−ＡＤＤ）がイネーブ
ルされるべき時点から現われる。上述した読出し動作
を、さらに説明する。行アドレス発生器１０は行アドレ
スストローブ信号（／ＲＡＳ）の立下がりエッジに内部
のＸアドレス（Ｘ−ＡＤＤ）を発生させてワードライン
を選択し、列アドレス発生器２０は行アドレスストロー
ブ信号（／ＲＡＳ）の立下がりエッジから１６シリアル
クロックサイクル過程後に内部のＹアドレス（Ｙ−ＡＤ
Ｄ）を発生させて、メモリセルアレー４０からシリアル
レジスタ６０に、シリアルレジスタ６０から入出力部９
０のデータラインにそれぞれデータが転送されるように
する。したがって、ＲＢＡ読出しモードである場合、行
アドレスストローブ信号（／ＲＡＳ）の立下がりエッジ
において１６シリアルクロックサイクル過程後入出力部
９０のブロックデータ入出力パッドにデータ（ＯＵＴＰ
ＵＴ）が出力される。そしてこの時から連続してＲＢＡ
モードとしてデータをアクセスすれば、連続されたデー
タをアクセスすることができ、ＲＢＡ読出しモードの終
了した後、１６シリアルクロックサイクル以後までデー
タは出力される。
連信号のクロックとして使用するシステムクロック（Ｓ
ＹＣＫ）を発生させる。このシリアルクロック（ＳＣ）
を利用して内部のＹアドレス（Ｙ−ＡＤＤ）がイネーブ
ルされるべき時点から現われる。上述した読出し動作
を、さらに説明する。行アドレス発生器１０は行アドレ
スストローブ信号（／ＲＡＳ）の立下がりエッジに内部
のＸアドレス（Ｘ−ＡＤＤ）を発生させてワードライン
を選択し、列アドレス発生器２０は行アドレスストロー
ブ信号（／ＲＡＳ）の立下がりエッジから１６シリアル
クロックサイクル過程後に内部のＹアドレス（Ｙ−ＡＤ
Ｄ）を発生させて、メモリセルアレー４０からシリアル
レジスタ６０に、シリアルレジスタ６０から入出力部９
０のデータラインにそれぞれデータが転送されるように
する。したがって、ＲＢＡ読出しモードである場合、行
アドレスストローブ信号（／ＲＡＳ）の立下がりエッジ
において１６シリアルクロックサイクル過程後入出力部
９０のブロックデータ入出力パッドにデータ（ＯＵＴＰ
ＵＴ）が出力される。そしてこの時から連続してＲＢＡ
モードとしてデータをアクセスすれば、連続されたデー
タをアクセスすることができ、ＲＢＡ読出しモードの終
了した後、１６シリアルクロックサイクル以後までデー
タは出力される。
【００５０】図７を参照してＲＢＡ書込み動作を説明す
る。ＲＢＡ書込みは外部から入力されるデータをメモリ
セルアレー４０内のｍ×ｎビット、すなわち１６×１６
ビットのブロックサイズでシリアルに書込み動作する機
能であり、書込み動作時の開始アドレスは１６の倍数で
ある。内部ＲＡＳ発生器３３に印加された行アドレスス
トローブ信号（／ＲＡＳ）の立下がりエッジにおいて列
アドレスストローブ信号（／ＣＡＳ）およびＲＢＡ制御
信号（ＲＢＡ）が“ハイ”となり、データ転送信号（／
ＤＴ）が“ロー”となり、書込みイネーブル信号（／Ｗ
Ｅ）が“ロー”となって、それぞれモード選択器３７に
印加される。すると、モード発生器３７はＲＢＡ書込み
モードになるように、ＲＢＡモードフラグ信号（ＲＢＡ
Ｍ）を“ハイ”とし、書込みネーブルラッチ信号（／Ｗ
ＥＬ）を“ロー”と作る。これにより全体システムはＲ
ＢＡ書込みモードの動作を開始する。
る。ＲＢＡ書込みは外部から入力されるデータをメモリ
セルアレー４０内のｍ×ｎビット、すなわち１６×１６
ビットのブロックサイズでシリアルに書込み動作する機
能であり、書込み動作時の開始アドレスは１６の倍数で
ある。内部ＲＡＳ発生器３３に印加された行アドレスス
トローブ信号（／ＲＡＳ）の立下がりエッジにおいて列
アドレスストローブ信号（／ＣＡＳ）およびＲＢＡ制御
信号（ＲＢＡ）が“ハイ”となり、データ転送信号（／
ＤＴ）が“ロー”となり、書込みイネーブル信号（／Ｗ
Ｅ）が“ロー”となって、それぞれモード選択器３７に
印加される。すると、モード発生器３７はＲＢＡ書込み
モードになるように、ＲＢＡモードフラグ信号（ＲＢＡ
Ｍ）を“ハイ”とし、書込みネーブルラッチ信号（／Ｗ
ＥＬ）を“ロー”と作る。これにより全体システムはＲ
ＢＡ書込みモードの動作を開始する。
【００５１】各ブロックの基本動作はＲＢＡ読出しモー
ド動作の場合と同様であり、入出力部９０のブロックデ
ータ入出力パッドに印加される入力データ（ＩＮＰＵ
Ｔ）は、行アドレスストローブ信号（／ＲＡＳ）が立下
がり１６シリアルクロックサイクルの経過後に現われて
シリアルレジスタ６０に書込み開始する。また、シリア
ルレジスタ６０からメモリセルアレー４０へのデータ転
送は３２シリアルクロックサイクル以後から開始され
る。これを制御するためにＲＢＡ Ｙイネーブル信号
（ＲＹＥ）は、１６シリアルクロックサイクル経過後か
ら、“ハイ”となってシリアルレジスタ６０にデータを
書込み動作させるＹアドレスの関連信号をイネーブルさ
せ、かつＲＢＡ書込みＸイネーブル信号（ＲＷＸＥ）は
３２シリアルクロックサイクル過程後には“ハイ”とな
ってシリアルレジスタ６０からメモリセルアレー４０へ
のデータ転送のためにＸアドレスの関連信号をイネーブ
ルさせる。
ド動作の場合と同様であり、入出力部９０のブロックデ
ータ入出力パッドに印加される入力データ（ＩＮＰＵ
Ｔ）は、行アドレスストローブ信号（／ＲＡＳ）が立下
がり１６シリアルクロックサイクルの経過後に現われて
シリアルレジスタ６０に書込み開始する。また、シリア
ルレジスタ６０からメモリセルアレー４０へのデータ転
送は３２シリアルクロックサイクル以後から開始され
る。これを制御するためにＲＢＡ Ｙイネーブル信号
（ＲＹＥ）は、１６シリアルクロックサイクル経過後か
ら、“ハイ”となってシリアルレジスタ６０にデータを
書込み動作させるＹアドレスの関連信号をイネーブルさ
せ、かつＲＢＡ書込みＸイネーブル信号（ＲＷＸＥ）は
３２シリアルクロックサイクル過程後には“ハイ”とな
ってシリアルレジスタ６０からメモリセルアレー４０へ
のデータ転送のためにＸアドレスの関連信号をイネーブ
ルさせる。
【００５２】図８および図９はＲＢＡ読出しモード動作
時のＲＢＡ書込みモード動作時におけるメモリマップで
ある。デジタル信号処理においてブロック単位のデータ
アクセスのための応用システムに適合した読出しモード
時には、図８に示すように、ブロック開始アクセスをラ
ンダムに指定してｍ×ｎビットブロックサイズで連続し
てアクセスできるようにし、書込みモード時には図９に
示すように、信号処理器で処理されたデータをメモリセ
ルアレー内に同一のブロックサイズとして順次再格納で
きるようにｍ×ｎビットブロックサイズのシリアルクロ
ック書込み機能を提供し、読出し／書込みモード動作時
には外部からリフレッシュに関して考慮しなくてもよく
なるように、リフレッシュカウンタ１４を内蔵して自動
リフレッシュ機能を提供する。
時のＲＢＡ書込みモード動作時におけるメモリマップで
ある。デジタル信号処理においてブロック単位のデータ
アクセスのための応用システムに適合した読出しモード
時には、図８に示すように、ブロック開始アクセスをラ
ンダムに指定してｍ×ｎビットブロックサイズで連続し
てアクセスできるようにし、書込みモード時には図９に
示すように、信号処理器で処理されたデータをメモリセ
ルアレー内に同一のブロックサイズとして順次再格納で
きるようにｍ×ｎビットブロックサイズのシリアルクロ
ック書込み機能を提供し、読出し／書込みモード動作時
には外部からリフレッシュに関して考慮しなくてもよく
なるように、リフレッシュカウンタ１４を内蔵して自動
リフレッシュ機能を提供する。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
外部制御器を使用しなくても信号処理器が所望するブロ
ックサイズのデータをランダムな開始アドレスを指定し
て読出すことができるので、従来のＤＲＡＭ，ＳＲＡ
Ｍ、およびフレームメモリを利用したシステムにおける
外部制御回路および読出しデータを再フォーマットする
システムロードが減少してデータアクセスおよびデータ
処理時間が顕著に減少し、また書込み動作時においても
信号処理器の処理したデータをバッファ等を利用して再
フォーマットしなくて直接メモリに使用することができ
るようにシリアルクロックアクセス機能を提供するの
で、外部制御回路および処理速度が減少し、さらに自動
リフレッシュ機能を有するのでデジタル信号処理用国際
規格であるＨ．２６１，ＪＰＥＧ，デジタルＨＤＴＶな
どのシステム映像減縮信号の処理における最適なメモリ
アクセス機能を提供する効果が得られる。
外部制御器を使用しなくても信号処理器が所望するブロ
ックサイズのデータをランダムな開始アドレスを指定し
て読出すことができるので、従来のＤＲＡＭ，ＳＲＡ
Ｍ、およびフレームメモリを利用したシステムにおける
外部制御回路および読出しデータを再フォーマットする
システムロードが減少してデータアクセスおよびデータ
処理時間が顕著に減少し、また書込み動作時においても
信号処理器の処理したデータをバッファ等を利用して再
フォーマットしなくて直接メモリに使用することができ
るようにシリアルクロックアクセス機能を提供するの
で、外部制御回路および処理速度が減少し、さらに自動
リフレッシュ機能を有するのでデジタル信号処理用国際
規格であるＨ．２６１，ＪＰＥＧ，デジタルＨＤＴＶな
どのシステム映像減縮信号の処理における最適なメモリ
アクセス機能を提供する効果が得られる。
【図１】 従来のデジタル映像信号処理用メモリシステ
ムの構成図である。
ムの構成図である。
【図２】 本発明のデジタル映像信号処理用メモリシス
テムの構成図である。
テムの構成図である。
【図３】 図２の行アドレス発生器の詳細構成図であ
る。
る。
【図４】 図２の列アドレス発生器の詳細構成図であ
る。
る。
【図５】 図２のＲＢＡ制御器の詳細構成図である。
【図６】 読出し動作時における図３乃至図５の各部分
の信号波形図である。
の信号波形図である。
【図７】 書込み動作時における図３乃至図５の各部分
の信号波形図である。
の信号波形図である。
【図８】 ＲＢＡ読出し動作時におけるメモリマップで
ある。
ある。
【図９】 ＲＢＡ書込み動作時におけるメモリマップで
ある。
ある。
１…ＤＲＡＭコントローラー、２…ＤＲＡＭ、３…ビッ
トストリームバッファ、４…フレームバッファ、７…入
出力装置、８…転送制御装置、９…アドレス発生器、１
０…行アドレス発生器、１１…Ｘフレームバッファ、１
２…ＲＢＡ Ｘアドレスカウンタ、１３…ＲＢＡ Ｘア
ドレスカウンタ制御器、１４…内部リフレッシュカウン
タ、１５…Ｘアドレスプレデコーダ、２０…列アドレス
発生器、２１…Ｙアドレスバッファ、２２…ＲＢＡ Ｙ
アドレスバッファ、２４…Ｙアドレスカウンタ、２５…
Ｙアドレスプレデコーダ、３０…ＲＢＡ制御器、３１…
Ｘ状態ポインタ部、３２…Ｙ状態ポインタ部、３３…内
部ＲＡＳ発生器、３４…内部ＣＡＳ発生器、３５…転送
制御器、３６…読出し／書込み制御器、３７…モード選
択器、３８…内部クロック発生器、４０…メモリセルア
レー、５０…ＲＢＡ選択器、６０…シリアルレジスタ、
７０…ＲＢＡ Ｙデコーダ、８０…入出力制御器、９０
…入出力部。
トストリームバッファ、４…フレームバッファ、７…入
出力装置、８…転送制御装置、９…アドレス発生器、１
０…行アドレス発生器、１１…Ｘフレームバッファ、１
２…ＲＢＡ Ｘアドレスカウンタ、１３…ＲＢＡ Ｘア
ドレスカウンタ制御器、１４…内部リフレッシュカウン
タ、１５…Ｘアドレスプレデコーダ、２０…列アドレス
発生器、２１…Ｙアドレスバッファ、２２…ＲＢＡ Ｙ
アドレスバッファ、２４…Ｙアドレスカウンタ、２５…
Ｙアドレスプレデコーダ、３０…ＲＢＡ制御器、３１…
Ｘ状態ポインタ部、３２…Ｙ状態ポインタ部、３３…内
部ＲＡＳ発生器、３４…内部ＣＡＳ発生器、３５…転送
制御器、３６…読出し／書込み制御器、３７…モード選
択器、３８…内部クロック発生器、４０…メモリセルア
レー、５０…ＲＢＡ選択器、６０…シリアルレジスタ、
７０…ＲＢＡ Ｙデコーダ、８０…入出力制御器、９０
…入出力部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴ・ヒ・チョイ 大韓民国・ソウル−シ・ソンパ−グ・ガラ ク−１ドン・ガラクアパートメント 95− 503
Claims (51)
- 【請求項１】 外部から印加される信号を利用してラン
ダムブロックアクセス（ＲＢＡ）を制御するＲＢＡ制御
手段（３０）と，前記ＲＢＡ制御手段（３０）の制御に
より初期アドレスを発生させるアドレス発生手段（９）
と，前記ＲＢＡ制御器（３０）およびアドレス発生手段
（９）の制御によりデータが格納されるメモリセルアレ
ー手段（４０）と，前記ＲＢＡ制御手段（３０）および
アドレス発生手段（９）の制御によりメモリセルアレー
手段（４０）のデータ転送を制御する転送制御手段
（８），および前記ＲＢＡ制御手段（３０）および転送
制御手段（８）の制御によりデータの入出力を行う入出
力手段（７）と，を有することを特徴とするデジタル映
像信号処理用メモリシステム。 - 【請求項２】 外部から印加される信号を利用してラン
ダムブロックアクセス（ＲＢＡ）を制御するＲＢＡ制御
手段（３０）と，前記ＲＢＡ制御手段（３０）の制御に
より初期アドレスを用いて行アドレスを発生させる行ア
ドレス発生手段（１０）と，前記ＲＢＡ制御手段（３
０）の制御により初期列アドレスを用いて列アドレスを
発生させる列アドレス発生手段（２０）と，前記行アド
レス発生手段（１０）の制御に応じてワードラインが選
択されるメモリセルアレー手段（４０）と，前記列アド
レス発生手段（２０）およびＲＢＡ制御手段（３０）の
制御に応じて前記メモリセルアレー手段（４０）のデー
タ転送を制御するＲＢＡ選択手段（５０）と，前記ＲＢ
Ａ制御手段（３０）およびＲＢＡ選択手段（５０）の制
御に応じて前記メモリセルアレー手段（４０）のデータ
の転送されるシリアルレジスタ手段（６０）と，前記列
アドレス発生手段（２０）およびＲＢＡ制御手段（３
０）の制御に応じて前記シリアルレジスタ手段（６０）
を制御するＲＢＡ Ｙデコーダ手段（７０）、および前
記ＲＢＡ制御手段（３０）およびシリアルレジスタ手段
（６０）の制御に応じてデータの入出力を行う入出力手
段（７）と，を有することを特徴とするデジタル映像信
号処理用メモリシステム。 - 【請求項３】 外部から入力される行アドレスストロー
ブ信号（／ＲＡＳ）と、列アドレスストローブ信号（／
ＣＡＳ）と、書込みイネーブル信号（／ＷＥ）と、デー
タ転送信号（／ＤＴ）と、シリアルクロック（ＳＣ）
と、ランダムブロックアクセス（ＲＢＡ）制御信号を用
いてＲＢＡを制御する信号を出力するＲＢＡ制御手段
（３０）と，前記ＲＢＡ制御手段（３０）の制御に応じ
て初期行アドレスを用いて行アドレスを発生させる行ア
ドレス発生手段（１０）と，前記ＲＢＡ制御手段（３
０）の制御により初期列アドレスを用いて列アドレスを
発生させる列アドレス発生手段（２０）と，前記行アド
レス発生手段（１０）から出力される行アドレスにより
ワードラインが選択されるメモリセルアレー手段（４
０）と，前記列アドレス発生手段（２０）およびＲＢＡ
制御手段（３０）から出力される信号により前記メモリ
セルアレー手段（４０）のデータ転送を制御するＲＢＡ
選択手段（５０）と，前記ＲＢＡ制御手段（３０）およ
びＲＢＡ選択手段（５０）から出力される信号により前
記メモリセルアレー手段（４０）のデータが転送される
シリアルレジスタ手段（６０）と，前記ＲＢＡ制御手段
（３０）の制御により前記列アドレス発生手段（２０）
から出力される列アドレスを用いて前記シリアルレジス
タ手段（６０）を制御するＹデコーダ手段（７０）と，
前記ＲＢＡ制御手段（３０）の制御に応じてデータの入
出力を制御する入出力制御手段（８０）と，および前記
入出力制御手段（８０）の制御に応じて前記シリアルレ
ジスタ手段（６０）と外部とのデータの入出力を実行す
る入出力部手段（９０）と，を有することを特徴とする
デジタル映像信号処理用メモリシステム。 - 【請求項４】 前記アドレス発生手段（９）は、行アド
レス発生手段（１０）と列アドレス発生手段（２０）と
からなることを特徴とする請求項１記載のデジタル映像
信号処理用メモリシステム。 - 【請求項５】 前記転送制御手段（８）は、 前記アドレス発生手段（９）およびＲＢＡ制御手段（３
０）の制御に応じて前記メモリセルアレー手段（４０）
のデータ転送を制御するＲＢＡ選択手段（５０）と，前
記ＲＢＡ制御手段（３０）およびＲＢＡ選択手段（５
０）の制御に応じて前記メモリセルアレー手段（４０）
のデータが転送されるシリアルレジスタ手段（６０）、
および前記アドレス発生手段（９）およびＲＢＡ制御手
段（３０）の制御に応じて前記シリアルレジスタ手段
（６０）を制御するＲＢＡ Ｙデコーダ手段（７０）
と，からなることを特徴とする請求項１記載のデジタル
映像信号処理用メモリシステム。 - 【請求項６】 前記入出力手段（７）は、前記ＲＢＡ制
御手段（３０）の制御に応じて入出力を制御する入出力
制御手段（８０）、および前記入出力制御手段（８０）
の制御に応じて前記転送制御手段（８）と外部とのデー
タの入出力を行う入出力部手段（９０）と、からなるこ
とを特徴とする請求項１記載のデジタル映像信号処理用
メモリシステム。 - 【請求項７】 前記入出力手段（７）は、前記ＲＢＡ制
御手段（３０）の制御に応じて入出力を制御する入出力
制御手段（８０）、および前記入出力制御手段（８０）
の制御に応じて、前記シリアルレジスタ手段（６０）と
外部とのデータの入出力を行う入出力部手段（９０）
と、からなることを特徴とする請求項２記載のデジタル
映像信号処理用メモリシステム。 - 【請求項８】 前記行アドレス発生手段（１０）は、 外部から印加されるアドレス入力（ＡＩ）の初期のＸア
ドレスをラッチするＸアドレスバッファ手段（１１）
と，前記ＲＢＡ制御手段（３０）から出力される書込み
イネーブルラッチ信号（ＷＥＬ）と、ＲＢＡ書込みＸイ
ネーブル信号（ＲＷＸＥ）と、ＲＢＡモードフラグ信号
（ＲＢＡＭ）と、Ｘ状態ポインタ信号（ＸＲｎ）と、Ｙ
状態ポインタ信号（ＹＲｎ）および内部ＲＡＳ（Ｉｎｔ
ｅｒｎａｌ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）
信号（／ＲＡＳｉ）を用いて行アドレスの計数時点を指
定するＲＢＡＸアドレスカウンタ制御手段（１３）と，
前記ＲＢＡ Ｘアドレスのカウンタ制御手段（１３）の
制御に応じてシリアルクロック（ＳＣ）を利用して行ア
ドレスを増加させるＲＢＡ Ｘアドレスカウンタ手段
（１３）と，前記ＲＢＡ Ｘアドレスカウンタ手段（１
２）から出力される計数された行アドレスをデコードす
るＸアドレスデコーダ手段（１６）と，を有することを
特徴とする請求項２記載のデジタル映像信号処理用メモ
リシステム。 - 【請求項９】 前記行アドレス発生手段（１０）は、 外部から印加されるアドレス入力信号（ＡＩ）の初期の
ＸアドレスをラッチするＸアドレスバッファ手段（１
１）と，前記ＲＢＡ制御手段（３０）から出力される書
込みイネーブルラッチ信号（ＷＥＬ）と、ＲＢＡ書込み
Ｘイネーブル信号（ＲＷＸＥ）と、ＲＢＡモードフラグ
信号（ＲＢＡＭ）と、Ｘ状態ポインタ信号（ＸＲｎ）
と、Ｙ状態ポインタ信号（ＹＲｎ）、および内部ＲＡＳ
（Ｉｎｔｅｒｎａｌ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）信号（／ＲＡＳｉ）を利用して行アドレスの計
数時点を指定するＲＢＡ Ｘアドレスカウンタ制御手段
（１３）と，前記ＲＢＡ Ｘアドレスのカウンタ制御手
段（１３）の制御によりシリアルクロック（ＳＣ）を利
用して行アドレスを増加させるＲＢＡ Ｘアドレスカウ
ンタ手段（１３）と，前記ＲＢＡ Ｘアドレスカウンタ
手段（１２）から出力される計数された行アドレスをデ
コードするＸアドレスデコーダ手段（１６）と，を有す
ることを特徴とする請求項３記載のデジタル映像信号処
理用メモリシステム。 - 【請求項１０】 前記行アドレス発生手段（１０）は、 外部から印加されるアドレス入力信号（ＡＩ）の初期の
ＸアドレスをラッチするＸアドレスバッファ手段（１
１）と，前記ＲＢＡ制御手段（３０）から出力される書
込みイネーブルラッチ信号（ＷＥＬ）と、ＲＢＡ書込み
Ｘイネーブル信号（ＲＷＸＥ）と、ＲＢＡモードフラグ
信号（ＲＢＡＭ）と、Ｘ状態ポインタ信号（ＸＲｎ）
と、Ｙ状態ポインタ信号（ＹＲｎ）、および内部ＲＡＳ
（Ｉｎｔｅｒｎａｌ Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）信号（／ＲＡＳｉ）を利用して行アドレスの計
数時点を指定するＲＢＡ Ｘアドレスカウンタ制御手段
（１３）と，前記ＲＢＡ Ｘアドレスのカウンタ制御手
段（１３）の制御によりシリアルクロック（ＳＣ）を利
用して行アドレスを増加させるＲＢＡ Ｘアドレスカウ
ンタ手段（１３）と，前記ＲＢＡ Ｘアドレスカウンタ
手段（１２）から出力される計数された行アドレスをデ
コードするＸアドレスデコーダ手段（１６）と，を有す
ることを特徴とする請求項４記載のデジタル映像信号処
理用メモリシステム。 - 【請求項１１】 前記列アドレス発生手段（８０）は、 データブロック単位を有するシリアルクロックの間アド
レス入力信号（ＡＩ）の初期の列アドレスを遅延するＹ
アドレスバッファ手段（１１）と，前記ＲＢＡ制御手段
（３０）から出力されるＲＢＡモードフラグ信号（ＲＢ
Ｍ）と、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）と、初期
ＣＡＳ信号（／ＣＡＳｉ）と、Ｘ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ信号（ＹＲｎ）を利用してＲ
ＢＡ Ｙアドレスバッファ手段を制御するＲＢＡ Ｙア
ドレスバッファ制御手段と，前記ＲＢＡ Ｙアドレスの
カウンタ制御手段（１３）の制御に応じてＲＢＡ制御手
段から出力されたシステムクロック（ＳＹＣＫ）を利用
して列アドレスを増加させるＲＢＡ Ｙアドレスカウン
タ手段（１３）と，前記ＲＢＡ Ｙアドレスカウンタ手
段から出力される計数された列アドレスをプレデコード
するＹアドレスプレデコーダ手段と，を有することを特
徴とする請求項２記載のデジタル映像信号処理用メモリ
システム。 - 【請求項１２】 前記列アドレス発生手段（３０）は、 データブロック単位を有するシリアルクロックの間アド
レス入力信号（ＡＩ）の初期の列アドレスを遅延するＹ
アドレスバッファ手段（１１）と，前記ＲＢＡ制御手段
（３０）から出力されるＲＢＡモードフラグ信号（ＲＢ
Ｍ）と、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）と、初期
ＣＡＳ信号（／ＣＡＳｉ）と、Ｘ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ信号（ＹＲｎ）を利用してＲ
ＢＡ Ｙアドレスバッファ手段を制御するＲＢＡ Ｙア
ドレスバッファ制御手段と，前記ＲＢＡ Ｙアドレスの
カウンタ制御手段（１３）の制御に応じてＲＢＡ制御手
段から出力されたシステムクロック（ＳＹＣＫ）を利用
して列アドレスを増加させるＲＢＡ Ｙアドレスカウン
タ手段（１３）と，前記ＲＢＡ Ｙアドレスカウンタ手
段から出力される計数された列アドレスをプレデコード
するＹアドレスプレデコーダ手段と，を有することを特
徴とする請求項３記載のデジタル映像信号処理用メモリ
システム。 - 【請求項１３】 前記列アドレス発生手段（３０）は、 データブロック単位を有するシリアルクロックの間アド
レス入力信号（ＡＩ）の初期の列アドレスを遅延するＹ
アドレスバッファ手段（１１）と，前記ＲＢＡ制御手段
（３０）から出力されるＲＢＡモードフラグ信号（ＲＢ
Ｍ）と、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）と、初期
ＣＡＳ信号（／ＣＡＳｉ）と、Ｘ状態ポインタ信号（Ｘ
Ｒｎ）と、Ｙ状態ポインタ信号（ＹＲｎ）を利用してＲ
ＢＡ Ｙアドレスバッファ手段を制御するＲＢＡ Ｙア
ドレスバッファ制御手段と，前記ＲＢＡ Ｙアドレスの
カウンタ制御手段（１３）の制御に応じてＲＢＡ制御手
段から出力されたシステムクロック（ＳＹＣＫ）を利用
して列アドレスを増加させるＲＢＡ Ｙアドレスカウン
タ手段（１３）と，前記ＲＢＡ Ｙアドレスカウンタ手
段から出力される計数された列アドレスをプレデコード
するＹアドレスプレデコーダ手段と，を有することを特
徴とする請求項４記載のデジタル映像信号処理用メモリ
システム。 - 【請求項１４】 前記ＲＢＡ制御手段（３０）は、 外部から印加されるシリアルクロック（ＳＣ）を用いて
ＲＢＡモードがセットされると、シリアルクロック毎に
計数されたＹ状態ポインタ信号（ＹＲｎ）を出力するＹ
状態ポインタ手段（３２）と，外部から印加されるシリ
アルクロック（ＳＣ）を利用して前記Ｙ状態ポインタ手
段（３２）から出力されるＹ状態ポインタ信号（ＹＲ
ｎ）により計数されたＸ状態ポインタ信号（ＸＲｎ）を
出力するＸ状態ポインタ手段（３１）と，前記Ｘ状態ポ
インタ手段（３１）およびＹ状態ポインタ手段（３２）
から出力されるＸ状態ポインタ信号（ＸＲｎ）およびＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力される行
アドレスストローブ信号（／ＲＡＳ）とを利用してシス
テム内部で用いられる内部ＲＡＳ信号（ＲＡＳｉ）を出
力する内部ＲＡＳ発生手段（３３）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）と外部から入力される列アドレス
ストローブ信号（／ＣＡＳ）とを利用してシステム内部
で用いられる内部ＣＡＳ信号（ＣＡＳｉ）を出力する内
部ＣＡＳ発生手段（３４）と，前記Ｙ状態ポインタ手段
（３２）から出力されるＹ状態ポインタ信号（ＹＲｎ）
と、外部から入力されるシリアルクロック（ＳＣ）とを
利用して前記メモリセルアレー手段（４０）とシリアル
レジスタ手段（６０）との間のデータ転送を制御する転
送信号（ＸＦ）と、レジスタイネーブル信号（ＲＧＥ）
と、シリアルデコーダイネーブル信号（ＳＤＥ）をそれ
ぞれ前記ＲＢＡ選択手段（５０）と、シリアルレジスタ
手段（６０）およびＲＢＡ Ｙデコーダ手段（７０）と
に出力する転送制御部手段（３５）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）とを利用して読出し／書込みモー
ドにおいて、動作時点を制御するために、書込みイネー
ブル信号（ＲＷＸＥ）を前記入出力制御手段（８０）と
行アドレス発生手段（１０）とに出力し、ＲＢＡ状態ポ
インタイネーブル信号（ＲＳＰＥ）を前記入出力制御手
段（８０）およびＹ状態ポインタ手段（３２）に出力
し、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）を前記列アド
レス発生手段（２０）および入出力制御手段（８０）に
出力する読出し／書込み制御手段（３６）と，前記Ｘ状
態ポインタ手段（３１）およびＹ状態ポインタ手段（３
２）から出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力されるデ
ータ転送信号（／ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と
書込みイネーブル信号（／ＷＥ）とを利用して、前記入
出力制御手段（８０）と、行アドレス発生手段（１０）
と、列アドレス発生手段（２０）と、Ｘ状態ポインタ手
段（３１）と、Ｙ状態ポインタ手段（３２）と、内部Ｒ
ＡＳ発生手段（３３）と、内部ＣＡＳ発生手段（３４）
と、転送制御手段（３５）と、および読出し／書込み制
御手段（３６）とにＲＢＡモードをセットアップするＲ
ＢＡモードフラグ信号（ＲＢＡＭ）を出力し、読出し／
書込みモードを示す書込みイネーブルラッチ信号（／Ｗ
ＥＬ）を前記入出力制御手段（８０）、行アドレス発生
手段（１０）および読出し／書込み制御手段（３６）に
出力するモード選択手段（３７）、および前記モード選
択手段（３７）から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）と読出し／書込み制御手段（３６）に出力
するＲＢＡ Ｙイネーブル信号（ＲＹＥ）と外部から出
力されるシリアルクロック（ＳＣ）とを利用して、Ｙア
ドレスの関連信号のクロックとして用いられるシステム
クロック（ＳＹＣＫ）を発生する内部クロック発生手段
（３８）と，を有することを特徴とする請求項３記載の
デジタル映像信号処理用メモリシステム。 - 【請求項１５】 前記ＲＢＡ制御手段（３０）は、 外部から印加されるシリアルクロック（ＳＣ）を用いて
ＲＢＡモードがセットされると、シリアルクロック毎に
計数されたＹ状態ポインタ信号（ＹＲｎ）を出力するＹ
状態ポインタ手段（３２）と，外部から印加されるシリ
アルクロック（ＳＣ）を利用して前記Ｙ状態ポインタ手
段（３２）から出力されるＹ状態ポインタ信号（ＹＲ
ｎ）により計数されたＸ状態ポインタ信号（ＸＲｎ）を
出力するＸ状態ポインタ手段（３１）と，前記Ｘ状態ポ
インタ手段（３１）およびＹ状態ポインタ手段（３２）
から出力されるＸ状態ポインタ信号（ＸＲｎ）およびＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力される行
アドレスストローブ信号（／ＲＡＳ）とを利用してシス
テム内部で用いられる内部ＲＡＳ信号（ＲＡＳｉ）を出
力する内部ＲＡＳ発生手段（３３）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）と外部から入力される列アドレス
ストローブ信号（／ＣＡＳ）とを利用してシステム内部
で用いられる内部ＣＡＳ信号（ＣＡＳｉ）を出力する内
部ＣＡＳ発生手段（３４）と，前記Ｙ状態ポインタ手段
（３２）から出力されるＹ状態ポインタ信号（ＹＲｎ）
と、外部から入力されるシリアルクロック（ＳＣ）とを
利用して前記メモリセルアレー手段（４０）とシリアル
レジスタ手段（６０）との間のデータ転送を制御する転
送信号（ＸＦ）と、レジスタイネーブル信号（ＲＧＥ）
と、シリアルデコーダイネーブル信号（ＳＤＥ）をそれ
ぞれ前記ＲＢＡ選択手段（５０）と、シリアルレジスタ
手段（６０）およびＲＢＡ Ｙデコーダ手段（７０）と
に出力する転送制御部手段（３５）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）とを利用して読出し／書込みモー
ドにおいて、動作時点を制御するために、書込みイネー
ブル信号（ＲＷＸＥ）を前記入出力制御手段（８０）と
行アドレス発生手段（１０）とに出力し、ＲＢＡ状態ポ
インタイネーブル信号（ＲＳＰＥ）を前記入出力制御手
段（８０）およびＹ状態ポインタ手段（３２）に出力
し、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）を前記列アド
レス発生手段（２０）および入出力制御手段（８０）に
出力する読出し／書込み制御手段（３６）と，前記Ｘ状
態ポインタ手段（３１）およびＹ状態ポインタ手段（３
２）から出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力されるデ
ータ転送信号（／ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と
書込みイネーブル信号（／ＷＥ）とを利用して、前記入
出力制御手段（８０）と、行アドレス発生手段（１０）
と、列アドレス発生手段（２０）と、Ｘ状態ポインタ手
段（３１）と、Ｙ状態ポインタ手段（３２）と、内部Ｒ
ＡＳ発生手段（３３）と、内部ＣＡＳ発生手段（３４）
と、転送制御手段（３５）と、および読出し／書込み制
御手段（３６）とにＲＢＡモードをセットアップするＲ
ＢＡモードフラグ信号（ＲＢＡＭ）を出力し、読出し／
書込みモードを示す書込みイネーブルラッチ信号（／Ｗ
ＥＬ）を前記入出力制御手段（８０）、行アドレス発生
手段（１０）および読出し／書込み制御手段（３６）に
出力するモード選択手段（３７）、および前記モード選
択手段（３７）から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）と読出し／書込み制御手段（３６）に出力
するＲＢＡ Ｙイネーブル信号（ＲＹＥ）と外部から出
力されるシリアルクロック（ＳＣ）とを利用して、Ｙア
ドレスの関連信号のクロックとして用いられるシステム
クロック（ＳＹＣＫ）を発生する内部クロック発生手段
（３８）と，を有することを特徴とする請求項５記載の
デジタル映像信号処理用メモリシステム。 - 【請求項１６】 前記ＲＢＡ制御手段（３０）は、 外部から印加されるシリアルクロック（ＳＣ）を用いて
ＲＢＡモードがセットされると、シリアルクロック毎に
計数されたＹ状態ポインタ信号（ＹＲｎ）を出力するＹ
状態ポインタ手段（３２）と，外部から印加されるシリ
アルクロック（ＳＣ）を利用して前記Ｙ状態ポインタ手
段（３２）から出力されるＹ状態ポインタ信号（ＹＲ
ｎ）により計数されたＸ状態ポインタ信号（ＸＲｎ）を
出力するＸ状態ポインタ手段（３１）と，前記Ｘ状態ポ
インタ手段（３１）およびＹ状態ポインタ手段（３２）
から出力されるＸ状態ポインタ信号（ＸＲｎ）およびＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力される行
アドレスストローブ信号（／ＲＡＳ）とを利用してシス
テム内部で用いられる内部ＲＡＳ信号（ＲＡＳｉ）を出
力する内部ＲＡＳ発生手段（３３）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）と外部から入力される列アドレス
ストローブ信号（／ＣＡＳ）とを利用してシステム内部
で用いられる内部ＣＡＳ信号（ＣＡＳｉ）を出力する内
部ＣＡＳ発生手段（３４）と，前記Ｙ状態ポインタ手段
（３２）から出力されるＹ状態ポインタ信号（ＹＲｎ）
と、外部から入力されるシリアルクロック（ＳＣ）とを
利用して前記メモリセルアレー手段（４０）とシリアル
レジスタ手段（６０）との間のデータ転送を制御する転
送信号（ＸＦ）と、レジスタイネーブル信号（ＲＧＥ）
と、シリアルデコーダイネーブル信号（ＳＤＥ）をそれ
ぞれ前記ＲＢＡ選択手段（５０）と、シリアルレジスタ
手段（６０）およびＲＢＡ Ｙデコーダ手段（７０）と
に出力する転送制御部手段（３５）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）とを利用して読出し／書込みモー
ドにおいて、動作時点を制御するために、書込みイネー
ブル信号（ＲＷＸＥ）を前記入出力制御手段（８０）と
行アドレス発生手段（１０）とに出力し、ＲＢＡ状態ポ
インタイネーブル信号（ＲＳＰＥ）を前記入出力制御手
段（８０）およびＹ状態ポインタ手段（３２）に出力
し、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）を前記列アド
レス発生手段（２０）および入出力制御手段（８０）に
出力する読出し／書込み制御手段（３６）と，前記Ｘ状
態ポインタ手段（３１）およびＹ状態ポインタ手段（３
２）から出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力されるデ
ータ転送信号（／ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と
書込みイネーブル信号（／ＷＥ）とを利用して、前記入
出力制御手段（８０）と、行アドレス発生手段（１０）
と、列アドレス発生手段（２０）と、Ｘ状態ポインタ手
段（３１）と、Ｙ状態ポインタ手段（３２）と、内部Ｒ
ＡＳ発生手段（３３）と、内部ＣＡＳ発生手段（３４）
と、転送制御手段（３５）と、および読出し／書込み制
御手段（３６）とにＲＢＡモードをセットアップするＲ
ＢＡモードフラグ信号（ＲＢＡＭ）を出力し、読出し／
書込みモードを示す書込みイネーブルラッチ信号（／Ｗ
ＥＬ）を前記入出力制御手段（８０）、行アドレス発生
手段（１０）および読出し／書込み制御手段（３６）に
出力するモード選択手段（３７）、および前記モード選
択手段（３７）から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）と読出し／書込み制御手段（３６）に出力
するＲＢＡ Ｙイネーブル信号（ＲＹＥ）と外部から出
力されるシリアルクロック（ＳＣ）とを利用して、Ｙア
ドレスの関連信号のクロックとして用いられるシステム
クロック（ＳＹＣＫ）を発生する内部クロック発生手段
（３８）と，を有することを特徴とする請求項６記載の
デジタル映像信号処理用メモリシステム。 - 【請求項１７】 前記ＲＢＡ制御手段（３０）は、 外部から印加されるシリアルクロック（ＳＣ）を用いて
ＲＢＡモードがセットされると、シリアルクロック毎に
計数されたＹ状態ポインタ信号（ＹＲｎ）を出力するＹ
状態ポインタ手段（３２）と，外部から印加されるシリ
アルクロック（ＳＣ）を利用して前記Ｙ状態ポインタ手
段（３２）から出力されるＹ状態ポインタ信号（ＹＲ
ｎ）により計数されたＸ状態ポインタ信号（ＸＲｎ）を
出力するＸ状態ポインタ手段（３１）と，前記Ｘ状態ポ
インタ手段（３１）およびＹ状態ポインタ手段（３２）
から出力されるＸ状態ポインタ信号（ＸＲｎ）およびＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力される行
アドレスストローブ信号（／ＲＡＳ）とを利用してシス
テム内部で用いられる内部ＲＡＳ信号（ＲＡＳｉ）を出
力する内部ＲＡＳ発生手段（３３）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）と外部から入力される列アドレス
ストローブ信号（／ＣＡＳ）とを利用してシステム内部
で用いられる内部ＣＡＳ信号（ＣＡＳｉ）を出力する内
部ＣＡＳ発生手段（３４）と，前記Ｙ状態ポインタ手段
（３２）から出力されるＹ状態ポインタ信号（ＹＲｎ）
と、外部から入力されるシリアルクロック（ＳＣ）とを
利用して前記メモリセルアレー手段（４０）とシリアル
レジスタ手段（６０）との間のデータ転送を制御する転
送信号（ＸＦ）と、レジスタイネーブル信号（ＲＧＥ）
と、シリアルデコーダイネーブル信号（ＳＤＥ）をそれ
ぞれ前記ＲＢＡ選択手段（５０）と、シリアルレジスタ
手段（６０）およびＲＢＡ Ｙデコーダ手段（７０）と
に出力する転送制御部手段（３５）と，前記Ｘ状態ポイ
ンタ手段（３１）およびＹ状態ポインタ手段（３２）か
ら出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ状態ポ
インタ信号（ＹＲｎ）とを利用して読出し／書込みモー
ドにおいて、動作時点を制御するために、書込みイネー
ブル信号（ＲＷＸＥ）を前記入出力制御手段（８０）と
行アドレス発生手段（１０）とに出力し、ＲＢＡ状態ポ
インタイネーブル信号（ＲＳＰＥ）を前記入出力制御手
段（８０）およびＹ状態ポインタ手段（３２）に出力
し、ＲＢＡ Ｙイネーブル信号（ＲＹＥ）を前記列アド
レス発生手段（２０）および入出力制御手段（８０）に
出力する読出し／書込み制御手段（３６）と，前記Ｘ状
態ポインタ手段（３１）およびＹ状態ポインタ手段（３
２）から出力されるＸ状態ポインタ信号（ＸＲｎ）とＹ
状態ポインタ信号（ＹＲｎ）と、外部から入力されるデ
ータ転送信号（／ＤＴ）とＲＢＡ制御信号（ＲＢＡ）と
書込みイネーブル信号（／ＷＥ）とを利用して、前記入
出力制御手段（８０）と、行アドレス発生手段（１０）
と、列アドレス発生手段（２０）と、Ｘ状態ポインタ手
段（３１）と、Ｙ状態ポインタ手段（３２）と、内部Ｒ
ＡＳ発生手段（３３）と、内部ＣＡＳ発生手段（３４）
と、転送制御手段（３５）と、および読出し／書込み制
御手段（３６）とにＲＢＡモードをセットアップするＲ
ＢＡモードフラグ信号（ＲＢＡＭ）を出力し、読出し／
書込みモードを示す書込みイネーブルラッチ信号（／Ｗ
ＥＬ）を前記入出力制御手段（８０）、行アドレス発生
手段（１０）および読出し／書込み制御手段（３６）に
出力するモード選択手段（３７）、および前記モード選
択手段（３７）から出力されるＲＢＡモードフラグ信号
（ＲＢＡＭ）と読出し／書込み制御手段（３６）に出力
するＲＢＡ Ｙイネーブル信号（ＲＹＥ）と外部から出
力されるシリアルクロック（ＳＣ）とを利用して、Ｙア
ドレスの関連信号のクロックとして用いられるシステム
クロック（ＳＹＣＫ）を発生する内部クロック発生手段
（３８）と，を有することを特徴とする請求項７記載の
デジタル映像信号処理用メモリシステム。 - 【請求項１８】 前記ＲＢＡ Ｘアドレスカウント手段
（１２）は、データブロック単位のシリアルクロックサ
イクル毎に行アドレスを“１”ずつ増加させることを特
徴とする請求項８記載のデジタル映像信号処理用メモリ
システム。 - 【請求項１９】 任意の初期値からデータブロック単位
のシリアルクロック（ＳＣ）サイクル毎に、“１”ずつ
増加されるＹアドレスを計数して前記メモリセルアレー
（４０）のセルをリフレッシュすることができるアドレ
スを発生させて、前記Ｘアドレスデコーダ手段（１６）
に出力する内部リフレッシュカウント手段（１４）を、
さらに有することを特徴とする請求項８記載のデジタル
映像信号処理用メモリシステム。 - 【請求項２０】 アドレス入力（ＡＩ）として印加され
る初期のＹアドレスをラッチして前記ＲＢＡ Ｙアドレ
スバッファ手段（２２）に出力するＹアドレスバッファ
手段（２１）を、さらに有することを特徴とする請求項
１１記載のデジタル映像信号処理用メモリシステム。 - 【請求項２１】 アドレス入力（ＡＩ）として印加され
る初期のＹアドレスをラッチして前記ＲＢＡ Ｙアドレ
スバッファ手段（２２）に出力するＹアドレスバッファ
手段（２１）を、さらに有することを特徴とする請求項
１２記載のデジタル映像信号処理用メモリシステム。 - 【請求項２２】 アドレス入力（ＡＩ）として印加され
る初期のＹアドレスをラッチして前記ＲＢＡ Ｙアドレ
スバッファ手段（２２）に出力するＹアドレスバッファ
手段（２１）を、さらに有することを特徴とする請求項
１３記載のデジタル映像信号処理用メモリシステム。 - 【請求項２３】 前記Ｙアドレスカウント手段（２４）
は、前記ＲＢＡ Ｙアドレスバッファ制御手段（２３）
の制御により、前記ＲＢＡ制御手段（３０）から出力さ
れるシステムクロック（ＳＹＣＫ）を利用して列アドレ
スをデータブロック単位のシリアルクロックサイクル周
期で１シリアルクロックサイクル毎に“１”ずつ増加さ
せることを特徴とする請求項１１記載のデジタル映像信
号処理用メモリシステム。 - 【請求項２４】 前記Ｙアドレスカウント手段（２４）
は、前記ＲＢＡ Ｙアドレスバッファ制御手段（２３）
の制御により、前記ＲＢＡ制御手段（３０）から出力さ
れるシステムクロック（ＳＹＣＫ）を利用して列アドレ
スをデータブロック単位のシリアルクロックサイクル周
期で１シリアルクロックサイクル毎に“１”ずつ増加さ
せることを特徴とする請求項１２記載のデジタル映像信
号処理用メモリシステム。 - 【請求項２５】 前記Ｙアドレスカウント手段（２４）
は、前記ＲＢＡ Ｙアドレスバッファ制御手段（２３）
の制御により、前記ＲＢＡ制御手段（３０）から出力さ
れるシステムクロック（ＳＹＣＫ）を利用して列アドレ
スをデータブロック単位のシリアルクロックサイクル周
期で１シリアルクロックサイクル毎に“１”ずつ増加さ
せることを特徴とする請求項１３記載のデジタル映像信
号処理用メモリシステム。 - 【請求項２６】 前記Ｙ状態ポイント手段（３２）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、ＲＢＡモードのセットアップされると、シリアルク
ロックサイクル毎に“１”ずつ増加させてデータブロッ
ク単位のシリアルクロックサイクルの過程でリセットさ
れて再び“０”から計数を開始するＹ状態ポインタ信号
（ＹＲｎ）を出力することを特徴とする請求項１４記載
のデジタル映像信号処理用メモリシステム。 - 【請求項２７】 前記Ｙ状態ポイント手段（３２）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、ＲＢＡモードのセットアップされると、シリアルク
ロックサイクル毎に“１”ずつ増加させてデータブロッ
ク単位のシリアルクロックサイクルの過程でリセットさ
れて再び“０”から計数を開始するＹ状態ポインタ信号
（ＹＲｎ）を出力することを特徴とする請求項１５記載
のデジタル映像信号処理用メモリシステム。 - 【請求項２８】 前記Ｙ状態ポイント手段（３２）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、ＲＢＡモードのセットアップされると、シリアルク
ロックサイクル毎に“１”ずつ増加させてデータブロッ
ク単位のシリアルクロックサイクルの過程でリセットさ
れて再び“０”から計数を開始するＹ状態ポインタ信号
（ＹＲｎ）を出力することを特徴とする請求項１６記載
のデジタル映像信号処理用メモリシステム。 - 【請求項２９】 前記Ｙ状態ポイント手段（３２）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、ＲＢＡモードのセットアップされると、シリアルク
ロックサイクル毎に“１”ずつ増加させてデータブロッ
ク単位のシリアルクロックサイクルの過程でリセットさ
れて再び“０”から計数を開始するＹ状態ポインタ信号
（ＹＲｎ）を出力することを特徴とする請求項１７記載
のデジタル映像信号処理用メモリシステム。 - 【請求項３０】 前記Ｘ状態ポインタ手段（３１）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、前記Ｙ状態ポインタ手段（３２）から出力されるＹ
状態ポインタ信号（ＹＲｎ）が、データブロック単位で
“０”にリセットされる時毎に“１”ずつ増加させるこ
とを特徴とする請求項１４記載のデジタル映像信号処理
用メモリシステム。 - 【請求項３１】 前記Ｘ状態ポインタ手段（３１）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、前記Ｙ状態ポインタ手段（３２）から出力されるＹ
状態ポインタ信号（ＹＲｎ）が、データブロック単位で
“０”にリセットされる時毎に“１”ずつ増加させるこ
とを特徴とする請求項１５記載のデジタル映像信号処理
用メモリシステム。 - 【請求項３２】 前記Ｘ状態ポインタ手段（３１）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、前記Ｙ状態ポインタ手段（３２）から出力されるＹ
状態ポインタ信号（ＹＲｎ）が、データブロック単位で
“０”にリセットされる時毎に“１”ずつ増加させるこ
とを特徴とする請求項１６記載のデジタル映像信号処理
用メモリシステム。 - 【請求項３３】 前記Ｘ状態ポインタ手段（３１）は、
外部から印加されるシリアルクロック（ＳＣ）を利用し
て、前記Ｙ状態ポインタ手段（３２）から出力されるＹ
状態ポインタ信号（ＹＲｎ）が、データブロック単位で
“０”にリセットされる時毎に“１”ずつ増加させるこ
とを特徴とする請求項１７記載のデジタル映像信号処理
用メモリシステム。 - 【請求項３４】 前記内部ＲＡＳ発生手段（３３）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および行アドレス
ストローブ信号（／ＲＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＲＡＳ信号（／ＲＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＲＡＳ信号（／ＲＡＳｉ）を出力する
ことを特徴とする請求項１４記載のデジタル映像信号処
理用メモリシステム。 - 【請求項３５】 前記内部ＲＡＳ発生手段（３３）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および行アドレス
ストローブ信号（／ＲＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＲＡＳ信号（／ＲＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＲＡＳ信号（／ＲＡＳｉ）を出力する
ことを特徴とする請求項１５記載のデジタル映像信号処
理用メモリシステム。 - 【請求項３６】 前記内部ＲＡＳ発生手段（３３）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および行アドレス
ストローブ信号（／ＲＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＲＡＳ信号（／ＲＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＲＡＳ信号（／ＲＡＳｉ）を出力する
ことを特徴とする請求項１６記載のデジタル映像信号処
理用メモリシステム。 - 【請求項３７】 前記内部ＲＡＳ発生手段（３３）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および行アドレス
ストローブ信号（／ＲＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＲＡＳ信号（／ＲＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＲＡＳ信号（／ＲＡＳｉ）を出力する
ことを特徴とする請求項１７記載のデジタル映像信号処
理用メモリシステム。 - 【請求項３８】 前記内部ＣＡＳ発生手段（３４）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および列アドレス
ストローブ信号（／ＣＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＣＡＳ信号（／ＣＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＣＡＳ信号（／ＣＡＳｉ）を出力する
ことを特徴とする請求項１４記載のデジタル映像信号処
理用メモリシステム。 - 【請求項３９】 前記内部ＣＡＳ発生手段（３４）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）と、列アドレスス
トローブ信号（／ＣＡＳ）を利用して、データブロック
単位のシリアルクロックサイクルの前半部で、前記メモ
リセルアレー（４０）のデータをアクセスするための内
部ＣＡＳ信号（／ＣＡＳｉ）を出力し、データブロック
単位のシリアルクロックサイクルの後半部でリフレッシ
ュのための内部ＣＡＳ信号（／ＣＡＳｉ）を出力するこ
とを特徴とする請求項１５記載のデジタル映像信号処理
用メモリシステム。 - 【請求項４０】 前記内部ＣＡＳ発生手段（３４）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および列アドレス
ストローブ信号（／ＣＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＣＡＳ信号（／ＣＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＣＡＳ信号（／ＣＡＳｉ）を出力する
ことを特徴とする請求項１６記載のデジタル映像信号処
理用メモリシステム。 - 【請求項４１】 前記内部ＣＡＳ発生手段（３４）は、
前記Ｘ状態ポインタ手段（３１）およびＹ状態ポインタ
手段（３２）から出力されるＸ状態ポインタ信号（ＸＲ
ｎ）とＹ状態ポインタ信号（ＹＲｎ）および列アドレス
ストローブ信号（／ＣＡＳ）を利用して、データブロッ
ク単位のシリアルクロックサイクルの前半部で、前記メ
モリセルアレー（４０）のデータをアクセスするための
内部ＣＡＳ信号（／ＣＡＳｉ）を出力し、データブロッ
ク単位のシリアルクロックサイクルの後半部でリフレッ
シュのための内部ＣＡＳ信号（／ＣＡＳｉ）を出力する
ことを特徴とする請求項１７記載のデジタル映像信号処
理用メモリシステム。 - 【請求項４２】 前記ＲＢＡ Ｙイネーブル信号（ＲＹ
Ｅ）は、行アドレスにより前記メモリセルアレー（４
０）のワードラインを選択して、列アドレスを発生する
ように、データブロック単位のシリアルクロックサイク
ル後にイネーブルされることを特徴とする請求項１４記
載のデジタル映像信号処理用メモリシステム。 - 【請求項４３】 前記ＲＢＡ Ｙイネーブル信号（ＲＹ
Ｅ）は、行アドレスにより前記メモリセルアレー（４
０）のワードラインを選択して、列アドレスを発生する
ように、データブロック単位のシリアルクロックサイク
ル後にイネーブルされることを特徴とする請求項１５記
載のデジタル映像信号処理用メモリシステム。 - 【請求項４４】 前記ＲＢＡ Ｙイネーブル信号（ＲＹ
Ｅ）は、行アドレスにより前記メモリセルアレー（４
０）のワードラインを選択して、列アドレスを発生する
ように、データブロック単位のシリアルクロックサイク
ル後にイネーブルされることを特徴とする請求項１６記
載のデジタル映像信号処理用メモリシステム。 - 【請求項４５】 前記ＲＢＡ Ｙイネーブル信号（ＲＹ
Ｅ）は、行アドレスにより前記メモリセルアレー（４
０）のワードラインを選択して、列アドレスを発生する
ように、データブロック単位のシリアルクロックサイク
ル後にイネーブルされることを特徴とする請求項１７記
載のデジタル映像信号処理用メモリシステム。 - 【請求項４６】 前記システムクロック（ＳＹＣＫ）
は、Ｙアドレスがイネーブルされるべき時点から現わ
れ、前記シリアルクロック（ＳＣ）と同様のサイクルを
有することを特徴とする請求項１４記載のデジタル映像
信号処理用メモリシステム。 - 【請求項４７】 前記システムクロック（ＳＹＣＫ）
は、Ｙアドレスがイネーブルされるべき時点から現わ
れ、前記シリアルクロック（ＳＣ）と同様のサイクルを
有することを特徴とする請求項１５記載のデジタル映像
信号処理用メモリシステム。 - 【請求項４８】 前記システムクロック（ＳＹＣＫ）
は、Ｙアドレスがイネーブルされるべき時点から現わ
れ、前記シリアルクロック（ＳＣ）と同様のサイクルを
有することを特徴とする請求項１６記載のデジタル映像
信号処理用メモリシステム。 - 【請求項４９】 前記システムクロック（ＳＹＣＫ）
は、Ｙアドレスがイネーブルされるべき時点から現わ
れ、前記シリアルクロック（ＳＣ）と同様のサイクルを
有することを特徴とする請求項１７記載のデジタル映像
信号処理用メモリシステム。 - 【請求項５０】 前記ＲＢＡ Ｘアドレスカウンタ手段
（１２）から出力される行アドレスと、内部リフレッシ
ュカウンタ手段（１４）から出力されるリフレッシュア
ドレスとを、データブロック単位のシリアルクロックサ
イクルの間に、交互にデコードして前記Ｙアドレスデコ
ーダ手段（１６）に出力するＸアドレスデコーダ手段
（１５）を、さらに有することを特徴とする請求項１９
記載のデジタル映像信号処理用メモリシステム。 - 【請求項５１】 前記Ｘアドレスプレデコーダ手段（１
５）は、データブロック単位のシリアルクロックサイク
ルの前半部において、前記メモリセルアレー（４０）の
データをアクセスするためのワードラインを選択し、デ
ータブロック単位のシリアルクロックサイクルの後半部
において、前記リフレッシュアドレスを利用してリフレ
ッシュを行うように、行アドレスをプレデコードするこ
とを特徴とする請求項５０記載のデジタル映像信号処理
用メモリシステム。
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