JPH08329690A - フラッシュメモリの書換え方法 - Google Patents
フラッシュメモリの書換え方法Info
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- JPH08329690A JPH08329690A JP13195195A JP13195195A JPH08329690A JP H08329690 A JPH08329690 A JP H08329690A JP 13195195 A JP13195195 A JP 13195195A JP 13195195 A JP13195195 A JP 13195195A JP H08329690 A JPH08329690 A JP H08329690A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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Abstract
(57)【要約】
【構成】 第１導電型半導体基板内の深い第２導電型ウ
ェル内に形成された第１導電型ウェルに、ソース／ドレ
イン領域、浮遊ゲート及び制御ゲートからなる複数のメ
モリセルがマトリクス状に形成されたフラッシュメモリ
であって、該フラッシュメモリの書き込み状態を前記浮
遊ゲートに電子を蓄積した状態とし、消去状態を前記浮
遊ゲートから電子を放出させた状態とし、前記第１導電
型ウェルに前記半導体基板の電位とは異なる正の第１の
電圧を印加し、ソース又はドレインに正の第１の電圧以
上の正の第２の電圧を印加し、制御ゲートに負の第１の
電圧を印加することにより消去を行うフラッシュメモリ
の書換え方法。 【効果】 消去時の制御ゲートに印加する電圧を低減で
き、よって、周辺回路の素子にかかる電圧を低減するこ
とができる。従って、フラッシュメモリの高速化、集積
化、製造コストの削減が可能となる。
ェル内に形成された第１導電型ウェルに、ソース／ドレ
イン領域、浮遊ゲート及び制御ゲートからなる複数のメ
モリセルがマトリクス状に形成されたフラッシュメモリ
であって、該フラッシュメモリの書き込み状態を前記浮
遊ゲートに電子を蓄積した状態とし、消去状態を前記浮
遊ゲートから電子を放出させた状態とし、前記第１導電
型ウェルに前記半導体基板の電位とは異なる正の第１の
電圧を印加し、ソース又はドレインに正の第１の電圧以
上の正の第２の電圧を印加し、制御ゲートに負の第１の
電圧を印加することにより消去を行うフラッシュメモリ
の書換え方法。 【効果】 消去時の制御ゲートに印加する電圧を低減で
き、よって、周辺回路の素子にかかる電圧を低減するこ
とができる。従って、フラッシュメモリの高速化、集積
化、製造コストの削減が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリの書換
え方法に関し、より詳細には浮遊ゲートを有するフラッ
シュメモリの書換え方法に関する。
え方法に関し、より詳細には浮遊ゲートを有するフラッ
シュメモリの書換え方法に関する。
【０００２】
【従来の技術】従来から用いられている浮遊ゲートを有
するフラッシュメモリとしては、セルアレイの構成方法
から大きく分けてＮＡＮＤ型とＮＯＲ型があるが、読み
出し速度の点から現在ＮＯＲ型が主流となっている。上
記ＮＯＲ型フラッシュメモリのセルアレイの等価回路図
を図３に示す。図３において、Ｍ１１、Ｍ１２、Ｍ１
ｎ、Ｍ２１、Ｍｎ１はそれぞれ浮遊ゲートを有するメモ
リセルである。これらメモリセルＭ１１、Ｍ１２、Ｍ１
ｎの制御ゲートはワードラインＷＬ１に接続され、メモ
リセル２１の浮遊ゲートはワードラインＷＬ２に接続さ
れ、メモリセルＭｎ１の浮遊ゲートはワードラインＷＬ
ｎに接続されている。また、これらメモリセルＭ１１、
Ｍ１２、Ｍ１ｎ、Ｍ２１、Ｍｎ１のソースは共通のソー
スラインＳＬに接続されている。さらに、メモリセルＭ
１１、Ｍ２１、Ｍｎ１のドレインはビットラインＢＬ１
に接続され、メモリセルＭ１２のドレインはビットライ
ンＢＬ２に接続され、メモリセルＭ１ｎのドレインはビ
ットラインＢＬｎに接続されている。
するフラッシュメモリとしては、セルアレイの構成方法
から大きく分けてＮＡＮＤ型とＮＯＲ型があるが、読み
出し速度の点から現在ＮＯＲ型が主流となっている。上
記ＮＯＲ型フラッシュメモリのセルアレイの等価回路図
を図３に示す。図３において、Ｍ１１、Ｍ１２、Ｍ１
ｎ、Ｍ２１、Ｍｎ１はそれぞれ浮遊ゲートを有するメモ
リセルである。これらメモリセルＭ１１、Ｍ１２、Ｍ１
ｎの制御ゲートはワードラインＷＬ１に接続され、メモ
リセル２１の浮遊ゲートはワードラインＷＬ２に接続さ
れ、メモリセルＭｎ１の浮遊ゲートはワードラインＷＬ
ｎに接続されている。また、これらメモリセルＭ１１、
Ｍ１２、Ｍ１ｎ、Ｍ２１、Ｍｎ１のソースは共通のソー
スラインＳＬに接続されている。さらに、メモリセルＭ
１１、Ｍ２１、Ｍｎ１のドレインはビットラインＢＬ１
に接続され、メモリセルＭ１２のドレインはビットライ
ンＢＬ２に接続され、メモリセルＭ１ｎのドレインはビ
ットラインＢＬｎに接続されている。
【０００３】このように構成されるセルアレイは、一般
に、半導体基板内に所望の導電型を有するウェル内に形
成される。また、複数の所望の導電型を有するウェル内
に形成されるＣＭＯＳ等を有する周辺回路とともに、同
一半導体基板上に形成されている。上記ＮＯＲ型フラッ
シュメモリの浮遊ゲートからソースへ電子を引く抜くこ
とによる書換え方法は、主に以下の４つに分けられる。
に、半導体基板内に所望の導電型を有するウェル内に形
成される。また、複数の所望の導電型を有するウェル内
に形成されるＣＭＯＳ等を有する周辺回路とともに、同
一半導体基板上に形成されている。上記ＮＯＲ型フラッ
シュメモリの浮遊ゲートからソースへ電子を引く抜くこ
とによる書換え方法は、主に以下の４つに分けられる。
【０００４】第１の方法の一例を表１に示す。
【０００５】
【表１】
【０００６】この方法によれば、書き込み時には、基板
及びソースに０Ｖを印加し、ドレインに正の比較的高い
電圧（＋５Ｖ）を印加し、制御ゲートに高い電圧（＋１
２Ｖ）を印加し、チャネルで発生したホットエレクトロ
ンを浮遊ゲートに注入することで書き込みを行う。消去
時には、基板及び制御ゲートに０Ｖを印加し、ドレイン
を開放とし、ソースに高い電圧（＋１２Ｖ）を与え、Ｆ
Ｎ電流により電子を浮遊ゲートからソースへ放出するこ
とで消去を行う。読み出し時には、基板及びソースに０
Ｖを印加し、ドレインに低い正の電圧（＋２Ｖ）を与
え、制御ゲートに比較的高い電圧（＋５Ｖ）を与え、メ
モリセルに流れる電流量により、当該セルが書き込まれ
ているか否かを判別する。
及びソースに０Ｖを印加し、ドレインに正の比較的高い
電圧（＋５Ｖ）を印加し、制御ゲートに高い電圧（＋１
２Ｖ）を印加し、チャネルで発生したホットエレクトロ
ンを浮遊ゲートに注入することで書き込みを行う。消去
時には、基板及び制御ゲートに０Ｖを印加し、ドレイン
を開放とし、ソースに高い電圧（＋１２Ｖ）を与え、Ｆ
Ｎ電流により電子を浮遊ゲートからソースへ放出するこ
とで消去を行う。読み出し時には、基板及びソースに０
Ｖを印加し、ドレインに低い正の電圧（＋２Ｖ）を与
え、制御ゲートに比較的高い電圧（＋５Ｖ）を与え、メ
モリセルに流れる電流量により、当該セルが書き込まれ
ているか否かを判別する。
【０００７】上記の書換え方法では、消去時にソースに
高電圧が印加されるため、ソースの接合耐圧を十分確保
する必要があり、それにあわせてチャネル長をある程度
広くしておかなければならない等、微細化には不向きで
ある。これに対して、消去時のソースに印加する電圧を
低減させる方法として第２の方法がある。表２にその一
例を示す。
高電圧が印加されるため、ソースの接合耐圧を十分確保
する必要があり、それにあわせてチャネル長をある程度
広くしておかなければならない等、微細化には不向きで
ある。これに対して、消去時のソースに印加する電圧を
低減させる方法として第２の方法がある。表２にその一
例を示す。
【０００８】
【表２】
【０００９】この方法では、消去時に、制御ゲートに負
の電圧（−１２Ｖ）を印加し、ソース−基板間に流れる
リーク電流を低減（〜１／１０）している点で第１の方
法とは異なる。なお、書き込み及び読み出し時の動作は
第１の方法と同様である。また、第１の方法と同程度以
上の浮遊ゲート−ソース間の電位差を確保するために、
この方法におけるソース−制御ゲート間の電位差は、第
１の方法よりも大きくなっている。
の電圧（−１２Ｖ）を印加し、ソース−基板間に流れる
リーク電流を低減（〜１／１０）している点で第１の方
法とは異なる。なお、書き込み及び読み出し時の動作は
第１の方法と同様である。また、第１の方法と同程度以
上の浮遊ゲート−ソース間の電位差を確保するために、
この方法におけるソース−制御ゲート間の電位差は、第
１の方法よりも大きくなっている。
【００１０】上記方法においては、消去時に負の電圧を
印加するため、図４に示すフラッシュメモリが必要とな
る。つまり、メモリセルＭａに電圧を供給するための周
辺回路Ｃａに形成されるＮＭＯＳ２８は、Ｎ+ 拡散領域
であるソース／ドレイン２９がＰ型基板２０に対して順
方向バイアスにならないように、深いＮウエル２４によ
ってＰ型基板２０とは電気的に分離されたＰウエル２３
中に作製され、負の電圧を印加する間、Ｐウエル２３に
は、端子２７によって負の最大電圧を印加しておく必要
がある。なお、図４に示すフラッシュメモリにおいて
は、メモリセルＭａは、Ｐ型基板２０の表面層に形成さ
れたＰウェル２１に形成されており、端子２５によって
Ｐ型基板２０に所望の電圧が印加される。また、周辺回
路ＣａにおいてはＣＭＯＳが形成されているため、Ｐウ
ェルの他に複数のウェル（例えばＮウェル２２）が形成
されており、端子によって所望の電圧（例えばＮウェル
２２の場合には、端子２６によって電源電圧）が印加さ
れている。
印加するため、図４に示すフラッシュメモリが必要とな
る。つまり、メモリセルＭａに電圧を供給するための周
辺回路Ｃａに形成されるＮＭＯＳ２８は、Ｎ+ 拡散領域
であるソース／ドレイン２９がＰ型基板２０に対して順
方向バイアスにならないように、深いＮウエル２４によ
ってＰ型基板２０とは電気的に分離されたＰウエル２３
中に作製され、負の電圧を印加する間、Ｐウエル２３に
は、端子２７によって負の最大電圧を印加しておく必要
がある。なお、図４に示すフラッシュメモリにおいて
は、メモリセルＭａは、Ｐ型基板２０の表面層に形成さ
れたＰウェル２１に形成されており、端子２５によって
Ｐ型基板２０に所望の電圧が印加される。また、周辺回
路ＣａにおいてはＣＭＯＳが形成されているため、Ｐウ
ェルの他に複数のウェル（例えばＮウェル２２）が形成
されており、端子によって所望の電圧（例えばＮウェル
２２の場合には、端子２６によって電源電圧）が印加さ
れている。
【００１１】第３の方法の一例を表３に示す。
【００１２】
【表３】
【００１３】第３の方法では、第１及び第２の書換え方
法とは、セルの消去状態と書き込み状態の定義が逆とな
る点で異なる。つまり、第１及び第２の方法では、電子
が蓄積された状態を書き込み状態、電子が放出された状
態を消去状態とするのに対し、第３の方法では、電子が
蓄積された状態を消去状態、電子が放出された状態を書
き込み状態とする。つまり、書き込み時に、Ｐ型基板に
０Ｖを印加し、ソースを開放とし、制御ゲートに負の高
い電圧（−１２Ｖ）を印加し、ドレインに比較的高い正
の電圧（＋５Ｖ）を与え、ＦＮ（Fowler-Nordheim)電流
により電子を浮遊ゲートから放出させることで書き込み
を行う。消去時には、基板及びソースに０Ｖを印加し、
ドレインを開放とし、制御ゲートに正の高い電圧（＋１
８Ｖ）を与えることで基板中に誘起されたチャネルから
浮遊ゲートにＦＮ電流により電子を注入することで消去
を行う。この方法の利点は、書き込み時にＦＮ電流を用
いていることから、第１及び第２の方法と比べ、書き込
み時の電流が小さくなり（〜１／105）、低消費電力化
が図られることである。なお、読み出し方法は第１及び
第２の方法と同様である。
法とは、セルの消去状態と書き込み状態の定義が逆とな
る点で異なる。つまり、第１及び第２の方法では、電子
が蓄積された状態を書き込み状態、電子が放出された状
態を消去状態とするのに対し、第３の方法では、電子が
蓄積された状態を消去状態、電子が放出された状態を書
き込み状態とする。つまり、書き込み時に、Ｐ型基板に
０Ｖを印加し、ソースを開放とし、制御ゲートに負の高
い電圧（−１２Ｖ）を印加し、ドレインに比較的高い正
の電圧（＋５Ｖ）を与え、ＦＮ（Fowler-Nordheim)電流
により電子を浮遊ゲートから放出させることで書き込み
を行う。消去時には、基板及びソースに０Ｖを印加し、
ドレインを開放とし、制御ゲートに正の高い電圧（＋１
８Ｖ）を与えることで基板中に誘起されたチャネルから
浮遊ゲートにＦＮ電流により電子を注入することで消去
を行う。この方法の利点は、書き込み時にＦＮ電流を用
いていることから、第１及び第２の方法と比べ、書き込
み時の電流が小さくなり（〜１／105）、低消費電力化
が図られることである。なお、読み出し方法は第１及び
第２の方法と同様である。
【００１４】上記書換え方法においても、書き込み時
に、制御ゲートに第２の方法と同様に負の高い電圧が印
加されるため、図４に示すフラッシュメモリが必要とな
る。さらに、第３の方法の改良として表４に示す第４の
方法がある。
に、制御ゲートに第２の方法と同様に負の高い電圧が印
加されるため、図４に示すフラッシュメモリが必要とな
る。さらに、第３の方法の改良として表４に示す第４の
方法がある。
【００１５】
【表４】
【００１６】この方法では、図５に示すように、周辺回
路ＣｂにおけるＰウェル３４を深いＮウェル３５内に形
成することにより、Ｐ型基板３０と電気的に分離し、端
子３８によって所望の電圧を印加するとともに、メモリ
セルＭｂのチャネルとなるＰ型領域（Ｐウェル３２）も
深いＮウェル３１で電気的に分離し、消去時においては
端子３６によってＰウェル３２とソースに負の比較的高
い電圧（−８Ｖ）を印加することにより、消去時におけ
る制御ゲートに印加する正の電圧を低くしている。な
お、図５に示すフラッシュメモリの周辺回路Ｃｂにおい
てはＣＭＯＳを用いているため、Ｐウェルの他に複数の
ウェル（例えばＮウェル３３）が形成されており、端子
によって所望の電圧（例えばＮウェル３３の場合には、
端子３７によって電源電圧）が印加されている。
路ＣｂにおけるＰウェル３４を深いＮウェル３５内に形
成することにより、Ｐ型基板３０と電気的に分離し、端
子３８によって所望の電圧を印加するとともに、メモリ
セルＭｂのチャネルとなるＰ型領域（Ｐウェル３２）も
深いＮウェル３１で電気的に分離し、消去時においては
端子３６によってＰウェル３２とソースに負の比較的高
い電圧（−８Ｖ）を印加することにより、消去時におけ
る制御ゲートに印加する正の電圧を低くしている。な
お、図５に示すフラッシュメモリの周辺回路Ｃｂにおい
てはＣＭＯＳを用いているため、Ｐウェルの他に複数の
ウェル（例えばＮウェル３３）が形成されており、端子
によって所望の電圧（例えばＮウェル３３の場合には、
端子３７によって電源電圧）が印加されている。
【００１７】また、上記第１及び第２の方法とは消去方
法が異なる表５に示す第５の方法がある。
法が異なる表５に示す第５の方法がある。
【００１８】
【表５】
【００１９】この方法においても、図５に示したフラッ
シュメモリが必要となる。このメモリを用いて、制御ゲ
ートとＰウエルとの間に高い電位差を設け、浮遊ゲート
からＰウエルへ電子を引き抜くことにより、消去を行
う。ここで、Ｐウエル３２はメモリセルＭｂのチャネル
に対応することから、チャネル消去（又は基板消去）と
呼ばれている。
シュメモリが必要となる。このメモリを用いて、制御ゲ
ートとＰウエルとの間に高い電位差を設け、浮遊ゲート
からＰウエルへ電子を引き抜くことにより、消去を行
う。ここで、Ｐウエル３２はメモリセルＭｂのチャネル
に対応することから、チャネル消去（又は基板消去）と
呼ばれている。
【００２０】この消去方法は、一般に高い電圧が必要で
あるため、低電圧化には不利である。この理由を第２の
方法との比較で以下に説明する。消去状態を決定するの
は、第２の方法においては浮遊ゲートとソースとの電位
差であり、第５の方法においては、浮遊ゲートとＰウエ
ルとの電位差である。浮遊ゲートの電位は、制御ゲー
ト、ソース、ドレイン及びチャネル（Ｐウエル）との結
合容量で決定され、以下の式で表される。
あるため、低電圧化には不利である。この理由を第２の
方法との比較で以下に説明する。消去状態を決定するの
は、第２の方法においては浮遊ゲートとソースとの電位
差であり、第５の方法においては、浮遊ゲートとＰウエ
ルとの電位差である。浮遊ゲートの電位は、制御ゲー
ト、ソース、ドレイン及びチャネル（Ｐウエル）との結
合容量で決定され、以下の式で表される。
【００２１】 Vfg= Ccg ×Vcg ＋Cs×Vs＋Cd×Vd＋ Cpw×Vpw （式中、 Vfgは浮遊ゲートの電位、 Vcgは制御ゲートの
電位、Vsはソースの電位、Vdはドレインの電位、 Vpwは
Ｐウエルの電位、 Ccgは浮遊ゲートと制御ゲートとの容
量結合比、Csは浮遊ゲートとソースとの容量結合比、Cd
は浮遊ゲートとドレインとの容量結合比、 Cpwは浮遊ゲ
ートとＰウエルとの容量結合比である。） ここで、一般には、浮遊ゲートと制御ゲートとの容量結
合比Ccg は０．６、浮遊ゲートとソースとの容量結合比
Csは０．０５、浮遊ゲートとドレインとの容量結合比Cd
は０．０５、浮遊ゲートとＰウエルとの容量結合比 Cpw
は０．３程度である。
電位、Vsはソースの電位、Vdはドレインの電位、 Vpwは
Ｐウエルの電位、 Ccgは浮遊ゲートと制御ゲートとの容
量結合比、Csは浮遊ゲートとソースとの容量結合比、Cd
は浮遊ゲートとドレインとの容量結合比、 Cpwは浮遊ゲ
ートとＰウエルとの容量結合比である。） ここで、一般には、浮遊ゲートと制御ゲートとの容量結
合比Ccg は０．６、浮遊ゲートとソースとの容量結合比
Csは０．０５、浮遊ゲートとドレインとの容量結合比Cd
は０．０５、浮遊ゲートとＰウエルとの容量結合比 Cpw
は０．３程度である。
【００２２】第５の方法においては、消去時のソース／
ドレインは開放となっているが、これらソース／ドレイ
ンの電圧は、制御ゲート（浮遊ゲートを通して）及びＰ
ウエルとの結合容量で決定され、Ｐウエルとの容量結合
が圧倒的に大きいことからほぼＰウエルの電圧に等しく
なる。以上のことから表５の電圧により計算すると消去
時の浮遊ゲートの電位Vfgは約−５．８Ｖと計算され、
浮遊ゲートとＰウエルとの電位差は約１０．８Ｖとな
る。
ドレインは開放となっているが、これらソース／ドレイ
ンの電圧は、制御ゲート（浮遊ゲートを通して）及びＰ
ウエルとの結合容量で決定され、Ｐウエルとの容量結合
が圧倒的に大きいことからほぼＰウエルの電圧に等しく
なる。以上のことから表５の電圧により計算すると消去
時の浮遊ゲートの電位Vfgは約−５．８Ｖと計算され、
浮遊ゲートとＰウエルとの電位差は約１０．８Ｖとな
る。
【００２３】一方、第２の方法では、仮に消去時のVcg
を−１０Ｖ、Vsを５Ｖとした場合、浮遊ゲートの電位Vf
gは５．７５Ｖと計算され、浮遊ゲートとソースとの電
位差は１０．７５Ｖとなる。従って、第５の方法でVcg=
−１３Ｖ，Vpw=５Ｖにおける消去状態と、第２の方法で
Vcg=−１０Ｖ、Vs＝５Ｖにおける消去状態は、ほぼ等価
であるといえ、第２の方法の方が、第５の方法よりも低
電圧変化には適していることがわかる。
を−１０Ｖ、Vsを５Ｖとした場合、浮遊ゲートの電位Vf
gは５．７５Ｖと計算され、浮遊ゲートとソースとの電
位差は１０．７５Ｖとなる。従って、第５の方法でVcg=
−１３Ｖ，Vpw=５Ｖにおける消去状態と、第２の方法で
Vcg=−１０Ｖ、Vs＝５Ｖにおける消去状態は、ほぼ等価
であるといえ、第２の方法の方が、第５の方法よりも低
電圧変化には適していることがわかる。
【００２４】
【発明が解決しようとする課題】近年の微細加工技術の
進展に伴い、セルサイズは縮小される方向にあり、トラ
ンジスタとしては、印加電圧が低い（〜3V）場合は0.35
μｍ前後のゲート長が使用できるようになっている。一
方、上記のフラッシュメモリにおいては、メモリセルに
高い電圧を供給する必要があるため、デコーダ等の周辺
回路におけるＭＯＳトランジスタにおいても高い電圧が
印加される。よって、このＭＯＳトランジスタのゲート
酸化膜を２００Å前後と厚く形成する必要がある。この
ため、周辺回路においては最小でも１μｍ前後のゲート
長のトランジスタを形成する必要があり、縮小化が進ま
ないという課題があった。
進展に伴い、セルサイズは縮小される方向にあり、トラ
ンジスタとしては、印加電圧が低い（〜3V）場合は0.35
μｍ前後のゲート長が使用できるようになっている。一
方、上記のフラッシュメモリにおいては、メモリセルに
高い電圧を供給する必要があるため、デコーダ等の周辺
回路におけるＭＯＳトランジスタにおいても高い電圧が
印加される。よって、このＭＯＳトランジスタのゲート
酸化膜を２００Å前後と厚く形成する必要がある。この
ため、周辺回路においては最小でも１μｍ前後のゲート
長のトランジスタを形成する必要があり、縮小化が進ま
ないという課題があった。
【００２５】周辺回路の縮小化を実現するためには、書
き込み／消去時の低電圧化が必要ある。そのため、メモ
リセルで使用されているトンネル酸化膜（基板／浮遊ゲ
ート間の絶縁膜）及びＯＮＯ膜（浮遊ゲート／制御ゲー
ト間の絶縁膜）を薄膜化することでいくらかの低電圧化
を進めることは可能である。しかし、トンネル膜及びＯ
ＮＯ膜の薄膜化はメモリセルの信頼性の低下を招く可能
性があるため、大幅な薄膜化が進めにくく、低電圧化に
は限界があった。
き込み／消去時の低電圧化が必要ある。そのため、メモ
リセルで使用されているトンネル酸化膜（基板／浮遊ゲ
ート間の絶縁膜）及びＯＮＯ膜（浮遊ゲート／制御ゲー
ト間の絶縁膜）を薄膜化することでいくらかの低電圧化
を進めることは可能である。しかし、トンネル膜及びＯ
ＮＯ膜の薄膜化はメモリセルの信頼性の低下を招く可能
性があるため、大幅な薄膜化が進めにくく、低電圧化に
は限界があった。
【００２６】以下に、具体的な周辺回路にかかる電圧の
大きさについて説明する。例えば、特に低電圧化を図っ
た第２の方法においては、書き込み時、ドレインに電圧
を供給する周辺回路においては、Ｐ型基板は０Ｖで、Ｎ
ウエルには取り扱う正の最大電圧（＋５Ｖ）が印加され
る。従って、この周辺回路のトランジスタには、最大５
Ｖの電圧がかかる。一方、制御ゲートに電圧を供給する
周辺回路においては、Ｐ基板は０Ｖで、Ｎウエルには取
り扱う正の最大電圧（＋１２Ｖ）が印加される。従っ
て、この周辺回路内のトランジスタには、最大１２Ｖの
電圧がかかることとなる。同様に、消去時、ソースに電
圧（−１２Ｖ）を供給する周辺回路においては、最大５
Ｖの電圧がかかる。一方、制御ゲートに電圧を供給する
周辺回路は、消去時のみでなく、書き込み／読み出し時
にも動作することから、Ｎウエルには、最低でもＶCCの
電圧を印加しておく必要がある。よって、この周辺回路
のトランジスタにおいては、最大１２＋ＶCCの電圧がか
かる。
大きさについて説明する。例えば、特に低電圧化を図っ
た第２の方法においては、書き込み時、ドレインに電圧
を供給する周辺回路においては、Ｐ型基板は０Ｖで、Ｎ
ウエルには取り扱う正の最大電圧（＋５Ｖ）が印加され
る。従って、この周辺回路のトランジスタには、最大５
Ｖの電圧がかかる。一方、制御ゲートに電圧を供給する
周辺回路においては、Ｐ基板は０Ｖで、Ｎウエルには取
り扱う正の最大電圧（＋１２Ｖ）が印加される。従っ
て、この周辺回路内のトランジスタには、最大１２Ｖの
電圧がかかることとなる。同様に、消去時、ソースに電
圧（−１２Ｖ）を供給する周辺回路においては、最大５
Ｖの電圧がかかる。一方、制御ゲートに電圧を供給する
周辺回路は、消去時のみでなく、書き込み／読み出し時
にも動作することから、Ｎウエルには、最低でもＶCCの
電圧を印加しておく必要がある。よって、この周辺回路
のトランジスタにおいては、最大１２＋ＶCCの電圧がか
かる。
【００２７】以上より、第２の方法において低電圧化を
行う際には、消去時の制御ゲートの電圧を低減（絶対値
で低減）することが課題となる。また、第４の方法にお
いては、書き込み時は、第２の方法の消去時のソース／
ドレインが入れ替わること以外同様となり、制御ゲート
に電圧を供給する周辺回路のトランジスタには最大１２
＋ＶCCの電圧がかかる。消去時においては、制御ゲート
に電圧を印加する周辺回路においては、表４によれば最
大１０Ｖ、ソースに電圧を供給する周辺回路においては
最大８＋ＶCC（３〜５Ｖ）の電圧がかかる。
行う際には、消去時の制御ゲートの電圧を低減（絶対値
で低減）することが課題となる。また、第４の方法にお
いては、書き込み時は、第２の方法の消去時のソース／
ドレインが入れ替わること以外同様となり、制御ゲート
に電圧を供給する周辺回路のトランジスタには最大１２
＋ＶCCの電圧がかかる。消去時においては、制御ゲート
に電圧を印加する周辺回路においては、表４によれば最
大１０Ｖ、ソースに電圧を供給する周辺回路においては
最大８＋ＶCC（３〜５Ｖ）の電圧がかかる。
【００２８】よって、第４の方法で低電圧化を行う際に
は、書き込み時の制御ゲートの電圧を低減することが課
題となる。本発明は上記課題に鑑みなされたものであ
り、書き込み、消去及び読み出し時のいずれにおいても
周辺回路及びメモリセルへの印加電圧を低電圧化するこ
とができるフラッシュメモリの書換え方法を提供するこ
とを目的とするものである。
は、書き込み時の制御ゲートの電圧を低減することが課
題となる。本発明は上記課題に鑑みなされたものであ
り、書き込み、消去及び読み出し時のいずれにおいても
周辺回路及びメモリセルへの印加電圧を低電圧化するこ
とができるフラッシュメモリの書換え方法を提供するこ
とを目的とするものである。
【００２９】
【課題を解決するための手段】本発明によれば、第１導
電型半導体基板内の深い第２導電型ウェル内に形成され
た第１導電型ウェルに、ソース／ドレイン領域、浮遊ゲ
ート及び制御ゲートからなる複数のメモリセルがマトリ
クス状に形成されたフラッシュメモリであって、該フラ
ッシュメモリの書き込み状態を前記浮遊ゲートに電子を
蓄積した状態とし、消去状態を前記浮遊ゲートから電子
を放出させた状態とし、前記第１導電型ウェルに前記半
導体基板の電位とは異なる正の第１の電圧を印加し、ソ
ース又はドレインに正の第１の電圧以上の正の第２の電
圧を印加し、制御ゲートに負の第１の電圧を印加するこ
とにより消去を行うフラッシュメモリの書換え方法が提
供される。
電型半導体基板内の深い第２導電型ウェル内に形成され
た第１導電型ウェルに、ソース／ドレイン領域、浮遊ゲ
ート及び制御ゲートからなる複数のメモリセルがマトリ
クス状に形成されたフラッシュメモリであって、該フラ
ッシュメモリの書き込み状態を前記浮遊ゲートに電子を
蓄積した状態とし、消去状態を前記浮遊ゲートから電子
を放出させた状態とし、前記第１導電型ウェルに前記半
導体基板の電位とは異なる正の第１の電圧を印加し、ソ
ース又はドレインに正の第１の電圧以上の正の第２の電
圧を印加し、制御ゲートに負の第１の電圧を印加するこ
とにより消去を行うフラッシュメモリの書換え方法が提
供される。
【００３０】また、第１導電型半導体基板内の深い第２
導電型ウェル内に形成された第１導電型ウェルに、ソー
ス／ドレイン領域、浮遊ゲート及び制御ゲートからなる
複数のメモリセルがマトリクス状に形成されたフラッシ
ュメモリであって、該フラッシュメモリの書き込み状態
を前記浮遊ゲートから電子を放出させた状態とし、消去
状態を前記浮遊ゲートに電子を蓄積した状態とし、前記
第１導電型ウェルに前記半導体基板の電位とは異なる正
の第１の電圧を印加し、ソース又はドレインに正の第１
の電圧以上の正の第２の電圧を印加し、制御ゲートに負
の第１の電圧を印加することにより書き込みを行うフラ
ッシュメモリの書換え方法が提供される。
導電型ウェル内に形成された第１導電型ウェルに、ソー
ス／ドレイン領域、浮遊ゲート及び制御ゲートからなる
複数のメモリセルがマトリクス状に形成されたフラッシ
ュメモリであって、該フラッシュメモリの書き込み状態
を前記浮遊ゲートから電子を放出させた状態とし、消去
状態を前記浮遊ゲートに電子を蓄積した状態とし、前記
第１導電型ウェルに前記半導体基板の電位とは異なる正
の第１の電圧を印加し、ソース又はドレインに正の第１
の電圧以上の正の第２の電圧を印加し、制御ゲートに負
の第１の電圧を印加することにより書き込みを行うフラ
ッシュメモリの書換え方法が提供される。
【００３１】本発明に使用することができるフラッシュ
メモリのメモリセルは、第１導電型半導体基板内の深い
第２導電型ウェル内に形成された第１導電型ウェルに、
マトリクス状に形成されている。これにより、第１導電
型ウェルは、第１導電型半導体基板と電気的に分離され
ることになり、独立に基板とは異なった電圧を印加する
ことができる。この際の第１導電型ウェル及び第２導電
型ウェルの大きさ、深さは特に限定されるものではない
が、第１導電型ウェルを半導体基板から分離するのに十
分な深さの第２導電型ウェルを形成することが必要であ
る。例えば、深い第２導電型ウェルは、Ｎ型又はＰ型の
不純物イオンを１×１０16〜１×１０18／ｃｍ3 程度の
濃度で含有するように、１０００〜４０００ｋｅＶ程度
の注入エネルギーで、１×１０11〜１×１０13／ｃｍ2
程度のドーズで注入することが好ましい。また、第１導
電型ウェルはＰ型又はＮ型の不純物イオンを１×１０15
〜１×１０17／ｃｍ3 程度の濃度で含有するように、２
００〜１０００ｋｅＶ程度の注入エネルギーで、１×１
０11〜１×１０13／ｃｍ2 程度のドーズで注入すること
が好ましい。なお、メモリセルが形成された半導体基板
上には同時にデコーダ等の周辺回路を形成してもよい。
この場合、周辺回路においても複数の第１及び第２導電
型のウェルを有していてもよく、メモリセルと同様に、
第２導電型ウェル中に第１導電型ウェル、又は第１導電
型ウェル中に第２導電型ウェルを形成してもよい。ま
た、周辺回路及びメモリセルに形成された各素子の動作
に影響を与えない限り、各ウェルは隣接するセルと連結
されていてもよい。
メモリのメモリセルは、第１導電型半導体基板内の深い
第２導電型ウェル内に形成された第１導電型ウェルに、
マトリクス状に形成されている。これにより、第１導電
型ウェルは、第１導電型半導体基板と電気的に分離され
ることになり、独立に基板とは異なった電圧を印加する
ことができる。この際の第１導電型ウェル及び第２導電
型ウェルの大きさ、深さは特に限定されるものではない
が、第１導電型ウェルを半導体基板から分離するのに十
分な深さの第２導電型ウェルを形成することが必要であ
る。例えば、深い第２導電型ウェルは、Ｎ型又はＰ型の
不純物イオンを１×１０16〜１×１０18／ｃｍ3 程度の
濃度で含有するように、１０００〜４０００ｋｅＶ程度
の注入エネルギーで、１×１０11〜１×１０13／ｃｍ2
程度のドーズで注入することが好ましい。また、第１導
電型ウェルはＰ型又はＮ型の不純物イオンを１×１０15
〜１×１０17／ｃｍ3 程度の濃度で含有するように、２
００〜１０００ｋｅＶ程度の注入エネルギーで、１×１
０11〜１×１０13／ｃｍ2 程度のドーズで注入すること
が好ましい。なお、メモリセルが形成された半導体基板
上には同時にデコーダ等の周辺回路を形成してもよい。
この場合、周辺回路においても複数の第１及び第２導電
型のウェルを有していてもよく、メモリセルと同様に、
第２導電型ウェル中に第１導電型ウェル、又は第１導電
型ウェル中に第２導電型ウェルを形成してもよい。ま
た、周辺回路及びメモリセルに形成された各素子の動作
に影響を与えない限り、各ウェルは隣接するセルと連結
されていてもよい。
【００３２】各メモリセルは、トンネル酸化膜を介して
浮遊ゲート及び制御ゲートを有しており、それらに整合
的にソース／ドレインを有している。トンネル酸化膜と
しては、例えば８０〜１５０Å程度の均一の膜厚を有す
るＳｉＯ2 等の膜が挙げられる。浮遊ゲートは、トンネ
ル酸化膜上に形成されているものであり、例えば、ポリ
シリコン等により、膜厚５００〜２０００Å程度に形成
されていることが好ましい。また浮遊ゲート上には、任
意に絶縁膜を介して制御ゲートが形成されている。絶縁
膜としては、特に限定されるものではないが、ＳｉＯ2
膜、ＳｉＮ膜又はこれらの２層以上の積層膜、例えばＯ
ＮＯ膜等を、１４０〜２００Å程度の膜厚（積層膜の場
合はＳｉＯ2 膜厚換算）で使用することができる。制御
ゲートは、例えば、ポリシリコン、ＷＳｉ等のシリサイ
ド、これらシリサイドとポリシリコンとのポリサイド等
の単層膜又は２層以上の積層膜で、１０００〜３０００
Å程度の膜厚で形成されていることが好ましい。また、
ソース／ドレインとしては第２導電型の不純物イオン
を、例えば１×１０19〜１×１０21／ｃｍ3 程度の濃度
で含有することが好ましい。
浮遊ゲート及び制御ゲートを有しており、それらに整合
的にソース／ドレインを有している。トンネル酸化膜と
しては、例えば８０〜１５０Å程度の均一の膜厚を有す
るＳｉＯ2 等の膜が挙げられる。浮遊ゲートは、トンネ
ル酸化膜上に形成されているものであり、例えば、ポリ
シリコン等により、膜厚５００〜２０００Å程度に形成
されていることが好ましい。また浮遊ゲート上には、任
意に絶縁膜を介して制御ゲートが形成されている。絶縁
膜としては、特に限定されるものではないが、ＳｉＯ2
膜、ＳｉＮ膜又はこれらの２層以上の積層膜、例えばＯ
ＮＯ膜等を、１４０〜２００Å程度の膜厚（積層膜の場
合はＳｉＯ2 膜厚換算）で使用することができる。制御
ゲートは、例えば、ポリシリコン、ＷＳｉ等のシリサイ
ド、これらシリサイドとポリシリコンとのポリサイド等
の単層膜又は２層以上の積層膜で、１０００〜３０００
Å程度の膜厚で形成されていることが好ましい。また、
ソース／ドレインとしては第２導電型の不純物イオン
を、例えば１×１０19〜１×１０21／ｃｍ3 程度の濃度
で含有することが好ましい。
【００３３】上記構成を有するフラッシュメモリは、書
き込み状態を浮遊ゲートに電子を蓄積した状態とし、消
去状態を浮遊ゲートから電子を放出させた状態として用
いることができるし、又は書き込み状態を浮遊ゲートか
ら電子を放出させた状態とし、消去状態を浮遊ゲートに
電子を蓄積した状態として用いることもできる。浮遊ゲ
ートに電子を蓄積する方法としては、例えば、第１導電
型基板に一定の電圧（Ｖｓ、例えば０Ｖ）を印加し、第
１導電型ウェルに０Ｖをを印加し、ソースに０Ｖ、ドレ
インに４〜７Ｖを印加し、制御ゲートに９〜１２Ｖを印
加することにより、基板中に誘起されたチャネルから浮
遊ゲートにホットエレクトロンにより電子を注入して蓄
積させる方法が挙げられる。
き込み状態を浮遊ゲートに電子を蓄積した状態とし、消
去状態を浮遊ゲートから電子を放出させた状態として用
いることができるし、又は書き込み状態を浮遊ゲートか
ら電子を放出させた状態とし、消去状態を浮遊ゲートに
電子を蓄積した状態として用いることもできる。浮遊ゲ
ートに電子を蓄積する方法としては、例えば、第１導電
型基板に一定の電圧（Ｖｓ、例えば０Ｖ）を印加し、第
１導電型ウェルに０Ｖをを印加し、ソースに０Ｖ、ドレ
インに４〜７Ｖを印加し、制御ゲートに９〜１２Ｖを印
加することにより、基板中に誘起されたチャネルから浮
遊ゲートにホットエレクトロンにより電子を注入して蓄
積させる方法が挙げられる。
【００３４】また、浮遊ゲートから電子を放出させる方
法としては、第１導電型基板に一定の電圧（Ｖｓ、例え
ば０Ｖ）を印加し、第１導電型ウェルに半導体基板の電
圧（Ｖｓ）とは異なる正の第１の電圧（Ｖｐ１、例えば
電源電圧以下、好ましくは３．３Ｖ以下、さらに好まし
くは２〜３Ｖ程度の電圧）を印加し、ソース又はドレイ
ンに正の第１の電圧（Ｖｐ１）以上の正の第２の電圧
（Ｖｐ２、例えば６〜９Ｖ程度の電圧、好ましくは８Ｖ
程度）を印加し、制御ゲートに負の第１の電圧（Ｖｎ
１、例えば−８Ｖ〜−１２Ｖ程度の電圧、好ましくは−
９Ｖ程度）を印加する方法が挙げられる。つまり、 Ｖｎ１＜Ｖｓ＜Ｖｐ１≦ＶCC Ｖｐ１＜Ｖｐ２ の関係式を満たすような電圧を印加することにより浮遊
ゲートから電子を放出させることができる。
法としては、第１導電型基板に一定の電圧（Ｖｓ、例え
ば０Ｖ）を印加し、第１導電型ウェルに半導体基板の電
圧（Ｖｓ）とは異なる正の第１の電圧（Ｖｐ１、例えば
電源電圧以下、好ましくは３．３Ｖ以下、さらに好まし
くは２〜３Ｖ程度の電圧）を印加し、ソース又はドレイ
ンに正の第１の電圧（Ｖｐ１）以上の正の第２の電圧
（Ｖｐ２、例えば６〜９Ｖ程度の電圧、好ましくは８Ｖ
程度）を印加し、制御ゲートに負の第１の電圧（Ｖｎ
１、例えば−８Ｖ〜−１２Ｖ程度の電圧、好ましくは−
９Ｖ程度）を印加する方法が挙げられる。つまり、 Ｖｎ１＜Ｖｓ＜Ｖｐ１≦ＶCC Ｖｐ１＜Ｖｐ２ の関係式を満たすような電圧を印加することにより浮遊
ゲートから電子を放出させることができる。
【００３５】
【作用】本発明のフラッシュメモリの書換え方法によれ
ば、メモリセルが形成されている第１導電型ウェルが、
深い第２導電型ウェルにより第１導電型半導体基板と分
離されているため、第１導電型ウェルに半導体基板とは
独立に電圧が印加されることとなり、第１導電型ウェル
に半導体基板の電位とは異なる正の第１の電圧を印加
し、ソース又はドレインに正の第１の電圧以上の正の第
２の電圧を印加し、制御ゲートに負の第１の電圧を印加
することにより消去を行うことで、消去時の制御ゲート
に印加する電圧が低減されることとなる。これに伴っ
て、周辺回路における素子、例えばトランジスタにかか
る電圧が低減されることとなる。
ば、メモリセルが形成されている第１導電型ウェルが、
深い第２導電型ウェルにより第１導電型半導体基板と分
離されているため、第１導電型ウェルに半導体基板とは
独立に電圧が印加されることとなり、第１導電型ウェル
に半導体基板の電位とは異なる正の第１の電圧を印加
し、ソース又はドレインに正の第１の電圧以上の正の第
２の電圧を印加し、制御ゲートに負の第１の電圧を印加
することにより消去を行うことで、消去時の制御ゲート
に印加する電圧が低減されることとなる。これに伴っ
て、周辺回路における素子、例えばトランジスタにかか
る電圧が低減されることとなる。
【００３６】また、上記フラッシュメモリを用いて第１
導電型ウェルに半導体基板の電位とは異なる正の第１の
電圧を印加し、ソース又はドレインに正の第１の電圧以
上の正の第２の電圧を印加し、制御ゲートに負の第１の
電圧を印加することにより書き込みを行うことで、書き
込み時の制御ゲートに印加する電圧が低減されることと
なる。これに伴って、周辺回路における素子、例えばト
ランジスタにかかる電圧が低減されることとなる。
導電型ウェルに半導体基板の電位とは異なる正の第１の
電圧を印加し、ソース又はドレインに正の第１の電圧以
上の正の第２の電圧を印加し、制御ゲートに負の第１の
電圧を印加することにより書き込みを行うことで、書き
込み時の制御ゲートに印加する電圧が低減されることと
なる。これに伴って、周辺回路における素子、例えばト
ランジスタにかかる電圧が低減されることとなる。
【００３７】
【実施例】まず、本発明のフラッシュメモリの書換え方
法において用いるフラッシュメモリの一実施例について
説明する。このフラッシュメモリにおけるメモリセル
は、図１に示したように、不純物濃度１×１０16〜１×
１０17／ｃｍ3 程度のＰウエル８上に形成された膜厚約
１００Åのトンネル酸化膜１と、トンネル酸化膜１上に
形成された膜厚約１０００ÅのＮ+ ポリシリコンからな
る浮遊ゲート２と、浮遊ゲート２を覆うように形成され
たＯＮＯ膜（Ox/SiN/Ox=50Å／80Å／60Å）３と、ＯＮ
Ｏ膜３の上に形成されたＷＳｉ５／ポリシリコン４（WS
i/Poly=1000Å／1000Å）の２層構造の制御ゲート６
と、Ｐウエル８中に相隔てて形成された不純物濃度１×
１０20／ｃｍ3 程度のＮ+ 領域であるソース／ドレイン
７とから構成されている。
法において用いるフラッシュメモリの一実施例について
説明する。このフラッシュメモリにおけるメモリセル
は、図１に示したように、不純物濃度１×１０16〜１×
１０17／ｃｍ3 程度のＰウエル８上に形成された膜厚約
１００Åのトンネル酸化膜１と、トンネル酸化膜１上に
形成された膜厚約１０００ÅのＮ+ ポリシリコンからな
る浮遊ゲート２と、浮遊ゲート２を覆うように形成され
たＯＮＯ膜（Ox/SiN/Ox=50Å／80Å／60Å）３と、ＯＮ
Ｏ膜３の上に形成されたＷＳｉ５／ポリシリコン４（WS
i/Poly=1000Å／1000Å）の２層構造の制御ゲート６
と、Ｐウエル８中に相隔てて形成された不純物濃度１×
１０20／ｃｍ3 程度のＮ+ 領域であるソース／ドレイン
７とから構成されている。
【００３８】このような構成を有するメモリセルは、図
２に示したように、Ｐ型半導体基板１０内の深いＮウエ
ル９内に形成されたＰウエル８上に形成されているた
め、Ｐ型基板１０とは電気的に分離されている。従っ
て、このメモリセルにおいては、端子１１によってＰ型
基板１０とは独立してＰウェル８に電圧を印加すること
ができる。また、Ｐ型半導体基板１０には、別に周辺回
路Ｃ形成のための深いＮウエル１５内に形成されたＰウ
エル１６と、Ｎウェル１４とが形成されており、端子１
３によってＰウェル１６に所望の電圧が印加され、Ｎウ
ェル１４には電源電圧ＶCCが印加されている。セルアレ
イＭ及び周辺回路Ｃからなる半導体装置全体の占有面積
を低下させるために、セルアレイＭの深いＮウエル９
と、周辺回路ＣのＮウェル１４及び深いＮウエル１５と
を接続させて形成することが可能である。ただしこの場
合には、ＰＮ電流の発生を防止するために、Ｐウェル８
にＶCC以下の電圧を印加しておく必要がある。
２に示したように、Ｐ型半導体基板１０内の深いＮウエ
ル９内に形成されたＰウエル８上に形成されているた
め、Ｐ型基板１０とは電気的に分離されている。従っ
て、このメモリセルにおいては、端子１１によってＰ型
基板１０とは独立してＰウェル８に電圧を印加すること
ができる。また、Ｐ型半導体基板１０には、別に周辺回
路Ｃ形成のための深いＮウエル１５内に形成されたＰウ
エル１６と、Ｎウェル１４とが形成されており、端子１
３によってＰウェル１６に所望の電圧が印加され、Ｎウ
ェル１４には電源電圧ＶCCが印加されている。セルアレ
イＭ及び周辺回路Ｃからなる半導体装置全体の占有面積
を低下させるために、セルアレイＭの深いＮウエル９
と、周辺回路ＣのＮウェル１４及び深いＮウエル１５と
を接続させて形成することが可能である。ただしこの場
合には、ＰＮ電流の発生を防止するために、Ｐウェル８
にＶCC以下の電圧を印加しておく必要がある。
【００３９】また、上記メモリセルの等価回路図を図３
に示す。図３において、Ｍ１１、Ｍ１２、Ｍ１ｎ、Ｍ２
１、Ｍｎ１はメモリセルである。これらメモリセルＭ１
１、Ｍ１２、Ｍ１ｎの制御ゲートはワードラインＷＬ１
に接続され、メモリセル２１の浮遊ゲートはワードライ
ンＷＬ２に接続され、メモリセルＭｎ１の浮遊ゲートは
ワードラインＷＬｎに接続されている。また、これらメ
モリセルＭ１１、Ｍ１２、Ｍ１ｎ、Ｍ２１、Ｍｎ１のソ
ースは共通のソースラインＳＬに接続されている。さら
に、メモリセルＭ１１、Ｍ２１、Ｍｎ１のドレインはビ
ットラインＢＬ１に接続され、メモリセルＭ１２のドレ
インはビットラインＢＬ２に接続され、メモリセルＭ１
ｎのドレインはビットラインＢＬｎに接続されている。
に示す。図３において、Ｍ１１、Ｍ１２、Ｍ１ｎ、Ｍ２
１、Ｍｎ１はメモリセルである。これらメモリセルＭ１
１、Ｍ１２、Ｍ１ｎの制御ゲートはワードラインＷＬ１
に接続され、メモリセル２１の浮遊ゲートはワードライ
ンＷＬ２に接続され、メモリセルＭｎ１の浮遊ゲートは
ワードラインＷＬｎに接続されている。また、これらメ
モリセルＭ１１、Ｍ１２、Ｍ１ｎ、Ｍ２１、Ｍｎ１のソ
ースは共通のソースラインＳＬに接続されている。さら
に、メモリセルＭ１１、Ｍ２１、Ｍｎ１のドレインはビ
ットラインＢＬ１に接続され、メモリセルＭ１２のドレ
インはビットラインＢＬ２に接続され、メモリセルＭ１
ｎのドレインはビットラインＢＬｎに接続されている。
【００４０】上記構成を有するメモリセルの書換え方法
の一例を表６に示す。
の一例を表６に示す。
【００４１】
【表６】
【００４２】この書換え方法においては、書き込み及び
読み出し方法は従来の第２の方法と同様であるが、消去
時においては、基板電圧を０ＶにしたままＰウェルに＋
３Ｖを印加することで、制御ゲートへの負の電圧印加が
−12Ｖから−９Ｖへ低減させることができる。よって、
制御ゲートに電圧を供給する周辺回路において、トラン
ジスタに印加される最大電圧が12Ｖ＋Ｖｃｃから９Ｖ＋
Ｖｃｃへ低減させることができる。なお、ソースへ印加
する電圧は、制御ゲートへの印加電圧を上げることから
それに応じて高くする必要があるが、Ｐウエルとソース
間の電位差は、従来と同様の電圧（５Ｖ）であるため、
接合耐圧を上昇させる必要がない。また、消去時のソー
ス電圧は、周辺回路における書き込み時に必要な電圧よ
り低いので、ソースに印加する電圧の確保は可能であ
る。
読み出し方法は従来の第２の方法と同様であるが、消去
時においては、基板電圧を０ＶにしたままＰウェルに＋
３Ｖを印加することで、制御ゲートへの負の電圧印加が
−12Ｖから−９Ｖへ低減させることができる。よって、
制御ゲートに電圧を供給する周辺回路において、トラン
ジスタに印加される最大電圧が12Ｖ＋Ｖｃｃから９Ｖ＋
Ｖｃｃへ低減させることができる。なお、ソースへ印加
する電圧は、制御ゲートへの印加電圧を上げることから
それに応じて高くする必要があるが、Ｐウエルとソース
間の電位差は、従来と同様の電圧（５Ｖ）であるため、
接合耐圧を上昇させる必要がない。また、消去時のソー
ス電圧は、周辺回路における書き込み時に必要な電圧よ
り低いので、ソースに印加する電圧の確保は可能であ
る。
【００４３】次に、上記メモリセルの書換え方法の別の
実施例を表７に示す。
実施例を表７に示す。
【００４４】
【表７】
【００４５】この書換え方法においては、消去及び読み
出し方法は従来の第４の方法と同様であるが、書き込み
時においては、基板電圧を０ＶにしたままＰウェルに＋
３Ｖを印加することで、制御ゲートへの負の電圧印加が
−１２Ｖから−９Ｖへ低減させることができる。よっ
て、制御ゲートに電圧を供給する周辺回路において、ト
ランジスタに印加される最大電圧が１２Ｖ＋Ｖｃｃから
９Ｖ＋Ｖｃｃへ低減させることができる。
出し方法は従来の第４の方法と同様であるが、書き込み
時においては、基板電圧を０ＶにしたままＰウェルに＋
３Ｖを印加することで、制御ゲートへの負の電圧印加が
−１２Ｖから−９Ｖへ低減させることができる。よっ
て、制御ゲートに電圧を供給する周辺回路において、ト
ランジスタに印加される最大電圧が１２Ｖ＋Ｖｃｃから
９Ｖ＋Ｖｃｃへ低減させることができる。
【００４６】以上より、本発明の実施例においては、周
辺回路におけるトランジスタのゲート絶縁膜の膜厚を２
５０Åから１８０Åに薄膜化することができ、最小トラ
ンジスタ長を１．２μｍから０．８μｍに縮小すること
ができた。よって、周辺回路の占有面積を約半分に縮小
できた。
辺回路におけるトランジスタのゲート絶縁膜の膜厚を２
５０Åから１８０Åに薄膜化することができ、最小トラ
ンジスタ長を１．２μｍから０．８μｍに縮小すること
ができた。よって、周辺回路の占有面積を約半分に縮小
できた。
【００４７】
【発明の効果】本発明のフラッシュメモリの書換え方法
によれば、メモリセルが形成されている第１導電型ウェ
ルが、深い第２導電型ウェルにより第１導電型半導体基
板と分離されているため、第１導電型ウェルに半導体基
板とは独立に電圧を印加することができ、第１導電型ウ
ェルに半導体基板の電位とは異なる正の第１の電圧を印
加し、ソース又はドレインに正の第１の電圧以上の正の
第２の電圧を印加し、制御ゲートに負の第１の電圧を印
加することにより消去を行うことで、消去時の制御ゲー
トに印加する電圧を低減することができる。これに伴っ
て、周辺回路における素子、例えばトランジスタにかか
る電圧を低減することが可能となる。従って、周辺回路
のトランジスタのゲート酸化膜を従来よりも薄く形成す
ることができ、より小さなトランジスタでより高速に周
辺回路、ひいてはフラッシュメモリを動作させることが
可能となる。また、周辺回路の占有面積を縮小すること
により、フラッシュメモリの集積化、製造コストの削減
を可能とする。
によれば、メモリセルが形成されている第１導電型ウェ
ルが、深い第２導電型ウェルにより第１導電型半導体基
板と分離されているため、第１導電型ウェルに半導体基
板とは独立に電圧を印加することができ、第１導電型ウ
ェルに半導体基板の電位とは異なる正の第１の電圧を印
加し、ソース又はドレインに正の第１の電圧以上の正の
第２の電圧を印加し、制御ゲートに負の第１の電圧を印
加することにより消去を行うことで、消去時の制御ゲー
トに印加する電圧を低減することができる。これに伴っ
て、周辺回路における素子、例えばトランジスタにかか
る電圧を低減することが可能となる。従って、周辺回路
のトランジスタのゲート酸化膜を従来よりも薄く形成す
ることができ、より小さなトランジスタでより高速に周
辺回路、ひいてはフラッシュメモリを動作させることが
可能となる。また、周辺回路の占有面積を縮小すること
により、フラッシュメモリの集積化、製造コストの削減
を可能とする。
【００４８】また、電源電圧が３．３Ｖ以下の場合に
は、さらに周辺回路における素子にかかる電圧を低減す
ることができ、周辺回路のより高速化、集積化等が可能
となる。さらに、上記フラッシュメモリを用いて第１導
電型ウェルに半導体基板の電位とは異なる正の第１の電
圧を印加し、ソース又はドレインに正の第１の電圧以上
の正の第２の電圧を印加し、制御ゲートに負の第１の電
圧を印加することにより書き込みを行うことで、書き込
み時の制御ゲートに印加する電圧が低減されることとな
る。これに伴って、周辺回路における素子、例えばトラ
ンジスタにかかる電圧が低減されることとなる。よっ
て、上述のように、フラッシュメモリの高速化、集積
化、製造コストの削減を可能とする。
は、さらに周辺回路における素子にかかる電圧を低減す
ることができ、周辺回路のより高速化、集積化等が可能
となる。さらに、上記フラッシュメモリを用いて第１導
電型ウェルに半導体基板の電位とは異なる正の第１の電
圧を印加し、ソース又はドレインに正の第１の電圧以上
の正の第２の電圧を印加し、制御ゲートに負の第１の電
圧を印加することにより書き込みを行うことで、書き込
み時の制御ゲートに印加する電圧が低減されることとな
る。これに伴って、周辺回路における素子、例えばトラ
ンジスタにかかる電圧が低減されることとなる。よっ
て、上述のように、フラッシュメモリの高速化、集積
化、製造コストの削減を可能とする。
【図１】本発明に係るフラッシュメモリのメモリセルの
構成を示す要部の概略断面図である。
構成を示す要部の概略断面図である。
【図２】本発明に係るフラッシュメモリの構成を示す要
部の概略断面図である。
部の概略断面図である。
【図３】図２におけるフラッシュメモリのセルアレイの
等価回路図である。
等価回路図である。
【図４】従来のフラッシュメモリの構成を示す要部の概
略断面図である。
略断面図である。
【図５】従来の別のフラッシュメモリの構成を示す要部
の概略断面図である。
の概略断面図である。
１ トンネル酸化膜 ２ 浮遊ゲート ３ ＯＮＯ膜 ４ ポリシリコン ５ ＷＳｉ ６ 制御ゲート ７ ソース／ドレイン ８ Ｐウェル（第１導電型ウェル） ９ 深いＮウェル（第２導電型ウェル） １０ Ｐ型半導体基板（第１導電型半導体基板） １１、１２、１３ 端子 １４ Ｎウェル １５ 深いＮウェル １６ Ｐウェル Ｍ１１、Ｍ１２、Ｍ１ｎ、Ｍ２１、Ｍｎ１ メモリセル ＷＬ１、ＷＬ２、ＷＬｎ ワードライン ＳＬ ソースライン ＢＬ１、ＢＬ２、ＢＬｎ ビットライン
Claims (4)
- 【請求項１】 第１導電型半導体基板内の深い第２導電
型ウェル内に形成された第１導電型ウェルに、ソース／
ドレイン領域、浮遊ゲート及び制御ゲートからなる複数
のメモリセルがマトリクス状に形成されたフラッシュメ
モリであって、該フラッシュメモリの書き込み状態を前
記浮遊ゲートに電子を蓄積した状態とし、消去状態を前
記浮遊ゲートから電子を放出させた状態とし、 前記第１導電型ウェルに前記半導体基板の電位とは異な
る正の第１の電圧を印加し、ソース又はドレインに正の
第１の電圧以上の正の第２の電圧を印加し、制御ゲート
に負の第１の電圧を印加することにより消去を行うこと
を特徴とするフラッシュメモリの書換え方法。 - 【請求項２】 第１導電型半導体基板内の深い第２導電
型ウェル内に形成された第１導電型ウェルに、ソース／
ドレイン領域、浮遊ゲート及び制御ゲートからなる複数
のメモリセルがマトリクス状に形成されたフラッシュメ
モリであって、該フラッシュメモリの書き込み状態を前
記浮遊ゲートから電子を放出させた状態とし、消去状態
を前記浮遊ゲートに電子を蓄積した状態とし、 前記第１導電型ウェルに前記半導体基板の電位とは異な
る正の第１の電圧を印加し、ソース又はドレインに正の
第１の電圧以上の正の第２の電圧を印加し、制御ゲート
に負の第１の電圧を印加することにより書き込みを行う
ことを特徴とするフラッシュメモリの書換え方法。 - 【請求項３】 フラッシュメモリの電源電圧が、３．３
Ｖ以下である請求項１又は２記載のフラッシュメモリの
書換え方法。 - 【請求項４】 第２導電型ウェルに電源電圧を印加し、
正の第１の電圧が電源電圧以下である請求項１〜３のい
ずれかに記載のフラッシュメモリの書換え方法。
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|---|---|---|---|
| JP13195195A JP3162264B2 (ja) | 1995-05-30 | 1995-05-30 | フラッシュメモリの書換え方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13195195A JP3162264B2 (ja) | 1995-05-30 | 1995-05-30 | フラッシュメモリの書換え方法 |
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|---|---|
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| JP3162264B2 JP3162264B2 (ja) | 2001-04-25 |
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ID=15070028
Family Applications (1)
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|---|---|---|---|
| JP13195195A Expired - Fee Related JP3162264B2 (ja) | 1995-05-30 | 1995-05-30 | フラッシュメモリの書換え方法 |
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-
1995
- 1995-05-30 JP JP13195195A patent/JP3162264B2/ja not_active Expired - Fee Related
- 1995-10-24 US US08/547,158 patent/US5576995A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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