JPH098153A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH098153A
JPH098153A JP14896995A JP14896995A JPH098153A JP H098153 A JPH098153 A JP H098153A JP 14896995 A JP14896995 A JP 14896995A JP 14896995 A JP14896995 A JP 14896995A JP H098153 A JPH098153 A JP H098153A
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崇浩 大中道
Hiroshi Onoda
宏 小野田
Natsuo Ajika
夏夫 味香
Kiyohiko Sakakibara
清彦 榊原
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【目的】 ｐチャンネル型のメモリセルを用いて、従来
のｎチャンネル型のＭＯＳメモリセルの電圧印加条件と
反対の電圧印加条件を与えることにより、トンネル酸化
膜の劣化を防止し、微細化が可能な不揮発性半導体記憶
装置を提供する。 【構成】 ｎウェル１の表面にｐ型のソース領域２とド
レイン領域３とが形成され、チャンネル領域８の上方
に、トンネル酸化膜４を介在してフローティングゲート
電極５とコントロールゲート電極７とが形成されてい
る。この構成において、データの書込時に、ドレイン領
域３に負電位が印加され、コントロールゲート電極に正
電位が印加される。これにより、ドレイン領域における
バンド−バンド間トンネル電流誘起ホットエレクトロン
注入電流により、ドレイン領域３からフローティングゲ
ート電極５へ電子が注入される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、より特定的には、ｐチャネル型のメモリセ
ルを用いて、書込および消去などを行なう不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の一種で
あるフラッシュメモリは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）より安価に製造できるため、次世
代を狙うメモリデバイスとして期待されている。
【０００３】このフラッシュメモリを構成するメモリセ
ルは、一般に、ｐ型領域の表面に形成されたｎ型のソー
ス領域およびｎ型のドレイン領域と、このソース領域と
ドレイン領域とに挟まれたチャネル領域の上方にトンネ
ル酸化膜を介在して形成されたフローティングゲート電
極（電荷蓄積電極）と、このフローティングゲート電極
の上方に絶縁膜を介在して形成されたコントロールゲー
ト電極（制御電極）とを有している。
【０００４】各々のメモリセルにおいて、ソース領域に
は、ソース線が接続されている。ドレイン領域には、ビ
ット線が接続されている。フローティングゲート電極は
情報を蓄積する。コントロールゲート電極には、ワード
線が接続されている。
【０００５】ここで、ＮＯＲ型のフラッシュメモリの書
込動作および消去動作について、図３２および図３３を
参照して説明する。まず、書込動作においては、図３２
に示すように、ドレイン領域３３に５Ｖ程度の電圧、コ
ントロールゲート３７に１０Ｖ程度の電圧が印加され
る。また、ソース領域３２と、ｐウェル３１とは、接地
電位（０Ｖ）に保たれる。
【０００６】このとき、メモリトランジスタのチャネル
には、数百μＡの電流が流れる。ソース領域３２からド
レイン領域３３に流れた電子のうち、ドレイン領域３３
近傍で加速された電子は、この近傍で高いエネルギーを
有する電子、いわゆるチャネルホットエレクトロンとな
る。この電子は、コントロールゲート３７に印加された
電圧による電界により、図中矢印Ａに示されるように、
フローティングゲート電極３５に注入される。このよう
にして、フローティングゲート電極３５に電子の蓄積が
行なわれ、メモリトランジスタのしきい値電圧Ｖthがた
とえば８Ｖとなる。この状態が書込状態、“０”と呼ば
れる。
【０００７】次に、消去動作について、図３３を参照し
て説明する。ソース領域３２に、５Ｖ程度の電圧が印加
され、コントロールゲート電極３７に−１０Ｖ程度の電
圧が印加され、ｐ型ウェル３１は接地電位に保持され
る。このとき、ドレイン領域３３は開放状態にされる。
ソース領域３２に印加された電圧による電界により、図
中矢印Ｂに示されるように、フローティングゲート電極
３５中の電子は、薄いトンネル酸化膜３４をＦＮトンネ
ル現象によって通過する。このように、フローティング
ゲート電極３５中の電子が引き抜かれることによって、
メモリトランジスタのしきい値電圧Ｖthがたとえば２Ｖ
となる。この状態が消去状態、“１”と呼ばれる。
【０００８】一方、上述したチャネルホットエレクトロ
ンにより書込を行ない、ＦＮトンネル現象によって消去
を行なういわゆるＮＯＲ型のフラッシュセル以外に、単
一電源化のために、書込および消去時の消費電力を少な
くしたメモリセルが種々開発されている。その１つに、
「IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.29, No.
4, APRIL 1994 」の454 頁から460 頁または「IEICE TR
ANS. ELECTRON., VOL.E77-C, No.8 AUGUST 」の1279頁
から1286頁に記載されているＤＩＮＯＲ（divided bit
line NOR）フラッシュメモリがある。
【０００９】次に、このＤＩＮＯＲ型フラッシュメモリ
の構造およびその動作原理について、図３４ないし図３
６を参照して説明する。まず、このＤＩＮＯＲ型フラッ
シュメモリのメモリセルの構造は、上述したＮＯＲ型の
フラッシュメモリセルと同様に、ｐウェル３１の表面に
ｎ型のソース領域３２およびｎ型のドレイン領域３３が
形成されている。ソース領域３２とドレイン領域３３と
によって挟まれたチャネル領域の上方に、トンネル酸化
膜３４を介在してフローティングゲート電極３５が形成
されている。このフローティングゲート電極３５の上方
には、絶縁膜３６を介在してコントロールゲート電極３
７が形成されている。
【００１０】上記構造よりなるメモリセルは、一般的に
スタックゲート型メモリセルと呼ばれ、ソース領域３２
は、すべてのメモリセルまたは所定の複数のメモリセル
よりなるブロックにおいて電気的に共通に接続されてい
る。コントロールゲート電極３７には、ワード線が接続
されており、ドレイン領域３３には、ビット線に接続さ
れている。このような構成により、所定のワード線と所
定のビット線が選択されることにより、所定のメモリセ
ルが選択されることになる。
【００１１】まず、書込動作について、図３４および図
３６を参照して説明する。書込動作においては、コント
ロールゲート電極３７に−８〜−１１Ｖ程度の負電位が
印加され、ドレイン領域３３に、４〜８Ｖ程度の正電位
が印加される。このとき、ｐウェル３１は接地電位（０
Ｖ）に保たれ、ソース領域３２は開放状態に保たれる。
この状態において、フローティングゲート電極３５と、
ドレイン領域３３とがオーバラップした領域のトンネル
酸化膜３４に強電界が印加される。この強電界の印加に
より、ＦＮトンネル現象を生じ、フローティングゲート
電極３８からトンネル酸化膜３４を介してドレイン領域
３３へ電子が注入される。この書込動作により、メモリ
セルは“Ｌｏｗ Ｖｔ”（Ｖｔｈが低い状態）となる。
【００１２】一方、消去動作においては、コントロール
ゲート３７に、８〜１２Ｖ程度の正電位が印加され、ソ
ース領域３２およびｐウェル３１に、−６〜−１１Ｖ程
度の負電位を与え、ドレイン領域３３を開放状態に維持
する。これにより、メモリセルのチャネル部に電子３８
のチャネル層が形成され、このチャネル層とフローティ
ングゲート電極３５との間のトンネル酸化膜３４に強電
界が印加される。この強電界により、ＦＮトンネル現象
が生じ、チャネル層の電子３８がフローティングゲート
電極３５へ注入される。この消去動作により、メモリセ
ルは、“Ｈｉｇｈ Ｖｔ”（Ｖｔｈが高い状態）とな
る。
【００１３】また、読出動作においては、コントロール
ゲート電極３７に、“Ｈｉｇｈ Ｖｔ”と“Ｌｏｗ Ｖ
ｔ”のほぼ中間となる３〜５Ｖ程度の正電位を印加し、
ソース領域３２とｐウェル３１とを接地状態とし、ドレ
イン領域３３に１〜２Ｖ程度の正電位を印加することに
より、メモリセルトランジスタに電流が流れるかどうか
を確認する。この確認により、メモリセルが“Ｈｉｇｈ
Ｖｔ”か“ＬｏｗＶｔ”かを判定する。
【００１４】なお、図３７は、上述したＤＩＮＯＲ型フ
ラッシュメモリセルの書込特性を表わす図であり、書込
時間が長くなるにつれて、しきい値が正の範囲内におい
て小さくなることがわかる。また、図３８は、上述した
ＤＩＮＯＲ型フラッシュメモリセルの消去特性を表わす
図であり、消去時間が長くなるにつれて、メモリセルの
しきい値が正の範囲において大きくなっていくことがわ
かる。
【００１５】
【発明が解決しようとする課題】以上、従来のＮＯＲ型
およびＤＩＮＯＲ型フラッシュメモリの動作原理につい
て述べたが、上述した従来のＤＩＮＯＲ型フラッシュメ
モリには、次に述べるような問題点がある。
【００１６】すなわち、ＤＩＮＯＲ型フラッシュメモリ
の書込動作においては、図３４および図３６に示すよう
な電位印加条件が用いられている。すなわち、ｐウェル
３１を接地電位、ソース領域３２を開放状態、ドレイン
３３を正電位、コントロールゲート電極３７に負電位を
それぞれ印加して、フローティングゲート電極３５から
ドレイン領域３３に電子３８を引き抜いている。
【００１７】この現象は、たとえば「IEDM Technical D
igest （1990）」の115 頁から118頁に記載または図３
３で説明したＮＯＲ型のフラッシュメモリの消去動作と
同じ現象を用いている。このようにｎ型の不純物拡散層
に電子を引き抜く方法は、たとえば「Symp. VLSI Tec
h., p.81-p.82, 1993 」に記載されている。
【００１８】たとえば上述したＤＩＮＯＲ型フラッシュ
メモリについて考察した場合、図３９に示すように、フ
ローティングゲート電極３５とドレイン領域３２との間
に強電界がかかるため、ドレイン領域３２近傍のｐウェ
ル３１内で、バンド−ハンド間トンネル現象を引き起こ
す。その結果、ドレイン領域３２において電子−正孔対
４０を生成し、ドレインリークを引き起こす。このドレ
インリークは、ＧＩＤＬ（Gate induced drain leakag
e）と呼ばれている。
【００１９】つまり、バンド−バンド間トンネル現象に
よって生成された電子−正孔対４０のうち電子３８は、
正電位を持つドレイン領域３２に引き抜かれる。一方、
正孔３９は、チャネル方向に引っ張られ、ｐウェル３１
へと流れる。このとき正孔３９は、ドレイン領域３２と
ｐウェル３１の間の空乏層電界により加速され高エネル
ギーを得るため（ホットホールと呼ばれる）、正孔３９
の一部は、トンネル酸化膜３４に注入されることにな
る。
【００２０】この正孔３９のトンネル酸化膜３４に与え
る影響は、ＭＯＳＦＥＴのゲート酸化膜信頼性の観点か
ら広く研究が行なわれている。一般に、正孔３９のトン
ネル酸化膜３４に与える影響は、著しいダメージを与え
ることが確認されている。
【００２１】たとえば、「Symp. VLSI Tech., p.43-p.4
4, 1993 」の注意深い研究によれば、ゲート絶縁膜に使
用されるシリコン酸化膜のＴＤＤＢ寿命は、電圧印加時
に通過した正孔の総量と深い相関関係を有している。ま
た、最近は、フラッシュメモリのデータ保持特性の信頼
性の観点から、たとえば「第４２回応用物理学関係連合
講演会講演予稿集No.2 p.656、28-C-10 ”シリコン酸化
膜への正孔注入により誘起されたリーク電流の解析”」
に記載されているように、ゲート酸化膜へのホットホー
ルの注入により、ゲート酸化膜の低電圧でのリーク電流
が増加することが報告されている。
【００２２】以上、述べたように、従来のＤＩＮＯＲ型
フラッシュメモリセルにおける問題点は、書込時に、Ｇ
ＩＤＬを発生しやすい電位印加条件となっている。その
結果、書込時に、トンネル酸化膜にホットホールが注入
され、著しいトンネル酸化膜の劣化を引き起こしてしま
う（文献 K. Tamer San, et al. IEEE ELECTRON DEVICE
S, Vol.42, No.1, JANUARY 1995 p.150 ）。
【００２３】そこで、近年においては、上記のようなホ
ットホールの注入によるトンネル酸化膜の劣化を抑制す
るために、たとえば図４０に示す構造のように、ドレイ
ン領域３３を取囲むように、穏やかなｎ- の不純物分布
をもった電界緩和層４１が形成されるようになってい
る。このように電界緩和層４１を設けることにより、フ
ローティングゲート電極３５からＦＮトンネル現象によ
り電子の引き抜きを行なうドレイン領域３３において、
横方向の電界の緩和を行なうことが可能となる。
【００２４】しかしながら、この電界緩和層４１の形成
は、不純物の拡散層とフローティングゲート電極３５と
の重なり長さＬが長くなるために、実効ゲート長さＬ1
が小さくなるという欠点がある。したがって、メモリセ
ルの実効ゲート長の微細化を進めた場合、この電界緩和
層４１の存在のために、より長い実効ゲート長を有する
メモリセルにおいても、パンチスルーが起きてしまうと
いう問題点があった。
【００２５】したがって、従来のＤＩＮＯＲ型フラッシ
ュメモリのメモリセルにおいては、実効ゲート長さの微
細化を図ることができないため、メモリセルアレイの高
集積化が困難となっている。
【００２６】この発明は、上記問題点を解決するために
なされたもので、メモリセルの微細化を可能にしつつ、
パンチスルー現象の起き難い不揮発性半導体記憶装置を
提供することを目的とする。
【００２７】
【課題を解決するための手段】
（１） 第１の発明 第１の発明に係る不揮発性半導体記憶装置は、ｎ型領域
の表面に形成されたｐ型のソース領域およびｐ型のドレ
イン領域と、上記ソース領域と上記ドレイン領域とに挟
まれたチャネル領域の上方にトンネル酸化膜を介在して
形成された電荷蓄積電極と、上記電荷蓄積電極の上方に
絶縁膜を介在して形成された制御電極とを有する不揮発
性半導体記憶装置であって、上記不揮発性半導体記憶装
置のデータの書込時に、上記ドレイン領域に負電位を印
加するための負電位印加手段と、上記電荷蓄積電極に正
電位を印加するための正電位印加手段とを備え、上記ド
レイン領域におけるバンド−バンド間トンネル電流誘起
ホットエレクトロン注入電流により、上記ドレイン領域
から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２８】（２） 第２の発明 第２の発明に係る不揮発性半導体記憶装置においては、
ｎ型領域の表面に形成されたｐ型のソース領域およびｐ
型のドレイン領域と、上記ソース領域と上記ドレイン領
域とに挟まれたチャネル領域の上方にトンネル酸化膜を
介在して形成された電荷蓄積電極と、上記電荷蓄積電極
の上方に絶縁膜を介在して形成された制御電極とを有す
る不揮発性半導体記憶装置であって、上記不揮発性半導
体記憶装置のデータの書込時に、上記ドレイン領域に負
電位を印加するための負電位印加手段と、上記電荷蓄積
電極に正電位を印加するための正電位印加手段とを備
え、上記電荷蓄積電極と上記ドレイン領域とに挟まれた
領域の上記トンネル酸化膜に強電界を印加してＦＮトン
ネル現象により上記ドレイン領域から上記電荷蓄積電極
へ電子の注入が行なわれる。
【００２９】（３） 第３の発明 第３の発明に係る不揮発性半導体記憶装置においては、
ｎ型領域の表面に形成されたｐ型のソース領域およびｐ
型のドレイン領域と、上記ソース領域と上記ドレイン領
域とに挟まれたチャネル領域の上方にトンネル酸化膜を
介在して形成された電荷蓄積電極と、上記電荷蓄積電極
の上方に絶縁膜を介在して形成された制御電極とを有す
る不揮発性半導体記憶装置であって、上記不揮発性半導
体記憶装置のデータの消去時に、上記制御電極に負電位
を印加するための負電位印加手段と、上記ソース領域お
よび上記ｎ型領域に正電位を印加するための正電位印加
手段とを備え、上記チャネル領域に、正孔のチャネル層
を形成し、上記正孔のチャネル層と上記電荷蓄積電極と
の間に介在する上記トンネル酸化膜に強電界を印加し、
ＦＮトンネル現象により、上記電荷蓄積電極から上記正
孔のチャネル層へ電子の注入を行なっている。
【００３０】（４） 第４の発明 第４の発明に係る不揮発性半導体記憶装置においては、
上記第１または第２の発明において、上記不揮発性半導
体記憶装置のデータの書込時に、上記ソース領域を開放
状態にする開放手段と、上記ｎ型領域を接地状態にする
接地手段とを備えている。
【００３１】（５） 第５の発明 第５の発明に係る不揮発性半導体記憶装置においては、
上記第１または第２の発明において、上記チャネル領域
は、ｐ型の埋込層を含む。
【００３２】（６） 第６の発明 第６の発明に係る不揮発性半導体記憶装置においては、
上記第１または第２の発明において、上記電荷蓄積電極
は、ｎ型のポリシリコンを含む。
【００３３】（７） 第７の発明 第７の発明に係る不揮発性半導体記憶装置においては、
上記第１または第２の発明において、上記電荷蓄積電極
は、ｐ型のポリシリコンを含む。
【００３４】（８） 第８の発明 第８の発明に係る不揮発性半導体記憶装置においては、
上記第１または第２の発明において、上記ソース領域と
上記ドレイン領域とは、上記電荷蓄積電極および上記制
御電極に対して対称構造である。
【００３５】（９） 第９の発明 第９の発明に係る不揮発性半導体記憶装置においては、
上記第１の発明において、上記ドレイン領域の、上記電
荷蓄積電極の下方に位置する領域の不純物濃度および上
記ドレイン領域の、上記電荷蓄積電極の下方に位置する
領域の不純物濃度は、５×１０19ｃｍ-3以下である。
【００３６】（１０） 第１０の発明 第１０の発明に係る不揮発性半導体記憶装置において
は、上記第１の発明において、上記ドレイン領域の、上
記電荷蓄積電極の下方に位置する領域の不純物濃度は、
５×１０19ｃｍ-3の領域を含み、上記ソース領域の、上
記電荷蓄積電極の下方に位置する領域の不純物濃度は、
５×１０19ｃｍ-3以下である。
【００３７】（１１） 第１１の発明 第１１の発明に係る不揮発性半導体記憶装置において
は、上記第１の発明において、上記チャネル領域におい
て、上記ソース領域に接して形成され、上記ソース領域
の不純物濃度よりも低濃度のｐ型不純物を有する第１不
純物領域と、上記ドレイン領域に接して形成され、上記
ドレイン領域の不純物濃度よりも低濃度のｐ型不純物を
有する第２不純物領域とを備えている。
【００３８】（１２） 第１２の発明 第１２の発明に係る不揮発性半導体記憶装置において
は、上記第１の発明において、上記ｎ型領域において、
上記ドレイン領域に接して、上記ドレイン領域を取囲む
ようにして形成されたｎ型の第３不純物領域を備えてい
る。
【００３９】（１３） 第１３の発明 第１３の発明に係る不揮発性半導体記憶装置において
は、上記第１の発明であって、上記トンネル酸化膜の膜
厚は、１５ｎｍ以下である。
【００４０】（１４） 第１４の発明 第１４の発明に係る不揮発性半導体記憶装置において
は、第２の発明であって、上記ｎ型領域において、上記
ドレイン領域を取囲むように形成されたｐ型の第４不純
物領域と、上記ソース領域を取囲むように形成されたｎ
型の第５不純物領域とを備えている。
【００４１】（１５） 第１５の発明 第１５の発明に係る不揮発性半導体記憶装置において
は、第３の発明であって、上記ドレイン領域を開放状態
にする開放手段をさらに備えている。
【００４２】（１６） 第１６の発明 第１６の発明に係る不揮発性半導体記憶装置において
は、上記第１または第２の発明であって、上記制御電極
と上記電荷蓄積電極と上記ソース領域と上記ドレイン領
域とでメモリセルが形成され、上記不揮発性半導体記憶
装置は、上記メモリセルが複数行および複数列に配列さ
れたメモリセルアレイと、上記複数行に対応して上記各
々のメモリセルの制御電極が接続されたワード線と、上
記複数列に対応して上記各々のメモリセルのドレイン領
域が接続されたビット線とを有している。
【００４３】（１７） 第１７の発明 第１７の発明に係る不揮発性半導体記憶装置において
は、上記第１６の発明において、上記メモリセルの動作
制御を行なう周辺回路が形成される周辺回路領域をさら
に備え、上記周辺回路領域はｐチャネル型ＭＯＳトラン
ジスタを有し、上記メモリセルの上記ソース領域と上記
ドレイン領域とが、上記ｐチャネル型ＭＯＳトランジス
タを構成するソース領域およびドレイン領域と同一の構
造を有する。
【００４４】（１８） 第１８の発明 第１８の発明に係る不揮発性半導体記憶装置において
は、第１６の発明であって、上記ビット線は、主ビット
線と副ビット線とを含み、上記複数のメモリセルは、各
々が複数行および複数列に配列された複数のメモリセル
を含む複数のセクタに分割され、上記複数のセクタに対
応して設けられ、各々が対応するセクタ内の複数列に対
応する複数の上記副ビット線を含む副ビット線群と、上
記複数の副ビット線群を選択的に上記複数の主ビット線
に接続する選択トランジスタを備え、上記選択トランジ
スタは、ｐチャネル型トランジスタである。
【００４５】（１９） 第１９の発明 第１９の発明に係る不揮発性半導体記憶装置において
は、第１６の発明であって、上記副ビット線は金属配線
材料である。
【００４６】（２０） 第２０の発明 第２０の発明に係る不揮発性半導体記憶装置において
は、第１６の発明であって、上記負電圧印加手段は、上
記不揮発性半導体記憶装置の書込時に、Ｖｄ−Ｉｄ特性
において（Ｖｄ：ドレイン電圧，Ｉｄ：ドレイン電
流）、Ｖｄの絶対値を増加させたときに、［（ｌｏｇＩ
ｄ）／Ｖｄ］″の値が０となるＶｄの値Ｖｄ1を求め、
Ｖｄの絶対値がＶｄ1 の値より小さい負電位を前記ドレ
イン領域に印加して、選択されるメモリセルおよびこの
選択されるメモリセルと同一のビット線に接続された選
択されないメモリセルにおいて、なだれ破壊が起きない
ようにする。
【００４７】（２１） 第２１の発明 第２１の発明に係る不揮発性半導体記憶装置において
は、第１６の発明であって、上記メモリセルは、上記メ
モリセルの紫外線消去の後、上記メモリセルの読出電圧
よりも低いしきい値電圧を有している。
【００４８】（２２） 第２２の発明 第２２の発明に係る不揮発性半導体記憶装置において
は、第１６の発明であって、上記メモリセルは、上記メ
モリセルの紫外線消去の後、上記メモリセルの読出電圧
よりも高いしきい値電圧を有している。
【００４９】（２３） 第２３の発明 第２３の発明に係る不揮発性半導体記憶装置において
は、ｎ型領域の表面に形成されたｐ型のソース領域およ
びｐ型のドレイン領域と、上記ソース領域と上記ドレイ
ン領域とに挟まれたチャネル領域の上方にトンネル酸化
膜を介在して形成された電荷蓄積電極と、上記電荷蓄積
電極の上方に絶縁膜を介在して形成された制御電極とを
有するメモリセルと、上記メモリセルが複数行および複
数列に配列されたメモリセルアレイと、上記複数行に対
応して、上記各々のメモリセルの制御電極が接続された
ワード線と、上記複数列に対応して上記各々のメモリセ
ルのドレイン領域が接続されたビット線と、上記各々の
メモリセルのソース領域が接続されたソース線とを有
し、上記所定のメモリセルの読出時に、選択されない上
記ビット線と、選択されない上記ワード線と、上記ソー
ス線と、上記ｎ型領域とに第１の電位を印加するための
第１電位印加手段と、選択される上記ビット線に、上記
第１の電位よりも１〜２Ｖ低い電位を印加するための第
２電位印加手段と、選択される上記ワード線に第２の電
位を印加するための第３電位印加手段とを有している。
【００５０】（２４） 第２４の発明 第２４の発明に係る不揮発性半導体記憶装置において
は、ｎ型領域の表面に形成されたｐ型のソース領域およ
びｐ型のドレイン領域と、上記ソース領域と上記ドレイ
ン領域とに挟まれたチャネル領域の上方にトンネル酸化
膜を介在して形成された電荷蓄積電極と、上記電荷蓄積
電極の上方に絶縁膜を介在して形成された制御電極とを
有するメモリセルと、上記メモリセルが複数行および複
数列に配列されたメモリセルアレイと、上記複数列に対
応して設けられた複数の主ビット線と、上記複数のメモ
リセルに共通に設けられたソース線とを備え、上記複数
のメモリセルは、各々が複数行および複数列に配列され
た複数のメモリセルを含む複数のセクタに分割され、上
記複数のセクタに対応して設けられ、各々が対応するセ
クタ内の複数列に対応する複数の副ビット線を含む複数
の副ビット線群と、上記複数の副ビット線群を選択的に
上記複数の主ビット線に接続するセレクトゲートトラン
ジスタとをさらに備え、上記所定のメモリセルの読出時
に、選択されない上記主ビット線と、選択されない上記
セレクトゲートトランジスタと、上記ソース線と、上記
ｎ型領域に第１の電位を印加するための第１電位印加手
段と、選択される上記主ビット線と、選択される上記副
ビット線とに第１の電位よりも１〜２Ｖ低い電位を印加
するための第２電位印加手段と、選択されない副ビット
線を開放状態にする開放手段と、選択される上記セレク
トゲートトランジスタに第２の電位を印加する第３電位
印加手段とを有している。
【００５１】（２５） 第２５の発明 第２５の発明に係る不揮発性半導体記憶装置において
は、第２３または第２４の発明であって、上記第１の電
位は正の値の外部電源電位であり、上記第２の電位は接
地電位である。
【００５２】（２６） 第２６の発明 第２６の発明に係る不揮発性半導体記憶装置において
は、第２３または第２４の発明であって、上記第１の電
位は接地電位であり、上記第２の電位は負の値の外部電
源電位である。
【００５３】（２７） 第２７の発明 第２７の発明に係る不揮発性半導体記憶装置において
は、第１６の発明であって、上記不揮発性半導体記憶装
置の書込時における最大消費電流が１メモリセル当り１
μＡ以下となるように、上記負電位印加手段および正電
位印加手段を用いて、上記ドレイン領域および上記電荷
蓄積電極に、負電位および正電位を印加している。
【００５４】
【作用】第１、第４〜第１３、第１６〜第２２の発明に
係る不揮発性半導体記憶装置においては、ｐチャネル型
のフラッシュメモリを用いて、このフラッシュメモリの
データの書込時に、ドレイン領域に負電位、電荷蓄積電
極に正電位が印加される。
【００５５】これにより、ドレイン領域においてバンド
−バンド間トンネル電流が発生し、電子−正孔対が生成
される。そのうち電子は横方向の電界によりチャネル方
向に加速され、高エネルギーを有するホットエレクトロ
ンとなる。このとき、制御電極に正電位が印加されてい
るため、このホットエレクトロンは容易にトンネル酸化
膜に注入され、電荷蓄積電極まで達することができる。
このように、バンド−バンド間トンネル電流誘起ホット
エレクトロン注入により、電荷蓄積電極への電子の注入
が行なわれる。
【００５６】次に、第２、第４〜第８、第１４、第１６
〜第２０の発明に係る不揮発性半導体記憶装置において
は、上述した発明と同様に、ｐチャネル型のフラッシュ
メモリを用いて、このフラッシュメモリのデータの書込
時に、ドレイン領域に負電圧、電荷蓄積電極に正電位が
印加されている。
【００５７】これにより、電荷蓄積電極とドレイン領域
との重なり領域上のトンネル酸化膜に強電界が印加され
る。その強電界により、ＦＮトンネル現象が生じ、ドレ
イン領域からトンネル酸化膜を介して電荷蓄積電極へ電
子を注入することが可能となる。
【００５８】次に、第３、第１５、第１６〜第１９の発
明に係る不揮発性半導体記憶装置においては、ｐチャネ
ル型のフラッシュメモリを用いて、このフラッシュメモ
リのデータの消去時に、制御電極に負電位を印加し、ソ
ース領域およびｎ型領域に正電位を印加している。
【００５９】これにより、チャネル領域に正孔のチャネ
ル層が形成され、この正孔のチャネル層と電荷蓄積電極
との間に介在するトンネル酸化膜に強電界が印加され
る。そのため、このトンネル酸化膜において、ＦＮトン
ネル現象が生じ、電荷蓄積電極から正孔のチャネル層へ
電子の注入を行なうことができる。
【００６０】次に、第２３、第２５、第２６の発明に係
る不揮発性半導体記憶装置においては、ｐチャネル型の
いわゆるＮＯＲ型のフラッシュメモリを用いて、このフ
ラッシュメモリのデータの読出時に、選択されないビッ
ト線と、選択されないワード線と、ソース線と、ｎ型領
域に第１の電位を印加し、選択されるビット線に、第１
の電位よりも１〜２Ｖ低い電位を印加し、選択されるワ
ード線に第２の電位を印加している。
【００６１】このようにして、第１および第２の電位の
２種類の電位を印加するのみでフラッシュメモリの読出
動作を行なうことが可能となる。
【００６２】次に、第２４、第２５、第２６の発明に係
る不揮発性半導体記憶装置においては、ｐチャネル型の
いわゆるＤＩＮＯＲ型のフラッシュメモリを用いて、こ
のフラッシュメモリのデータの読出時に、選択されない
主ビット線と、選択されないセレクトゲートトランジス
タと、ソース線とｎ型領域に第１の電位を印加し、選択
される主ビット線と選択される副ビット線とに第１の電
位よりも１〜２Ｖ低い電位を印加し、選択されない副ビ
ット線を開放状態とし、選択されるセレクトゲートトラ
ンジスタに第２の電位を印加している。
【００６３】これにより、ｐチャネル型のＤＩＮＯＲ型
フラッシュメモリの読出時において、２つの電位を用い
ることにより、データの読出を行なうことが可能とな
る。
【００６４】次に、第４の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、不
揮発性半導体記憶装置のデータの書込時において、さら
にソース領域を開放状態にする開放手段と、ｎ型領域を
接地状態にする接地手段とを備えている。
【００６５】これにより、データの書込時において、不
揮発性半導体記憶装置の動作を安定して行なうことが可
能となる。
【００６６】次に、第５の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、チ
ャネル領域にｐ型の埋込層を有している。
【００６７】このように、ｐ型の埋込層を設けることに
より、ｎ型領域とトンネル酸化膜との界面でのホールの
散乱によるホールの移動度の低下を解消することができ
る。
【００６８】次に、第６の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明において、電
荷蓄積電極がｎ型のポリシリコンである。
【００６９】このように、電荷蓄積電極をｎ型のポリシ
リコンとすることにより、ドレイン領域における表面横
方向電界が高くなり、ドレイン領域におけるバンド−バ
ンド間トンネル電流の発生が増大し、かつ加速電界が増
大する。そのため、ドレイン領域において、電子が得る
エネルギーが高くなり、書込効率を向上させることがで
きる。
【００７０】次に、第７の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、電
荷蓄積電極がｐ型のポリシリコンである。
【００７１】このように、電荷蓄積電極をｐ型のポリシ
リコンとすることにより、ドレイン領域における表面横
方向電界が高くなり、バンド−バンド間トンネル電流の
発生量が増大する。そのため、ドレイン領域における加
速電界が増大するため、電子が得るエネルギーが高くな
り、書込効率が向上する。
【００７２】次に、第８の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、ソ
ース領域とドレイン領域とは、電荷蓄積電極および制御
電極に対し対称構造となっている。
【００７３】このように対称構造とすることにより、ソ
ース領域およびドレイン領域の形成時におけるイオン注
入時におけるマスクを削減でき、マスク枚数の減少およ
び製造工程数の削減によるコスト低減が可能となる。
【００７４】次に、第９の発明に係る不揮発性半導体記
憶装置においては、第１の発明であって、電荷蓄積電極
の下方に位置するドレイン領域およびソース領域の不純
物濃度は、５×１０19ｃｍ-3以下である。
【００７５】これにより、バンド−バンド間トンネル電
流誘起ホットエレクトロン注入電流を用いて書込を行な
う不揮発性半導体記憶装置において、実効ゲート長さが
長く、かつ微細化すなわち高集積化が可能なメモリセル
を得ることが可能となる。
【００７６】次に、第１０の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、電荷蓄積電
極の下方に位置するドレイン領域の不純物濃度は、５×
１０ 19ｃｍ-3の領域を含み、電荷蓄積電極の下方に位置
するソース領域の不純物濃度は、５×１０19ｃｍ-3以下
である。
【００７７】この構造を用いることにより、ドレイン領
域でのバンド−バンド間トンネル電流の発生量を大きく
することができる。その結果、書込速度の向上および書
込時のドレイン電圧と制御電極電圧の低電圧化が可能と
なる。
【００７８】次に、第１１の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、ソース領域
に接する第１不純物領域と、ドレイン領域に接する第２
不純物領域とを備えている。
【００７９】この構造により、いわゆるＬＤＤ構造が実
現し、実効ゲート長さが長く、微細化すなわち高集積化
が可能なメモリセルを得ることが可能となる。
【００８０】次に、第１２の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、ドレイン領
域を取囲むように第３不純物領域が形成されている。
【００８１】これにより、ドレイン空乏層における横方
向電界が増大し、効率よく電子を高エネルギー化するこ
とができる。
【００８２】次に、第１３の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、トンネル酸
化膜の膜厚を１５μｍ以下としている。
【００８３】これにより、たとえば比較的低電圧で、ト
ンネル酸化膜に高電界が印加されるため、バンド−バン
ド間トンネル電流を効果的に発生させることができる。
【００８４】次に、第１４の発明に係る不揮発性半導体
記憶装置においては、第２の発明であって、ドレイン領
域を取囲む第４不純物領域と、ソース領域を取囲む第５
不純物領域とが形成されている。
【００８５】この構造により、ソース領域に形成された
第５不純物領域により、メモリセルのパンチスルー耐性
を向上させることができる。また、ドレイン領域に形成
された第４不純物領域により、ドレイン領域とｎ型領域
との間の耐圧を向上させることが可能となる。
【００８６】次に、第１５の発明に係る不揮発性半導体
記憶装置においては、第３の発明であって、消去時に、
ドレイン領域を開放状態にする開放手段を備えている。
【００８７】これにより、不揮発性半導体記憶装置の消
去動作を安定して行なうことが可能となる。
【００８８】次に、第１６の発明に係る不揮発性半導体
記憶装置においては、第１、第２、第３の発明であっ
て、制御電極と電荷蓄積電極とソース領域とドレイン領
域とによりメモリセルが形成され、このメモリセルが複
数行および複数列に配列されたメモリセルアレイと、メ
モリセルの制御電極が接続されたワード線と、メモリセ
ルのドレイン領域が接続されたビット線とを有してい
る。
【００８９】したがって、ｐチャネル型のメモリセルか
らなるたとえばＮＯＲ型のフラッシュメモリや、ＤＩＮ
ＯＲ型のフラッシュメモリを構成することが可能とな
る。
【００９０】次に、第１７の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、メモリセ
ルのソース領域とドレイン領域とが、周辺回路領域に形
成されるｐチャネル型ＭＯＳトランジスタのソース領域
およびドレイン領域と同一の構造を有している。
【００９１】上述した構造を用いることにより、メモリ
セルと、周辺回路領域に形成されるトランジスタとのソ
ース領域およびドレイン領域のイオン注入のためのマス
クを削減することができる。
【００９２】次に、第１８の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、いわゆる
主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発
性半導体記憶装置において、選択トランジスタにｐチャ
ネル型トランジスタを用いている。
【００９３】この構造により、選択トランジスタをメモ
リセルと同一のウェル内に形成することが可能となる。
【００９４】次に、第１９の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、いわゆる
主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発
性半導体記憶装置において、副ビット線が、金属配線材
から形成されている。
【００９５】この構造により、従来のポリシリコン材料
による副ビット線に比べ、ドレイン領域とのコンタクト
抵抗を低くすることができる。また、金属配線材料を用
いることにより、配線抵抗が極めて低くなり、副ビット
線による寄生抵抗効果を抑えることができる。
【００９６】次に、第２０の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、不揮発性
半導体記憶装置の書込時において、Ｖｄ−Ｉｄ特性にお
いて（Ｖｄ：ドレイン電圧，Ｉｄ：ドレイン電流）、Ｖ
ｄの絶対値を増加させたときに、［（ｌｏｇＩｄ）／Ｖ
ｄ］″の値が０となるＶｄの値Ｖｄ1 を求め、Ｖｄの絶
対値がＶｄ1 の値より小さい負電位を前記ドレイン領域
に印加して、選択されるメモリセルと、選択されないメ
モリセルにおいて、なだれ破壊が起きないようにしてい
る。
【００９７】これにより、たとえば、なだれ破壊が起き
るような負電位を印加した場合のような選択されないメ
モリセルにおける消費電流が大きく増大し、メモリセル
の消費電力の増大を招くことや、書込電圧を、不揮発性
半導体記憶装置内の昇圧回路を用いて生成している場合
において、電流供給能力に制限があるため、並列に書込
可能なメモリセルの数が減少し、結果的に１メモリセル
当りの書込速度の低下を回避することが可能となる。
【００９８】次に、第２１の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、メモリセ
ルの紫外線消去の後、メモリセルの読出電圧よりも低い
しきい値電圧を有している。
【００９９】これにより、たとえば読出電圧よりしきい
値電圧が高い場合と比べ、消去状態のメモリセルのしき
い値と紫外線照射後のしきい値電圧との差が大きくな
る。このとき、書込時におけるドレインディスターブに
対する耐性が高まり、メモリセルの信頼性を向上させる
ことが可能となる。
【０１００】次に、第２２の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、メモリセ
ルの紫外線消去の後、メモリセルの読出電圧よりも高い
しきい値電圧を有している。
【０１０１】これにより、読出時におけるディスターブ
に対する耐性が高まり、メモリセルの信頼性を向上させ
ることが可能となる。
【０１０２】次に、第２３の発明に係る不揮発性半導体
記憶装置においては、ｐチャネル型のＮＯＲ型のフラッ
シュメモリを用い、このＮＯＲ型のフラッシュメモリの
データの読出時に、選択されないビット線と、選択され
ないワード線と、ソース線とｎ型領域とに第１の電位を
印加し、選択されるビット線に第１の電位よりも１〜２
Ｖ低い電位を印加し、選択されるワード線に第２の電位
を印加している。
【０１０３】これにより、第１および第２の２種類の電
位を用いることにより、ｐチャネル型のいわゆるＮＯＲ
型のフラッシュメモリの読出動作を行なうことが可能と
なる。
【０１０４】次に、第２４の発明に係る不揮発性半導体
記憶装置においては、ｐチャネル型のＤＩＮＯＲ型のフ
ラッシュメモリを用い、このＤＩＮＯＲ型のフラッシュ
メモリのデータの読出時に、選択されない主ビット線
と、選択されないセレクトゲートトランジスタと、ソー
ス線とｎ型領域に第１の電位を印加し、選択される主ビ
ット線と選択される副ビット線とに、第１の電位よりも
１〜２Ｖ低い電位を印加し、選択されない副ビット線を
開放状態にし、選択されるセレクトゲートトランジスタ
に第２の電位を印加している。
【０１０５】これにより、ｐチャネル型のいわゆるＤＩ
ＮＯＲ型フラッシュメモリの読出時において、２種類の
電位を用いることにより、読出動作を行なうことが可能
となる。
【０１０６】次に、第２５の発明に係る不揮発性半導体
記憶装置においては、第２３または第２４の発明であっ
て、第１の電位は正の値の外部電源電位であり、第２の
電位は接地電位である。
【０１０７】これにより、メモリセル内においては、正
の値を外部電源電位のみを用いることにより、ｐチャネ
ル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行な
うことが可能となる。
【０１０８】次に、第２６の発明に係る不揮発性半導体
記憶装置においては、第２３または第２４の発明であっ
て、第１の電位は接地電位であり、第２の電位は負の値
の外部電源電位である。
【０１０９】これにより、メモリセル内においては、負
の値の外部電源電位の１つの電位を用いることによりｐ
チャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作
を行なうことが可能となる。
【０１１０】次に、第２７の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、書込時に
おける最大消費電流であるドレイン電流が、１μＡ以下
となるように書込電圧印加条件が設定されている。
【０１１１】これにより、たとえば最低１０００個以上
のメモリセルを同時に並列に書込が可能となり、メモリ
セル当りの実効書込速度の高速化を実現することができ
る。
【０１１２】
【実施例】
（第１実施例）以下、この発明に基づいた第１の実施例
について、図を参照しながら説明する。まず、この第１
の実施例における不揮発性半導体記憶装置の構造につい
て、図１を参照して説明する。
【０１１３】この実施例における不揮発性半導体記憶装
置の構造は、ｎ型ウェル１の表面に、ｐ型のソース領域
２およびｐ型のドレイン領域３が形成されている。な
お、図１において、ソース領域２およびドレイン領域３
とｎウェル１との境界に、それぞれｐｎ接合２ａ，３ａ
が形成されている。
【０１１４】ソース領域２とドレイン領域３との間に挟
まれたチャネル領域８の上方には、トンネル酸化膜４を
介在して、フローティングゲート電極５が形成されてい
る。このフローティングゲート電極５の上方には、絶縁
膜６を介在してコントロールゲート電極７が形成されて
いる。なお、絶縁膜６は、一般的には、酸化膜、窒化膜
および酸化膜からなる３層の積層膜が用いられている。
【０１１５】上記構造よりなる不揮発性半導体記憶装置
の書込、消去および読出動作について説明する。
【０１１６】まず書込時においては、図１および図４を
参照して、コントロールゲート電極７に４〜１１Ｖ程度
の正電位を印加し、ドレイン領域３に−３〜−１０Ｖ程
度の負電位を印加し、ソース領域２を開放状態にし、ｎ
ウェル１を接地電位とする。すなわち、従来のｎチャネ
ル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシ
ュメモリセルの書込時と逆の極性の電位配置で電位を印
加する。
【０１１７】このときの、図１のＡで示す領域における
書込動作の模式図を図２に示す。ドレイン領域３におい
て、バンド−バンド間トンネル電流が発生し、電子−正
孔対９が生成される。そのうち電子９ａは、横方向電界
により、チャネル８方向に加速され、高エネルギーを有
するホットエレクトロンになる。このとき、コントロー
ルゲート７には正電位が印加されているため、このホッ
トエレクトロン９ａは容易にトンネル酸化膜４に注入さ
れ、フローティングゲート電極５に達することができ
る。この、バンド−バンド間トンネル電流誘起ホットエ
レクトロン注入により、フローティングゲート電極５へ
の電子の注入を行ない、本実施例におけるメモリセルの
書込動作を行なっている。
【０１１８】この書込動作により、メモリセルは、“Ｌ
ｏｗ Ｖｔ”（Ｖｔｈが低い状態。ただし、ｐチャネル
型トランジスタのため、負の符号で絶対値が小とな
る。）となる。
【０１１９】次に、消去動作について、図３および図４
を参照して説明する。消去動作においては、コントロー
ルゲート電極７に−５〜−１２Ｖ程度の負電位を印加
し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の
正電位を印加し、ドレイン領域を開放状態とする。つま
り、ｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯ
Ｒ型フラッシュメモリセルの消去時と逆の極性の電位配
置により、チャネル部８に正孔のチャネル層を形成す
る。上述した電位配置により、チャネル層とフローティ
ングゲート電極５との間のトンネル酸化膜４に強電界が
印加され、ＦＮトンネル現象により、フローティングゲ
ート電極５から正孔のチャネル層へ電子が引き抜かれ
る。この消去動作により、メモリセルは、“Ｈｉｇｈ
Ｖｔ”（Ｖｔｈが高い状態：ただし、ｐチャネル型トラ
ンジスタのため、負の符号で絶対値大となる。）とな
る。
【０１２０】さらに、読出動作においては、図４に示す
ように、コントロールゲート電極７に、“Ｈｉｇｈ Ｖ
ｔ”と“Ｌｏｗ Ｖｔ”のほぼ中間となる−１．５〜−
５Ｖ程度の負電位を印加し、ソース領域２およびｎウェ
ル１を接地電位とし、ドレイン領域３に−０．１〜−２
Ｖ程度の負電位を印加する。
【０１２１】この電位配置により、不揮発性半導体記憶
装置に電流が流れるかどうかで、この不揮発性半導体記
憶装置が“Ｌｏｗ Ｖｔ”かを判定する。
【０１２２】ここで、図５および図６は、この実施例に
おける不揮発性半導体記憶装置の書込特性および消去特
性を示す図である。
【０１２３】従来技術における図３５および図３６で示
した書込特性および消去特性と比較した場合、本実施例
における書込特性においては、しきい値がともに負の値
となっていることがわかる。
【０１２４】このように、本実施例における不揮発性半
導体記憶装置においては、ｐチャネル型のＭＯＳトラン
ジスタで形成し、図４に示すような電位条件により行な
うため、書込時においては、ドレイン領域３近傍におい
てバンド−バンド間トンネル電流により発生する電子−
正孔対９のうち、正孔９ｂはドレイン領域３へと引っ張
られ、さらに、ドレイン領域３においては、正孔の濃度
が高いために従来のように、散乱を起こしエネルギーが
奪われ、高エネルギーを有するホットホールとなること
がない。また、仮にホットホールが存在した場合におい
ても、フローティングゲート５は正電位になっているた
め、ホットホールが注入されることはあり得ない。
【０１２５】したがって、トンネル酸化膜４へのホット
ホール注入を起こすことがなく、従来のｎチャネルのＭ
ＯＳ型メモリセルで大きな問題となっていた、トンネル
酸化膜へのホットホール注入によるトンネル酸化膜の著
しい劣化を防ぐことが可能となる。
【０１２６】また、ホットホールのトンネル酸化膜への
注入が起きないため、従来のｎチャネルのＭＯＳ型メモ
リセルにおいて、実効ゲート長さの確保についても、従
来のような電界緩和層の形成が不要であるために、従来
のｎチャネルのＭＯＳ型メモリセルの構造に比べ、より
微細化が可能となり、すなわち高集積化が可能となる。
【０１２７】ここで、図７を参照して、図１に示す構造
において、フローティングゲート電極５とコントロール
ゲート電極７とを接続した場合のＩｄ−ＶｄおよびＩｇ
−Ｖｄ特性を説明する。なお、Ｉｄはバンド−バンド間
トンネル現象で発生した電流の値であり、Ｉｇはバンド
−バンド間トンネル電流誘起ホットエレクトロンにより
トンネル酸化膜４への注入電流の値である。Ｖｇはコン
トロールゲート電極７の電圧である。
【０１２８】注入効率Ｉｇ／Ｉｄを、実際の使用条件に
近い電位印加条件として、Ｖｄ＝−６Ｖ、Ｖｇ＝６Ｖの
条件において考察すれば、図７に示すように、注入効率
は、約１０-2の高い効率を得られていることがわかる。
【０１２９】従来のｎチャネルＭＯＳ型メモリセルのフ
ローティングゲート電極からドレイン領域へのＦＮトン
ネル電流による電子の引き抜きにより書込動作を行なっ
た場合、ＦＮトンネルによるゲート電流Ｉｇと、バンド
−バンド間トンネル現象によるリーク電流Ｉｄの比率Ｉ
ｇ／Ｉｄに比べ、本実施例における書込方式によれば、
Ｉｇ／Ｉｄは１桁から２桁効率が良い。
【０１３０】このように、注入効率Ｉｇ／Ｉｄが、従来
のメモリセルに比べ高いことが、従来の書込方式と同一
の速度での書込を、低消費電流で実現することを可能と
している。また、従来と同一消費電流で書込を行なう場
合、高速で書込を実現することができることを意味す
る。
【０１３１】以上のように、本実施例における不揮発性
半導体記憶装置の書込方式によれば、従来のｎチャネル
のＭＯＳ型メモリセルにおけるフローティングゲート電
極からドレイン領域へのＦＮトンネル電流による電子の
引き抜きを書込または消去動作に用いるものに比べて、
トンネル酸化膜の劣化の防止、実効ゲート長さの有効利
用といった有意性のみならず、低消費電流化および高速
書込が実現することが可能となる（参考文献：S. Hadda
d et. al., IEEE ELECTRON DEVICE LETTERS, Vol. No.1
1, NOVEMBER, P514, 1990 ）。
【０１３２】また、図１に示すように、ソース領域２お
よびドレイン領域３がフローティングゲート電極５およ
びコントロールゲート電極７に対して対称構造となって
いるため、ソース領域２およびドレイン領域３の形成時
において、不純物注入の打ち分けを行なうことなく形成
することができる。その結果、従来のＤＩＮＯＲ型フラ
ッシュメモリセルや、ＮＯＲ型フラッシュメモリセルの
ように、ソース領域とドレイン領域とが非対称構造のも
のに対して、マスクを削減でき、マスク枚数の減少およ
び製造工程数削減による不揮発性半導体記憶装置のコス
トの低減が可能となる。
【０１３３】（第２実施例）次に、この発明に基づいた
不揮発性半導体記憶装置の第２の実施例について、説明
する。
【０１３４】この第２の実施例における不揮発性半導体
記憶装置は、上述した第１の実施例におけるメモリセル
を用いて、ｐチャネルのＭＯＳ型メモリセルを用いたＤ
ＩＮＯＲ型フラッシュメモリを実現させたものである。
【０１３５】このＤＩＮＯＲ型フラッシュメモリに含ま
れるメモリセルマトリックスは、以下に説明するように
複数のセクタに分割されている。表１〜表３には、選択
されたセクタ内のメモリセル（メモリトランジスタ）お
よび非選択のセクタ内のメモリセル（メモリトランジス
タ）への電圧印加条件が示される。表１ないし表３にお
いて、Ｖｄはドレイン電圧、Ｖｇはコントロールゲート
電極電圧、Ｖｓはソース領域電圧、Ｖｂｂはｎウェル電
圧を示す。表１〜表３にある電圧条件は、一実施例とし
て示しており、セクタ数、メモリ数などは、簡単のた
め、少ない数での例を示している。
【０１３６】
【表１】
【０１３７】
【表２】
【０１３８】
【表３】
【０１３９】（ａ） 不揮発性半導体記憶装置の全体の
構成 図８は、この実施例における不揮発性半導体記憶装置の
全体の構成を示すブロック図である。
【０１４０】メモリセルマトリックス７０はセクタＳＥ
１、ＳＥ２に分割されている。メモリセルマトリックス
７０は、セクタＳＥ１、ＳＥ２にそれぞれ対応するセレ
クトゲートＳＧ１、ＳＧ２を含む。メモリセルマトリッ
クス７０は、ｎウェル領域７１内に形成される。
【０１４１】メモリセルマトリックス７２は２つの主ビ
ット線ＭＢ０、ＭＢ１が配列される。主ビット線ＭＢ
０、ＭＢ１はそれぞれＹゲート７２内のＹゲートトラン
ジスタＹＧ０、ＹＧ１を介してセンスアンプ５２および
書込回路５３に接続される。
【０１４２】主ビット線ＭＢ０に対応して２つの副ビッ
ト線ＳＢ０１、ＳＢ０２が設けられ、主ビット線ＭＢ１
に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設け
られる。
【０１４３】副ビット線ＳＢ０１、ＳＢ１１に交差する
ようにワード線ＷＬ０、ＷＬ１が配列され、副ビット線
ＳＢ０２、ＳＢ１２に交差するようにワード線ＷＬ２、
ＷＬ３が配列される。ここで副ビット線の材料をＡｌ，
タングステンなどの高融点金属材料、高融点金属材料の
シリサイド材料などの金属材料配線構造を用いることに
より、ポリシリコンからなる配線材料に比べｐ+ 拡散層
とのコンタクト抵抗を十分低くすることができる。ま
た、配線抵抗が小さいことから、副ビット線による寄生
抵抗効果を抑えることもできる。
【０１４４】副ビット線ＳＢ０１、ＳＢ０２、ＳＢ１
１、ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそ
れぞれメモリセル（メモリトランジスタ）Ｍ００〜Ｍ０
３、Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００、
Ｍ０１、Ｍ１０、Ｍ１１はセクタＳ１に含まれ、メモリ
セルＭ０２、Ｍ０３、Ｍ１２、Ｍ１３はセクタＳＥ２に
含まれる。
【０１４５】各メモリセルのドレイン領域は対応する副
ビット線に接続され、コントロールゲート電極は対応す
るワード線に接続され、ソース領域はソース線ＳＬに接
続される。
【０１４６】セレクトゲートＳＧ１はセレクトゲートト
ランジスタＳＧ０１、ＳＧ１１を含み、セレクトゲート
ＳＧ２はセレクトゲートトランジスタＳＧ０２、ＳＧ１
２を含む。副ビット線ＳＢ０１、ＳＢ０２はそれぞれセ
レクトゲートトランジスタＳＧ０１、ＳＧ０２を介して
主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１、Ｓ
Ｂ１２はそれぞれセレクトゲートトランジスタＳＧ１
１、ＳＧ１２を介して主ビット線ＭＢ１に接続される。
【０１４７】アドレスバッファ５８は、外部から与えら
れるアドレス信号を受け、Ｘアドレス信号をＸデコーダ
５９に与え、Ｙアドレス信号をＹデコーダ５７に与え
る。Ｘデコーダ５９は、Ｘアドレス信号に対応して複数
のワード線ＷＬ０〜ＷＬ３のうちいずれかを選択する。
Ｙデコーダ５７は、Ｙアドレス信号に応答して複数の主
ビット線ＭＢ０、ＭＢ１のいずれかを選択する選択信号
を発生する。
【０１４８】Ｙゲート７２内のＹゲートトランジスタ
は、それぞれ選択信号に応答して主ビット線ＭＢ０、Ｍ
Ｂ１をセンスアンプ５２および書込回路５３に接続す
る。
【０１４９】読出時には、センスアンプ５２が、主ビッ
ト線ＭＢ０または主ビット線ＭＢ１上に読出されたデー
タを検知し、データ入出力バッファ５１を介して外部に
出力する。
【０１５０】書込時には、外部から与えられるデータが
データ入出力バッファ５１を介して書込回路５３に与え
られ、書込回路５３はそのデータに従って主ビット線Ｍ
Ｂ０、ＭＢ１にプログラム電圧を与える。
【０１５１】負電圧発生回路５４，５５は外部から電源
電圧Ｖｃｃ（たとえば５Ｖ）を受け負電圧を発生する。
高電圧発生回路５６は外部から電源電圧Ｖｃｃを受け、
高電圧を発生する。ベリファイ電圧発生回路６０は、外
部から与えられる電源電圧Ｖｃｃを受け、ベリファイ時
に、選択されたワード線に所定のベリファイ電圧を与え
る。ウェル電位発生回路６１は、消去時に、ｎウェル領
域７１に正電圧を印加する。ソース制御回路６２は、消
去時に、ソース線ＳＬに高電圧を与える。セレクトゲー
トデコーダ６３は、アドレスバッファ５３からのアドレ
ス信号の一部に応答して、セレクトゲートＳＧ１、ＳＧ
２を選択的に活性化する。
【０１５２】書込／消去制御回路５０は、外部から与え
られる制御信号に応答して、各回路の動作を制御する。
【０１５３】（ｂ） 不揮発性半導体記憶装置の動作 次に、不揮発性半導体記憶装置のセクタ消去動作、書込
動作および読出動作を表１〜表３を参照しながら説明す
る。
【０１５４】（ｉ） セクタ消去動作 ここでは、セクタＳＥ１を一括消去するものと仮定す
る。まず、書込／消去制御回路５０にセクタ一括消去動
作を指定する制御信号が与えられる。それにより、負電
圧発生回路５５および高電圧発生回路５６が活性化され
る。
【０１５５】負電圧発生回路５５はＸデコーダ５９に負
電圧（−１０Ｖ）を与える。Ｘデコーダ５９は、セクタ
ＳＥ１のワード線ＷＬ０、ＷＬ１に負電圧（−１０Ｖ）
を印加し、セクタＳＥ２のワード線ＷＬ２、ＷＬ３に０
Ｖを印加する。高電圧発生回路５６はＹデコーダ５７お
よびウェル電位発生回路６１に高電圧を与える。Ｙデコ
ーダ５７は、Ｙゲート７２内のＹゲートトランジスタＹ
Ｇ０、ＹＧ１に高電圧を印加する（Ｙゲートトランジス
タ、セレクトゲートトランジスタをｐチャネル型ＭＯＳ
トランジスタで形成した例を示す。）。それにより、主
ビット線ＭＢ０、ＭＢ１はフローティング状態になる。
ソース制御回路６２はソース線ＳＬに正電圧（８Ｖ）を
印加する。また、ウェル電位発生回路６１は、ｎウェル
領域７１に正電圧（８Ｖ）を印加する。セレクトゲート
デコーダ６３はセレクトゲートＳＧ１、ＳＧ２をＯＦＦ
状態にする。
【０１５６】このようにして、選択セクタＳＥ１内のメ
モリセルおよび非選択セクタＳＥ２内のメモリセルに、
表１に示されるように電圧が印加される。その結果、セ
クタＳＥ１内のすべてのメモリセルは消去される。
【０１５７】（ｉｉ） 書込動作 ここでは、メモリセルＭ００をプログラムするものと仮
定する。すなわち、メモリセルＭ００にデータ“０”を
書込み、メモリセルＭ１０はデータ“１”を保持する。
【０１５８】まず、書込／消去制御回路５０に、プログ
ラム動作を指定する制御信号が与えられる。それによ
り、負電圧発生回路５４および高電圧発生回路５６が活
性化される。
【０１５９】高電圧発生回路５６はＸデコーダ５９に高
電圧を与える。Ｘデコーダ５９は、アドレスバッファ５
８から与えられるＸアドレス信号に応答してワード線Ｗ
Ｌ０を選択し、選択されたワード線ＷＬ０に高電圧（８
Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０Ｖ
を印加する。
【０１６０】負電圧発生回路５４はＹデコーダ５７、書
込回路５３およびセレクトゲートデコーダ６３に負電圧
を与える。まず、外部からデータ入出力バッファ５１を
介してデータ“０”が書込回路５３に与えられ、ラッチ
される。Ｙデコーダ５７は、アドレスバッファ５８から
与えられるＹアドレス信号に応答してＹゲート７２内の
ＹゲートトランジスタＹＧ０に負電圧を印加し、Ｙゲー
トトランジスタＹＧ１に０Ｖを印加する。それにより、
ＹゲートトランジスタＹＧ０がＯＮする。
【０１６１】書込回路５３はＹゲートトランジスタＹＧ
０を介して主ビット線ＭＢ０にデータ“０”に対応する
プログラム電圧（−５Ｖ）を印加する。また、セレクト
ゲートデコーダ６３は、セレクトゲートＳＧ１をＯＮ状
態にし、セレクトゲートＳＧ２をＯＦＦ状態にする。そ
れにより、副ビット線ＳＢ０１、ＳＢ１１がそれぞれ主
ビット線ＭＢ０、ＭＢ１に接続される。ソース制御回路
６２は、ソース線ＳＬをフローティング状態にする。ウ
ェル電位発生回路６１はｎウェル領域７１に０Ｖを印加
する。
【０１６２】このようにして、メモリセルＭ００に、表
２の左欄に示されるように電圧が印加される。その結
果、メモリセルＭ００のしきい値電圧が上昇する（しき
い値電圧は負電圧であるので、０に近い方向へ変化す
る。）。
【０１６３】一定時間たとえば１ｍ（秒）経過後、外部
からデータ入出力バッファ５１を介してデータ“１”が
書込回路５３に与えられ、ラッチされる。Ｙデコーダ５
７は、アドレスバッファ５８から与えられるＹアドレス
信号に応答してＹゲート７２内のＹゲートトランジスタ
ＹＧ１に負電圧を印加し、ＹゲートトランジスタＹＧ０
に０Ｖを印加する。それにより、Ｙゲートトランジスタ
ＹＧ１がＯＮする。書込回路５３は、Ｙゲートトランジ
スタＹＧ１を介して主ビット線ＭＢ１にデータ“１”に
対応する０Ｖを印加する。
【０１６４】このようにして、メモリセルＭ１０に、表
２の右欄に示されるように、電圧が印加される。その結
果、メモリセルＭ１０のしきい値電圧は低い（しきい値
電圧は負電圧であるため絶対値では高い）まま維持され
る。
【０１６５】（ｉｉｉ） 読出動作 ここでは、メモリセルＭ００からデータを読出すものと
仮定する。まず、書込／消去制御回路５０に、読出動作
を指定する制御信号が与えられる。
【０１６６】Ｘデコーダ５９は、アドレスバッファ５８
から与えられるＸアドレス信号に応答してワード線ＷＬ
０を選択し、それに０Ｖを印加する。このとき、ワード
線ＷＬ１〜ＷＬ３は３Ｖに保たれる。セレクトゲートデ
コーダ６３は、セレクトゲートＳＧ１をＯＮ状態にし、
セレクトゲートＳＧ２をＯＦＦ状態にする。Ｙデコーダ
５７はアドレスバッファ５８から与えられるＹアドレス
信号に応答してＹゲート７２内のＹゲートトランジスタ
ＹＧ０をＯＮさせる。ソース制御回路６２はソース線Ｓ
Ｌに３Ｖを印加する。ウェル電位発生回路６１は、ｎウ
ェル領域７１に３Ｖを印加する。
【０１６７】このようにして、選択されたメモリセルＭ
００に、表３の左欄に示されるように電圧が印加され
る。それにより、メモリセルＭ００の内容が“１”であ
れば主ビット線ＭＢ０に読出電流が流れる。この読出電
流がセンスアンプ５２により検知され、データ入出力バ
ッファ５１を介して外部に出力される。このとき、非選
択のメモリセルには、表３の右欄に示されるように電圧
が印加される。
【０１６８】以上のようにして、この実施例における不
揮発性半導体記憶装置の消去、書込、読出動作を行なう
ことが可能となる。
【０１６９】ここで、本実施例における不揮発性半導体
記憶装置の書込方式は、ｐチャネルのＭＯＳ型メモリセ
ルにおいて、コントロールゲート電極に正電位を、ドレ
イン領域に負電位を印加することによって、ドレイン領
域でバンド−バンド間トンネル電流を発生させ、このバ
ンド−バンド間トンネル電流で発生した電子の電界加速
により生じたホットエレクトロンのトンネル酸化膜への
注入電流を用いて書込を行なっている。
【０１７０】書込動作において、選択されるメモリセル
には、コントロールゲート電極に正電圧Ｖｃｇ、ドレイ
ン領域に負電圧Ｖｄが印加されるのに対し、同一のビッ
ト線に接続された非選択のメモリセル（ドレインディス
ターブセル）では、コントロールゲート電極に０Ｖ、ド
レイン領域に負電圧Ｖｄが印加されることとなり、この
非選択のメモリセルでは、コントロールゲート電圧が０
Ｖのため、フローティングゲート電極とドレイン領域と
の間の電位差は、選択されたメモリセルのフローティン
グゲート電極とドレイン領域との間の電位差に比べ非常
に小さくなる。このように、非選択のメモリセルでは、
バンド−バンド間トンネル電流の発生量が少なくなり、
よって電子注入電流も少なくなる｛同一のワード線に接
続された非選択のメモリセル（ゲートディスターブセ
ル）では、コントロールゲート電極電圧が正電圧（Ｖｃ
ｇ）、ドレイン領域電圧が０Ｖとなり、従来のｎチャネ
ルＭＯＳ型のメモリセルのゲートディスターブセルと同
一のＦＮトンネル電流による誤消去のモードであり、Ｖ
ｃｇを極端に大きく設定しない限り問題はない。｝。
【０１７１】以上のように、コントロールゲート電極へ
の正電圧とドレイン領域への負電圧の双方が同時に印加
されたメモリセルのみ、電子注入電流が大きくなり、高
速に書込を行なうことができる、コントロールゲート電
極への正電圧とドレイン領域への負電圧のどちらか片方
のみ印加されたメモリセルでは、書込または消去が起こ
らないという特性を実現できる。つまり、バンド−バン
ド間トンネル電流の発生量の大小がフローティングゲー
ト電極とドレイン領域との間の電位差の大小によって決
定するという特性を利用している。このように、バンド
−バンド間トンネル現象を有効に用いていることが、本
実施例における書込動作の特徴である。
【０１７２】また、ｐチャネル型のＭＯＳメモリセルを
ＤＩＮＯＲ型フラッシュメモリに用いることで、周辺回
路に形成されるｐチャネルトランジスタのソース領域お
よびドレイン領域との構造と、メモリセルのソース領域
およびドレイン領域との構造が同一の構造に形成するこ
とができるようになるために、メモリセル領域と、周辺
トランジスタ領域とのソース領域およびドレイン領域の
不純物の内訳のためのマスクを削減することができる。
その結果、マスク枚数の減少および不揮発性半導体記憶
装置の製造工程数の削減によるコストの低減が可能とな
る。
【０１７３】また、メモリセルアレイ内に形成される選
択トランジスタを、ｐチャネル型トランジスタで形成す
ることが可能となるため、ｐチャネル型のＭＯＳメモリ
セルと、選択トランジスタとを同一のウェル内に形成す
ることが可能となる。
【０１７４】（第３実施例）次に、この発明に基づいた
不揮発性半導体記憶装置の第３実施例について説明す
る。
【０１７５】この第３の実施例における不揮発性半導体
記憶装置は、第１の実施例におけるｐチャネルのＭＯＳ
型メモリセルの構造を用いて、ＮＯＲ型のフラッシュメ
モリを実現させたものである。
【０１７６】まず、図９を参照して、本実施例における
不揮発性半導体記憶装置の構成について説明する。この
実施例におけるフラッシュメモリは、チップ一括消去を
採用した例を示しており、行列状に配置されたメモリセ
ルマトリックス１０１と、Ｘアドレスデコーダ１０２
と、アドレスバッファ１０５と、書込回路１０６と、セ
ンスアンプ１０７と、入出力バッファ１０８と、ソース
制御回路１０９と、負電圧発生回路１１０，１１１と、
高電圧発生回路１１２と、ウェル電位発生回路１１３と
を含む。
【０１７７】メモリセルマトリックス１０１は、行列状
に配置された複数個のメモリトランジスタをその内部に
有する。メモリセルマトリックス１０１は、ｎウェル領
域１１４内に形成される。メモリセルマトリックス１０
１の行および列を選択するために、Ｘアドレスデコーダ
１０２とＹゲート１０３とが接続されている。Ｙゲート
１０３には列の選択情報を与えるＹアドレスデコーダ１
０４が接続されている。Ｘアドレスデコーダ１０２とＹ
アドレスデコーダ１０４には、それぞれ、アドレス情報
が一時格納されるアドレスバッファ１０５が接続されて
いる。
【０１７８】Ｙゲート１０３には、データ入力時に書込
動作を行なうための書込回路１０６とデータ出力時に流
れる電流値から「０」と「１」を判定するセンスアンプ
１０７が接続されている。書込回路１０６とセンスアン
プ１０７とには、それぞれ、入出力データを一時格納す
る入出力バッファ１０８が接続されている。
【０１７９】図９に示すメモリセルマトリックス１０１
の中には、その概略構成を示す等価回路図が示されてい
る。このメモリセルマトリックス１０１を有するフラッ
シュメモリがＮＯＲ型と呼ばれている。
【０１８０】メモリセルマトリックス１０１は、行方向
に延びる複数本のワード線ＷＬ1 ，ＷＬ2 ，…，ＷＬi
と、列方向に延びる複数本のビット線ＢＬ1 ，ＢＬ2 ，
…，ＢＬj とが互いに直交するように配置され、マトリ
ックスを構成する。各ワード線と各ビット線の交点に
は、それぞれフローティングゲートを有するメモリトラ
ンジスタＱ11，Ｑ12，…，Ｑijが配設されている。各メ
モリトランジスタのドレイン領域には、各ビット線が接
続されている。メモリトランジスタのコントロールゲー
ト電極には、各ワード線が接続されている。メモリトラ
ンジスタのソース領域には各ソース線Ｓ1 ，Ｓ2 ，…に
接続されている。同一行に属するメモリトランジスタの
ソースは、図９に示されるように相互に接続されてい
る。
【０１８１】高電圧発生回路１１２は外部から電源電圧
Ｖｃｃ（たとえば３Ｖ）を受け高電圧を発生する。負電
圧発生回路１１０，１１１は外部から電源電圧Ｖｃｃを
受け、負電圧を発生する。ウェル電位発生回路１１３
は、ｎウェル領域１１４に高電圧を印加する。ソース制
御回路１０９は消去時にソースラインＳＬに高電圧を与
える。
【０１８２】次に、消去動作、書込動作、読出動作を表
４〜表６を参照しながら説明する。なお、表４〜表６に
ある電圧印加条件は、一実施例としての値を示してい
る。
【０１８３】
【表４】
【０１８４】
【表５】
【０１８５】
【表６】
【０１８６】（ｉ） 消去動作 負電圧発生回路１１１はＸアドレスデコーダ１０２に負
電圧（−１０Ｖ）を与える。Ｘアドレスデコーダ１０２
はすべてのワード線ＷＬ1 〜ＷＬi に負電圧（−１０
Ｖ）を印加する。ウェル電位発生回路１１３はｎウェル
領域１１４に高電圧（８Ｖ）を印加する。ソース制御回
路１０９はソース線ＳＬに高電圧（８Ｖ）を印加する。
Ｙアドレスデコーダ１０４はＹゲート１０３内のＹゲー
トトランジスタをＯＦＦにし、すべてのビット線ＢＬ1
〜ＢＬj をフローティング状態にする。
【０１８７】このようにして、メモリセルマトリックス
１０１内のすべてのメモリに、表４に示されるように電
圧が印加される。その結果、メモリセルマトリックス１
０１内のすべてのメモリセルは消去される。
【０１８８】（ｉｉ） 書込動作 ここでは、メモリセルＱ11に書込を行なうものと仮定す
る。すなわち、メモリセルＱ11にデータ“０”を書込
み、メモリセルマトリックス１０１内のその他のメモリ
セルはデータ“１”を保持する。
【０１８９】高電圧発生回路１１２は、Ｘアドレスデコ
ーダ１０２に高電圧を与える。Ｘアドレスデコーダ１０
２はアドレスバッファ１０５から与えられるＸアドレス
信号に応答してワード線ＷＬ1 を選択し、選択されたワ
ード線ＷＬ1 に高電圧（８Ｖ）を印加して、非選択のワ
ード線ＷＬ2 〜ＷＬi に０Ｖを印加する。
【０１９０】負電圧発生回路１１０は、Ｙアドレスデコ
ーダ１０４に負電圧を与える。まず、外部からデータ入
出力バッファ１０８を介してデータ“０”が書込回路１
０６に与えられ、ラッチされる。Ｙアドレスデコーダ１
０４は、アドレスバッファ１０５から与えられるＹアド
レス信号に応答してＹゲート１０３にビット線選択情報
を送る。Ｙゲート１０３は、ビット線ＢＬ1 を選択し
て、選択ビット線ＢＬ1にデータ“０”に対応する書込
電圧（−５Ｖ）を印加し、非選択のビット線ＢＬ 2 〜Ｂ
Ｌj には０Ｖを印加する。
【０１９１】ソース制御回路１０９は、ソース線ＳＬを
フローティング状態にする。ウェル電位発生回路１１３
は、ｎウェル領域１１４に０Ｖを印加する。
【０１９２】このようにして、メモリセルＱ11に、表５
に示されるように電圧が印加される。その結果、メモリ
セルＱ11のしきい値電圧が上昇する（しきい値電圧は負
電圧であるので０に近い方向に変化する。）。
【０１９３】（ｉｉｉ） 読出動作 ここでは、メモリセルＱ11からデータを読出すものと仮
定する。Ｘアドレスデコーダ１０２は、アドレスバッフ
ァ１０５から与えられるＸアドレス信号に応答してワー
ド線ＷＬ1 を選択し、それに０Ｖを印加する。このと
き、非選択のワード線ＷＬ2 〜ＷＬi には３Ｖを印加す
る。Ｙアドレスデコーダ１０４は、アドレスバッファ１
０５から与えられるＹアドレス信号に応答してＹゲート
１０３にビット線選択情報を送る。Ｙゲート１０３はビ
ット線ＢＬ１０１を選択し、ビット線ＢＬ１０１に２Ｖ
が印加される。非選択のビット線ＢＬ2 〜ＢＬj には３
Ｖが印加される。ソース制御回路１０９はソース線ＳＬ
に３Ｖを印加する。ウェル電位発生回路１１３はｎウェ
ル領域１１４に３Ｖを印加する。このようにして、選択
されたメモリセルＱ11に、表６に示されるように電圧が
印加される。それにより、Ｑ11の内容が“１”であれば
ビット線ＢＬ1 に読出電流が流れる。この読出電流がセ
ンスアンプ１０７により検知され、入出力バッファ１０
８を介して外部に出力される。
【０１９４】以上のように、本実施例におけるＮＯＲ型
のフラッシュメモリにおいては、書込・消去時の消費電
流が少ないため、書込・消去に用いる高電圧はチップ内
部昇圧回路にて発生することが可能となる。したがっ
て、外部電源電圧は任意の単一電源でフラッシュメモリ
を構成することが可能となる。
【０１９５】また、従来のｎチャネルのＭＯＳ型メモリ
セルを用いたＮＯＲ型フラッシュメモリにおいては、図
１０に示すように、書込動作として、チャネルホットエ
レクトロン注入により、フローティングゲートに電子を
注入している。これにより、メモリセルのＶｔｈを、低
Ｖｔｈ側から高Ｖｔｈ側へと変化させている。
【０１９６】一方、消去動作においては、ＦＮトンネル
現象により、フローティングゲート電極からソース領域
またはチャネル領域に電子を引き抜くことにより、メモ
リセルのＶｔｈを高Ｖｔｈ側から低Ｖｔｈ側へと変化さ
せている。
【０１９７】このとき、消去動作は、全ビット一括また
はブロック単位での同時消去であるため、ビットごとに
ベリファイを行なえないため、消去後のＶｔｈ分布が大
きくなってしまう。すなわち、低Ｖｔｈ側のＶｔｈ分布
が大きくなることにより、Ｖｔｈが０より大きくなるも
のが発生すると、読出動作時に、常にＯＮ状態となるた
め、読出誤動作を起こすいわゆるオーバイレーズ現象が
生じている。
【０１９８】仮に、プロセスにおけるばらつきや欠陥な
どのために、特異的に消去速度の速いビットが存在した
とき、そのビットはオーバイレーズの誤動作を起こすこ
とになる。したがって、全ビットの消去速度のばらつき
を小さくすることが不可欠であり、従来のｎチャネルＭ
ＯＳを用いたＮＯＲ型フラッシュメモリの大きな問題点
となっていた。
【０１９９】一方、上述した実施例におけるｐチャネル
のＭＯＳ型トランジスタを用いたＮＯＲ型フラッシュメ
モリにおいては、ｐチャネルのＭＯＳトランジスタを基
本構造として、フローティングゲート電極への電子の注
入により書込を行なっている。その結果、図１１に示す
ように、高Ｖｔｈ側（負の絶対値が高い方のＶｔｈ）か
ら低Ｖｔｈ側（負の絶対値が低い方のＶｔｈ）に書込を
行なうことが可能となる。したがって、書込動作におい
ては、ビットごとにベリファイを行なうことが可能とな
るため、書込動作終了後のＶｔｈ分布すなわち低Ｖｔｈ
側のＶｔｈ分布を小さくすることができる。
【０２００】さらに、もし、特異的に書込が速いビット
が存在したときにおいても、Ｖｔｈが０を超えることを
防ぐことができるため、従来のＮＯＲ型フラッシュメモ
リのオーバイレーズによる誤動作の問題を解決すること
ができる。
【０２０１】また、第２の実施例と同様に、トンネル酸
化膜へのホットホール注入がほとんど起こらないため、
ホットホール注入によるトンネル酸化膜の著しい劣化を
防ぐことが可能となる。さらに、ホットホール注入が起
きないため、従来のｎチャネルのＭＯＳ型メモリセルに
おいて、実効ゲート長さの有効利用を悪化させていた電
界緩和層の形成が不要であるため、従来のフラッシュメ
モリに比べ、より微細化が可能となり、高集積化が可能
となる。
【０２０２】なお、上述した第２および第３の実施例に
おいては、ＤＩＮＯＲ型、ＮＯＲ型のフラッシュメモリ
に適用した場合について述べたが、これに限らず、ＦＮ
トンネル電流によりフローティングゲートからドレイン
領域へ電子を引き抜くことにより、書込または消去を行
なうフラッシュメモリにあっては、すべて同様の作用効
果を得ることができる。
【０２０３】また、上記第２および第３の実施例におい
て、読出時の電圧印加条件については、表３および表６
に示した場合に限られることなく、以下に示す表７ない
し表１０に示す条件を満たすような読出時電圧印加条件
を用いることによって、同様の作用効果を得ることがで
きる。
【０２０４】
【表７】
【０２０５】
【表８】
【０２０６】
【表９】
【０２０７】
【表１０】
【０２０８】（第４実施例）次に、この発明に基づいた
第４実施例における不揮発性半導体記憶装置について図
を参照して説明する。
【０２０９】この第４実施例における不揮発性半導体記
憶装置の構造は、図１２を参照して、第１実施例と同様
にｎウェル１の表面に、ｐ型の不純物領域からなるソー
ス領域２と、ｐ型の不純物領域からなるドレイン領域３
とを有している。なお、ソース領域２およびドレイン領
域３と、ｎウェル１との境界部分には、ｐｎ接合２ａ，
３ａが形成されている。
【０２１０】ソース領域２とドレイン領域３とに挟まれ
たチャネル領域８の上方には、トンネル酸化膜４を介在
して形成されたフローティングゲート電極５と、このフ
ローティングゲート電極５の上方に絶縁膜を介在して形
成されたコントロールゲート電極７とを有している。
【０２１１】上記構造よりなる不揮発性半導体記憶装置
において、書込時に、第１の実施例と同じ条件の電圧印
加条件を加える。すなわち、コントロールゲート電極７
に正電位、ドレイン領域３に負電位、ソース領域２を開
放状態、ｎウェル１を接地電位とする。これにより、フ
ローティングゲート電極５とドレイン領域１１との重な
り領域上のトンネル酸化膜４に強電界が印加され、ＦＮ
トンネル現象により、ドレイン領域１１からトンネル酸
化膜４を介してフローティングゲート電極５に電子が注
入される。これにより、書込が行なわれる。
【０２１２】その結果、書込時において、第１の実施例
と同様の作用効果を得ることができる。
【０２１３】（第５実施例）次に、この発明に基づいた
第５実施例の不揮発性半導体記憶装置の構造について、
図１３を参照して説明する。
【０２１４】この実施例における不揮発性半導体記憶装
置の構造は、図１に示す第１実施例に示す不揮発性半導
体記憶装置のチャネル領域に、ｐ- 型の埋込層１２を形
成したものである。
【０２１５】図１に示す構造によれば、チャネル層８が
ｎウェル１とトンネル酸化膜４との界面に生成されるた
め、チャネル層８を流れる正孔は、ｎウェル１とトンネ
ル酸化膜４との界面で散乱を受け、正孔の移動度の低下
が生じる。その結果、不揮発性半導体記憶装置の駆動力
が低下してしまうことがある。
【０２１６】そこで、本実施例に示すように、チャネル
層８に、ｐ- 型の埋込層１２を設けることにより、ｎウ
ェル１とトンネル酸化膜４との界面での正孔の散乱によ
る正孔の移動度の低下を未然に防止することができ、不
揮発性半導体記憶装置の安定した駆動を実現することが
できる。
【０２１７】なお、ｐ- 型埋込層１２は、チャネル領域
における不純物の縦方向分布において、埋込層１２の不
純物のピーク濃度が、ｎウェル１とトンネル酸化膜４と
の界面より約１０ｎｍ〜２００ｎｍの深さの位置にくる
ように形成することが好ましく、また、ｐ- 型の埋込層
１２のピーク濃度の値は、１×１０16〜５×１０18ｃｍ
-3であることが好ましい。
【０２１８】（第６実施例）次に、この発明に基づいた
第６実施例の不揮発性半導体記憶装置の構造について、
図１４を参照して説明する。
【０２１９】この実施例における不揮発性半導体記憶装
置の構造は、図１に示す第１実施例の不揮発性半導体記
憶装置の構造において、フローティングゲート電極をｎ
+ 型のポリシリコン１３で形成したものである。
【０２２０】このような構造により、第５実施例と比較
した場合、ドレイン領域３における表面の横方向電界が
高くなり、バンド−バンド間トンネル電流の発生量が増
大する。これにより、ドレイン領域３における加速電界
が増大するため、電子が得るエネルギーも高くなる。そ
の結果、書込効率が増大する。したがって、書込速度の
増大や、書込電圧の低電圧化を図ることが可能となる。
さらに、第５の実施例と比較した場合、パンチスルー耐
性が高くなり、実効ゲート長さの微細化により、不揮発
性半導体記憶装置の高集積化が可能となる。
【０２２１】（第７実施例）次に、この発明に基づいた
第７実施例の不揮発性半導体記憶装置の構造について、
図１５を参照して説明する。
【０２２２】この実施例における不揮発性半導体記憶装
置の構造は、図１に示す第１実施例の不揮発性半導体記
憶装置の構造において、フローティングゲート電極をｐ
+ ポリシリコンで形成したものである。
【０２２３】このような構造により、第５実施例におけ
る不揮発性半導体記憶装置と比較した場合、ドレイン領
域３における表面の横方向電界が高くなり、バンド−バ
ンド間トンネル電流の発生量が増大し、かつ加速電界が
増大するため、電子が得るエネルギーが大きくなる。そ
の結果、書込効率が増大する。したがって、書込速度の
増大や、書込電圧の低電圧化が可能となる。
【０２２４】さらに、第５実施例における不揮発性半導
体記憶装置に比べ、パンチスルー耐性が高くなり、実効
ゲート長さの微細化が可能となる。これにより不揮発性
半導体記憶装置の高集積化が可能となる。
【０２２５】また、第６実施例における不揮発性半導体
記憶装置と比較した場合、たとえばＤＩＮＯＲ型のメモ
リセルとして用いた場合、メモリセルトランジスタの紫
外線照射消去後（フローティングゲート電位を０とした
とき）のしきい値電圧を小さくすることができるため、
読出ディスターブの誤動作に対する耐性を強くすること
が可能となる。
【０２２６】（第８実施例）次に、この発明に基づいた
第８実施例の不揮発性半導体記憶装置の構造について、
図１６および図１７を参照して説明する。
【０２２７】この実施例における不揮発性半導体記憶装
置の構造は、図１４および図１５に示すように、フロー
ティングゲート電極５とドレイン領域２との重なり部分
Ｘ1およびフローティングゲート電極５とソース領域２
との重なり部Ｘ2 において、ｐ型の不純物濃度が５×１
０19ｃｍ-3以下となるように形成されている。
【０２２８】このように、重なり部分Ｘ1 ，Ｘ2 におけ
る不純物濃度を５×１０19ｃｍ-3以下となるように形成
するには、まず、図１６に示すように、コントロールゲ
ート電極７およびフローティングゲート電極５を覆うよ
うにサイドウォール１５を形成した後に、このサイドウ
ォール１５をマスクとして、ｎウェル１にｐ型の不純物
を注入することにより、ソース領域２およびドレイン領
域３を形成する。
【０２２９】その結果、実効ゲート長さが長く、微細化
に適した不揮発性半導体記憶装置を得ることができる。
【０２３０】たとえば、従来のＤＩＮＯＲ、ＮＯＲ型フ
ラッシュメモリセルのように、フローティングゲート電
極からドレイン領域へＦＮトンネル電流により電子の引
き抜きを行なう場合、ドレイン領域のゲート電極との重
なる領域が、高濃度の不純物濃度を持っていないと、ド
レイン領域のエッジ部分に空乏層が形成される。この空
乏層による電位降下のために、ＦＮトンネル電流の電子
引き抜き速度が低下するという問題があった。したがっ
て、従来の構造によれば、サイドウォール形成後にイオ
ン注入を行ない、ソース領域およびドレイン領域を形成
することができず、フローティングゲート電極４および
コントロールゲート電極７をマスクにしてイオン注入を
行なう必要があった。
【０２３１】一方、本実施例におけるｐチャネルのＭＯ
Ｓ型メモリセルを用いた場合には、上記のような問題点
が生じないため、サイドウォール１５をマスクにしてイ
オン注入を行なうことが可能となり、実効ゲート長さを
有効に用いることのできる不揮発性半導体記憶装置を提
供することが可能となる。
【０２３２】（第９実施例）次に、この発明に基づいた
第９実施例の不揮発性半導体記憶装置の構造について、
図１８および図１９を参照して説明する。
【０２３３】この実施例における不揮発性半導体記憶装
置の構造においては、図１９に示すように、ドレイン領
域３とフローティングゲート電極５との重なり部分Ｘ3
の領域においてのみ、ドレイン領域３の不純物濃度が、
５×１０19ｃｍ-3以上の不純物濃度を有するように形成
され、ソース領域２におけるフローティングゲート電極
５との重なり部分においては、上述した第８の実施例と
同様に、５×１０19ｃｍ-3以下の不純物濃度となるよう
に形成されている。
【０２３４】このように形成するためには、まず図１８
に示すように、コントロールゲート７およびフローティ
ングゲート５をマスクとして、ドレイン領域２が形成さ
れる領域にのみ予めｐ型の不純物のイオン注入を行なっ
てから、図１９に示すように、コントロールゲート７お
よびフローティングゲート５を覆うようにサイドウォー
ル１５を形成した後、このサイドウォール１５をマスク
にしてｐ型の不純物の注入を行なうことにより形成する
ことができる。
【０２３５】この構造を用いることにより、ドレイン領
域３でのバンド−バンド間トンネル電流の発生量を大き
くすることができる。その結果、書込速度の向上および
書込時のドレイン電圧とコントロールゲート電極電圧の
低電圧化が可能となる。また、ソース領域２は、サイド
ウォール１５を形成した後にイオン注入を行なうため、
実効ゲート長さの有効なメモリセルを形成することが可
能となる。
【０２３６】（第１０実施例）次に、この発明に基づい
た第１０実施例の不揮発性半導体記憶装置の構造につい
て、図２０を参照して説明する。
【０２３７】この実施例における不揮発性半導体記憶装
置の構造は、図２０に示すように、ｐ+ 型の不純物領域
からなるソース領域１０およびドレイン領域１１を備
え、それぞれのチャネル領域のエッジ部分に、ｐ- の不
純物拡散層からなる第１不純物領域１６と、第２不純物
領域１７とを備えている。その他の構造については、図
１に示す第１の実施例における不揮発性半導体記憶装置
の構造と同一である。
【０２３８】なお、ソース領域１０、ドレイン領域１
１、第１不純物領域１６および第２不純物領域１７のそ
れぞれのｎウェル１との界面には、ｐｎ接合１１ａ，１
２ａ，１６ａ，１７ａが形成されている。
【０２３９】このように、いわゆるＬＤＤ構造を形成す
ることにより、実効ゲート長さが長く、微細化に適した
メモリセルを得ることができる。
【０２４０】さらに、たとえば従来ＤＩＮＯＲ型または
ＮＯＲ型フラッシュメモリセルにおいて、フローティン
グゲート電極からドレイン領域へＦＮトンネル電流によ
って電子の引き抜きを行なう場合、ドレイン領域とフロ
ーティングゲート電極とが重なる領域において、高濃度
の不純物濃度が存在しないと、ドレイン領域のエッジ部
分において、空乏層が形成され、この空乏層での電位降
下のために、ＦＮトンネル電流の電子の引き抜き速度が
低下するという問題点を回避することができ、さらに、
従来の構造においては、コントロールゲート電極および
フローティングゲート電極をマスクにして、高濃度のイ
オン注入を行なう必要があったために、実効ゲート長さ
の有効長さが悪化するという問題点も回避することがで
きるようになる。
【０２４１】（第１１実施例）次に、この発明に基づい
た第１１実施例の不揮発性半導体記憶装置の構造につい
て、図２１を参照して説明する。
【０２４２】この実施例における不揮発性半導体記憶装
置の構造は、図１に示す第１の実施例における不揮発性
半導体記憶装置の構造に加えて、ドレイン領域３を覆う
ようにｎ+ 型の第３不純物領域１８が形成されている。
この第３不純物領域１８の不純物濃度は、約１×１０17
〜１×１０18ｃｍ-3程度である。
【０２４３】このように、第３不純物領域１８を設ける
ことにより、ドレイン空乏層における横方向電界が増大
し、効率よく電子を高エネルギー化できる。その結果、
書込速度の向上および書込時におけるコントロールゲー
ト電圧とドレイン領域の電圧の低電圧化が可能となる。
【０２４４】（第１２実施例）次に、この発明に基づい
た第１２実施例の不揮発性半導体記憶装置の構造につい
て、図２２を参照して説明する。
【０２４５】この実施例における不揮発性半導体記憶装
置の構造は、図１に示す第１実施例の不揮発性半導体記
憶装置の構造と比較した場合、ソース領域およびドレイ
ン領域が、高濃度の不純物領域からなるソース領域１０
とドレイン領域１１とからなり、さらに、ソース領域１
０を覆うように、ｎ- 型の第４不純物領域２０と、ドレ
イン領域１１を覆うようにｐ- 型の第５不純物領域１９
が形成されている。なお、ソース領域１０と第４不純物
領域２０との界面にはｐｎ接合１０ａが形成され、第５
不純物領域１９とｎウェル１との界面にはｐｎ接合１９
ａが形成されている。また、第４不純物領域２０および
第５不純物領域１９はともにその不純物濃度が約１×１
０17〜１×１０18ｃｍ-3程度に設けられている。
【０２４６】以上の構造を有することにより、メモリセ
ルのパンチスルー耐性が向上し、第５不純物領域１９に
より、ドレイン領域１１とｎウェル１との間の耐圧を向
上させることが可能となる。
【０２４７】ここで、第１実施例、第２実施例ないし第
１２実施例においては、不揮発性半導体記憶装置はｎウ
ェル１に形成される場合について説明したが、このｎウ
ェル１は、たとえば図２３に示すように、ｐ型の半導体
基板２１におけるトリプルウェル構造を有するプロセス
を用いて、ｎウェル２２および２４と同様の工程で形成
されるものでもよいし、図２４に示すように、ｎ型半導
体基板２６内において、トリプルｐウェル２８内に形成
されたｎウェル１であっても構わない。また、図２５に
示すように、ｐ型の半導体基板２１におけるツインウェ
ルプロセスを用いて、ｎウェルを形成したものであって
も構わない。
【０２４８】（第１３実施例）次に、この発明に基づい
た第１３実施例における不揮発性半導体記憶装置につい
て、説明する。
【０２４９】この第１３実施例においては、第１実施例
における書込を行なった不揮発性半導体記憶装置におい
て、メモリセルの紫外線消去の後、しきい値電圧ＶＴＨ
ｕｖ（フローティングゲート電極中の電荷を、０にした
ときのしきい値電圧）を読出電圧より低くなるように形
成する。このように、読出電圧より低くなるように形成
すると、読出電圧より高い場合に比べ、消去状態のメモ
リセルのしきい値ＶＴＨｅｒａｓｅと紫外線照射消去後
しきい値電圧ＶＴＨｕｖの差であるΔＶＴＨｅｒａｓｅ
＝ＶＴＨｅｒａｓｅ−ＶＴＨｕｖの値が大きくなる。
【０２５０】このとき、書込時ドレインディスターブ
（書込する選択セルと同一のビット線に接続された非選
択セルにおける誤った書込）に対する耐性が高まり、メ
モリセルの信頼性を向上させることができる。
【０２５１】たとえば、ＶＴＨｅｒａｓｅ＝−５Ｖと
し、ＶＴＨｕｖ＝−４Ｖの場合とＶＴＨｕｖ＝−２Ｖの
場合を考える。
【０２５２】フローティングゲート電極の電位Ｖｆｇは
以下の第１式で計算することができる。
【０２５３】
【数１】
【０２５４】ここで、αｃｇ，αｄ，αｓ，αｓｕｂ
は、それぞれコントロールゲート、ドレイン領域、ソー
ス領域、ｎウェルのカップリング比であり、メモリセル
の形成条件で変化する値であるが、ここでは、一般的な
値として、αｃｇ＝０．６，αｄ＝αｓ＝０．１，αｓ
ｕｂ＝０．２として考える。
【０２５５】Ｖｄ＝−６Ｖ，Ｖｃｇ＝８Ｖ，Ｖｓ＝ｏｐ
ｅｎ，Ｖｓｕｂ＝０Ｖのバイアス条件における書込動作
を考えると、ドレインディスターブセルには、Ｖｄ＝−
６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｓ＝ｏｐｅｎ，Ｖｓｕｂ＝０Ｖ
の電位が印加される。
【０２５６】ここで、ｏｐｅｎとしたＶｓは、０Ｖに近
いとして仮定する。このときの消去状態（ΔＶＴＨ＝Δ
ＶＴＨｅｒａｓｅ）のドレインディスターブセルのＶｆ
ｇを計算すると、
【０２５７】
【数２】
【０２５８】となる。したがって、ＶＴＨｕｖ＝−４Ｖ
の場合は、Ｖｆｇ＝０Ｖとなり、Ｖｄ＝−６Ｖとの電位
差は６Ｖであるが、ＶＴＨｕｖ＝−２Ｖの場合、Ｖｆｇ
＝１．２Ｖとなり、Ｖｄ＝−６Ｖとの電位差は７．２Ｖ
となり、ＶＴＨｕｖ＝−２Ｖの方がドレインディスター
ブセルにおけるバンド−バンド間トンネル電流の発生量
は多くなる。
【０２５９】すなわち、ＶＴＨｕｖ＝−２Ｖの方が、ド
レインディスターブセルにおける書込速度は大きいこと
になり、ＶＴＨｕｖを低くする（負電圧であるので絶対
値を高くする）ことは、ドレインディスターブ耐性を良
くする効果がある。
【０２６０】（第１４実施例）次に、この発明に基づい
た第１４実施例の不揮発性半導体記憶装置について、説
明する。
【０２６１】この第１４実施例においては、第１実施例
における書込方式を用いたメモリセルにおいて、メモリ
セルの紫外線照射消去後しきい値電圧（ＶＴＨｕｖ（フ
ローティングゲート中の電荷を０にしたときのしきい値
電圧）を読出電圧より高くなるように形成している。こ
のように、読出電圧より高くなるように形成すること
で、読出時ディスターブ（読出選択セルにおける誤った
消去）に対する耐性が高まり、メモリセルの信頼性を向
上させることができる。
【０２６２】たとえば、読出電圧を３．３Ｖで考え、書
込状態のセルのしきい値電圧ＶＴＨｗｒｉｔｅ＝−２Ｖ
とし、ＶＴＨｕｖ＝−４Ｖの場合とＶＴＨｕｖ＝−２Ｖ
の場合を考える。フローティングゲートの電位Ｖｆｇは
以下の第３式で計算することができる。
【０２６３】
【数３】
【０２６４】ここで、αｃｇ，αｄ，αｓ，αｓｕｂ
は、それぞれコントロールゲート、ドレイン領域、ソー
ス領域、ｎ型ウェルのカップリング比であり、メモリセ
ルの形成条件で変化する値であるが、ここでは、一般的
な値αｃｇ＝０．６，αｄ＝αｓ＝０．１，αｓｕｂ＝
０．２として考える。
【０２６５】Ｖｃｇ＝−３．３Ｖ，Ｖｄ＝−１Ｖ，Ｖｓ
＝０Ｖ，Ｖｓｕｂ＝０Ｖのバイアス条件における読出動
作を考え、このときの書込状態（ΔＶＴＨ＝ΔＶＴＨｗ
ｒｉｔｅ）の読出セルのＶｆｇを計算すると、
【０２６６】
【数４】
【０２６７】となる。したがって、ＶＴＨｕｖ＝−４Ｖ
の場合は、Ｖｆｇ＝−３．３Ｖとなり、Ｖｓｕｂ＝０Ｖ
との電位差は３．３Ｖであるが、ＶＴＨｕｖ＝−２Ｖの
場合、Ｖｆｇ＝−２．１Ｖとなり、Ｖｓｕｂ＝０Ｖとの
電位差は２．１Ｖとなり、ＶＴＨｕｖ＝−４Ｖの方が読
出ディスターブによる誤った消去の耐性は悪くなること
がわかる。
【０２６８】すなわち、ＶＴＨｕｖを高くする（負電圧
であるので絶対値を低くする）ことは、読出ディスター
ブによる誤った消去の耐性を良くする効果がある（ＶＴ
Ｈｕｖを高くすると、ドレインディスターブ耐性が悪化
するが、ドレインディスターブ特性の誤差に余裕がある
場合、ＶＴＨｕｖを高くすることにより、読出ディスタ
ーブ特性の改善が可能となる）。
【０２６９】（第１５実施例）次に、この発明に基づい
た第１５実施例の不揮発性半導体基板について図２６な
いし図３１を参照して説明する。
【０２７０】まず、この第１５実施例においては、第２
の実施例で説明したＤＩＮＯＲ型のフラッシュメモリに
おいて、ドレイン領域に印加する負電圧の値を、書込選
択メモリセルおよびこの書込選択メモリセルと同一のビ
ット線に接続された非選択メモリセル（ドレインディス
ターブメモリセル）において、なだれ破壊が起きないよ
うな値に設定して、メモリセルの書込を行なうようにし
たものである。
【０２７１】まず図２６を参照して、フローティングゲ
ート電極とコントロールゲート電極とを接続したｐチャ
ネルのＭＯＳ型メモリセルで測定した、Ｖｇ＝６Ｖにお
けるＩｄ−ＶｄおよびＩｇ−Ｖｄ特性について説明す
る。
【０２７２】なお、Ｉｄはバンド−バンド間トンネルで
発生した電流であり、Ｉｇはバンド−バンド間トンネル
電流誘起ホットエレクトロンのトンネル酸化膜への注入
電流である。
【０２７３】まず、図２６に示すように、Ｖｄの絶対値
が大きくなると（Ｖｄの絶対値＞６Ｖ）、Ｉｄの電流値
が急激に増加していることがわかる（Ｖｄの絶対値＞６
Ｖでの、Ｉｄ−Ｖｄ特性の傾きが、Ｖｄの絶対値＜６Ｖ
でのＩｄ−Ｖｄ特性の傾きより大きくなっている）。つ
まり、Ｖｄの絶対値を増加させると、［（ｌｏｇＩｄ）
／Ｖｄ］″＜０すなわち、（ｌｏｇＩｄ）−Ｖｄ曲線が
上に凸の特性から、［（ｌｏｇＩｄ）／Ｖｄ］″＞０す
なわち（ｌｏｇＩｄ）−Ｖｄ曲線が下に凸の特性に移行
する偏極点Ｖｄ1 が存在する。これは、ドレイン領域に
おいてなだれ破壊が起こり、図２６に示すように、Ｉｄ
の電流値の急激な増加が起こっている。
【０２７４】フラッシュメモリ技術ハンドブック（ｐ．
５６：サイエンスフォーラム社出版）の記述によれば、
図２７に示すように、従来のｎチャネルのＭＯＳ型メモ
リセルを用いたＮＯＲ型フラッシュメモリにおいて、ソ
ース電圧を増加させた場合、ソース電流には領域Ｉと領
域ＩＩが存在し、領域Ｉはバンド−バンド間トンネルに
よる電流であり、領域ＩＩはなだれ破壊による電流であ
ることを、図２８に示すそれぞれの領域における電流電
圧特性の温度依存性、基板電位依存性、基板濃度依存性
から考察することができる。
【０２７５】このｎチャネルのＭＯＳ型メモリセルを用
いたＮＯＲ型フラッシュメモリと全く同一の現象が、図
１に示すｐチャネルのＭＯＳ型メモリセルにおいても起
きていると考えられる。
【０２７６】したがって、図２６において、Ｖｄの絶対
値の小さい領域での電流は、バンド−バンド間トンネル
による電流であり、Ｖｄの絶対値が大きく、Ｉｄ−Ｖｄ
特性の傾きが増大している領域の電流はなだれ破壊によ
る電流であると考察できる。
【０２７７】ここで、バンド−バンド間トンネルは、ｎ
ＭＯＳ、ｐＭＯＳにおいてそれぞれ上述したような電圧
がゲート電極とドレイン領域との間に印加されたとき、
ドレイン領域におけるディープデプレッション領域で、
シリコンのバンドが、図２９に示すように曲がり、価電
子帯の電子が帯電体にトンネルし、電子−正孔対が発生
する現象である（参考文献：W. Feng et. al., IEEE El
ectron Device Letters, Vol. EDL-7, No.7, July, p.4
49, 1986）。
【０２７８】一方、なだれ破壊は、高電界によって高い
エネルギーを得た電子または正孔が、価電子帯の電子を
帯電体に持ち上げることが可能となり、これにより新し
い電子−正孔対が発生する。こうして発生した電子−正
孔対がさらに電子−正孔対をつくるように、なだれ的に
多くのキャリアを発生させる現象である。このように、
バンド−バンド間トンネル現象となだれ破壊現象とは全
く異なる物理現象である。
【０２７９】ここで、図２６に示す条件において、バン
ド−バンド間トンネルによる電流の領域と、なだれ破壊
による電流の領域を区別するために、以下の計算を行な
った。
【０２８０】シリコン基板内のある領域で、単位時間当
りにバンド−バンド間トンネルにより発生する電子−正
孔対の発生量ＧBTBTは、
【０２８１】
【数５】
【０２８２】というＦＮトンネル電流の発生量の計算式
と同一の形の式で計算できる（参考文献：E. O. Kane e
t. al., J. Phys. Chem. Solids, vol.12, 1959, p.18
1）。ここで、Ｅｓｉは、シリコン基板内での電界強度
を示し、Ｅｓｉが大きくなると、バンドの曲がりが大き
くなり、バンド−バンド間トンネルの発生量が増大する
ことを示す。
【０２８３】本実施例のように、コントロールゲート電
極とドレイン領域との間に高電圧Ｖｇ−Ｖｄが印加され
たとき、一般的な方法で形成したソース／ドレイン構造
によれば、バンド−バンド間トンネルの発生量は、シリ
コン基板表面（シリコン基板とトンネル酸化膜の界面）
で最大となる（参考文献：K. T. San et. al., IEEEEle
ctron Devices, Vol.42, No.1, January, p.150, 199
5）。また、バンド−バンド間トンネル電流の発生は、
Ｅｓｉが高いだけではなく、シリコン内のバンドが、シ
リコンのバンドギャップＥｇ以上曲がったときに初めて
起こるものである。また、一般的なソース／ドレイン構
造では、シリコン内のバンドの曲がりがＥｇに等しくな
った場所において、バンド−バンド間トンネル電流の発
生量が最大となる（参考文献：S. A. Parke et. al., I
EEE Electron Devices, Vol.39, No.7, July, p.1694,
1992）。このバンド−バンド間トンネルの最大発生位置
におけるＥｓｉは、以下に示す第６式および第７式を解
くことにより計算できる（参考文献：J. Chen et. al.,
IEEE Electron Device Letters, Vol. EDL-8, No.11,
November, p.515, 1987 ）。
【０２８４】
【数６】
【０２８５】
【数７】
【０２８６】ここで、εｓｉ、εｏｘは、それぞれシリ
コン、シリコン酸化膜の誘電率を示し、ｔｏｘは、トン
ネル酸化膜厚を示し、Ｅｏｘは、最大発生位置がシリコ
ン基板とトンネル酸化膜界面である最大発生位置に接す
る酸化膜中の電界を示している。
【０２８７】第６式は、シリコンと酸化膜における電界
の連続性の式である。第７式は、酸化膜にかかる電圧
は、ゲート電極とドレインとの間の電圧Ｖｇ−Ｖｄか
ら、シリコン中で、バンドがＥｇ（ここではＥｇ〜１．
２ｅＶとした）曲がったことによる、電位降下を引いた
電圧であることを示す式である。
【０２８８】ここで、バンド−バンド間トンネルによっ
て発生する全電流Ｉｄが、最大発生位置での発生量に比
例すると近似した場合、
【０２８９】
【数８】
【０２９０】
【数９】
【０２９１】となる。したがって、これらの関係式が成
り立つとき、縦軸にＩｄ／Ｅｓｉ2 、横軸に１／Ｅｓｉ
をとり、縦軸をＬＯＧスケールにより、グラフにプロッ
ト（いわゆるＦＮプロット）すれば、直線になることが
わかる。
【０２９２】さらに、この直線から外れた領域は、バン
ド−バンド間トンネルの特性をもった領域ではないと考
えられ、これにより、なだれ破壊が起こっている領域と
バンド−バンド間トンネルの領域とを区別することがで
きる。
【０２９３】図２６のＩｄ−Ｖｄ特性の結果を、ＦＮプ
ロットしたものを、図３０に示す。Ｖｄの絶対値＜６Ｖ
では、直線にのって傾斜しているが、Ｖｄの絶対値＜６
Ｖでは、直線から外れていることがわかる。したがっ
て、この結果から、図２４のＬｄ−Ｖｄ特性におけるＶ
ｄの絶対値＞６Ｖの領域は、Ｖｄの絶対値＜６Ｖのバン
ド−バンド間トンネルの領域とは特性が異なることがわ
かる。
【０２９４】このような、なだれ破壊の起こっている印
加電圧条件で書込動作を行なうと、以下のような特性の
悪化が生じる。
【０２９５】（１） 図２６の同一ＶｄにおけるＩｇと
Ｉｄの値に着目すれば、注入効率Ｉｇ／Ｉｄは、Ｖｄの
絶対値が増加すると単調に大きくなるが（横方向加速電
界の増大とともに、電子のエネルギーが大きくなり酸化
膜の障壁を越える電子の割合が増加する）、Ｖｄの絶対
値がさらに大きくなり、なだれ破壊が起こるようになる
と（図２６において、Ｖｄの絶対値＜６Ｖ）、注入効率
Ｉｇ／Ｉｄは減少していくことがわかる。したがって、
なだれ破壊が起こらないＶｄで書込を行なうことが、低
消費電流での高効率書込の実現に有効であることがわか
る。
【０２９６】（２） 図３１に、フローティングゲート
電極とコントロールゲート電極とを接続した図２６に示
すメモリセルと同一のｐチャネル型のＭＯＳ型メモリセ
ルで測定した場合の、Ｖｇ＝０ＶにおけるＩｄ−Ｖｄお
よびＩｇ−Ｖｄ特性を示す。ドレインディスターブセル
（書込する選択セルと同一のビット線に接続された非選
択メモリセル）の電圧印加条件に近い測定結果である図
３１において、Ｉｄに着目すれば、Ｖｄの絶対値＞７．
４Ｖにおいて、なだれ破壊が起き、Ｉｄの急激な増大が
起こっていることがわかる。
【０２９７】このように、ドレインディスターブセルに
おいて、なだれ破壊が起きるようなＶｄで書込を行なう
と、ドレインディスターブセルにおける消費電流が大き
く増加し、消費電力の増大を招く。また、書込電圧をチ
ップ内昇圧回路を用いて生成している場合においては、
電流供給能力に限界があるため、並列に書込可能なメモ
リセルの数が減少し、結果的に１メモリセル当りの書込
速度の低下を招くことになる。したがって、ドレインデ
ィスターブセルにおいてなだれ破壊が起きないようなＶ
ｄで書込を行なうことは重要となる。
【０２９８】以上の（１）、（２）に示す理由により、
選択メモリセルおよびドレインディスターブセルにおい
て、なだれ破壊が起こらないドレイン電圧での書込を行
なうことにより、デバイス特性の悪化を防ぐことが可能
となる。
【０２９９】（第１６実施例）この第１６実施例におい
ては、第１実施例に示すｐチャネル型ＭＯＳメモリセル
において、トンネル酸化膜４の膜厚を１５ｎｍ以下とな
るようにしたものである。
【０３００】第１実施例における不揮発性半導体記憶装
置においては、コントロールゲート電極７への正電位
と、ドレイン領域３への負電位の双方が同時に印加され
たときにのみ、電子注入電流が大きくなり、高速に書込
を行なうことができるが、ドレイン領域への負電位のみ
印加されたメモリセルでは、書込が起こらないという特
性を実現させている。したがって、バンド−バンド間ト
ンネル電流の発生量の大小がフローティングゲート電極
７とドレイン領域３との電位差の大小によって決定する
という特性を利用している。
【０３０１】したがって、第１実施例における書込方式
を用いる場合には、バンド−バンド間トンネル電流を効
果的に発生することが必要である。したがって、トンネ
ル酸化膜４の膜厚を１５ｎｍ以下として、比較的低電圧
でトンネル酸化膜４に高電界が印加されるようにするこ
とで、バンド−バンド間トンネル電流を効果的に発生す
ることが可能となり、その結果、高速書込を実現するこ
とが可能となる。
【０３０２】（第１７実施例）この第１７実施例におい
ては、第２または第３実施例において、書込時の最大消
費電流（ドレイン電流）が１メモリセル当り１μＡ以下
となるように書込電圧印加条件を設定するようにしたも
のである。
【０３０３】３Ｖもしくは５Ｖといった単一電源で動作
する不揮発性半導体記憶装置を構成することを実現させ
るためには、書込時に用いる高電位は、チップ内の昇圧
回路によって発生させている。この昇圧回路の電流供給
能力は概ね１ｍＡ以下である。したがって、書込時に発
生する最大消費電流が、この値を超えないようにするこ
とが必要である。
【０３０４】また、１メモリセル当りの実効書込速度を
高速化するためには、多数のメモリセルを同時に並列に
書込する方式を用いることが有効である。したがって、
書込電圧を非常に高くして、メモリセルの書込速度を速
くすれば、メモリセルの書換耐性の劣化が激しくなるな
どの特性の悪化を引き起こすが、多数のメモリセルを同
時に並列書込する方式を用いればそのような特性の悪化
を引き起こさずに１メモリセル当りの実効書込速度の高
速化を行なうことができる。
【０３０５】このように、多数のメモリセルを同時に並
列に書込をする方式を用いる場合、多少の回路の複雑化
が伴うため、通常最低１０００個以上のメモリセルを同
時に並列に書込を行ない、１メモリセル当りの実効書込
速度にして３桁以上の高速化を実現しないと、並列書込
方式採用の有意性が現われてこない。
【０３０６】このように、最低１０００個以上のメモリ
セルを同時に並列に書込を行なうには、上記の昇圧回路
の電流供給能力からくる書込時に発生する最大消費電流
１ｍＡ以下の制限により、１メモリセル当りの書込時に
発生する最大消費電流（ドレイン電流）が１μＡ以下に
することが必要となる。
【０３０７】したがって、１メモリセル当りの書込時に
発生する最大消費電流（ドレイン電流）が、１μＡ以下
となるように書込電圧印加条件を設定することで、最低
１０００個以上のメモリセルを同時に並列に書込を行な
うことができ、メモリセル当りの実効書込速度の高速化
を実現することができ、その結果、単一電源動作の不揮
発性半導体記憶装置を提供することが可能となる。
【０３０８】なお、今回開示された上記実施例は、すべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は上記した説明ではなく特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０３０９】
【発明の効果】第１、第４〜第１３、第１６〜第２２の
発明に係る不揮発性半導体記憶装置によれば、ドレイン
領域においてバンド−バンド間トンネル電流が発生し、
電子−正孔対が生成される。そのうち電子は横方向の電
界によりチャネル方向に加速され、高エネルギーを有す
るホットエレクトロンとなる。このとき、制御電極に正
電位が印加されているため、このホットエレクトロンは
容易にトンネル酸化膜に注入され、電荷蓄積電極まで達
することができる。このように、バンド−バンド間トン
ネル電流誘起ホットエレクトロン注入により、電荷蓄積
電極への電子の注入が行なわれる。
【０３１０】その結果、従来のｎチャネル型で形成され
たメモリセルにおいて問題とされていた、書込時にドレ
イン領域近傍でバンド−バンド間トンネル電流により発
生する電子−正孔対のうち、正孔がｐ型のドレイン領域
に引っ張られ、ドレイン領域内で、ホール濃度が高いた
めに散乱を起こしエネルギーを奪われ、高エネルギーを
有するホットホールが生じることがない。
【０３１１】また、本発明における構造において、仮に
ホットホールが存在した場合でも、電荷蓄積電極は正電
位になっているため、ホットホールが注入されることは
ない。したがって、トンネル酸化膜へのホットホールの
注入をなくすことができ、従来のｎチャネル型のメモリ
セルで問題となっていたホットホール注入によるトンネ
ル酸化膜の著しい劣化を防ぐことが可能となる。
【０３１２】さらに、ホットホールのトンネル酸化膜へ
の注入が起きないため、従来のｎチャネル型のメモリセ
ルにおいて、実効ゲート長の微細化を悪化させていた電
界緩和層の形成が不要となり、従来のｎチャネルメモリ
セルに比べより微細化が可能となり、すなわち高集積化
が可能となる。
【０３１３】次に、第２、第４〜第８、第１４、第１６
〜第２０の発明に係る不揮発性半導体記憶装置によれ
ば、電荷蓄積電極とドレイン領域との重なり領域上のト
ンネル酸化膜に強電界が印加される。その強電界によ
り、ＦＮトンネル現象が生じ、ドレイン領域からトンネ
ル酸化膜を介して電荷蓄積電極へ電子を注入することが
可能となる。その結果、書込時において、従来のｎチャ
ネル型のメモリセルにおいて問題となっていた、ドレイ
ン領域近傍において、バンド−バンド間トンネル電流に
より発生する電子−正孔対のうち、正孔がドレイン領域
へと引っ張られ、ドレイン領域内でホール濃度が高いた
めに散乱を起こしエネルギーを奪われ、正孔がホットホ
ールとなることがない。
【０３１４】また、本発明における構造において、仮に
ホットホールが存在しても、電荷蓄積電極には正電位が
印加されているために、ホットホールが注入されること
はない。したがって、トンネル酸化膜へのホットホール
注入を防止することができ、従来のｎチャネル型のメモ
リセルで大きな問題となっていたホットホールの注入に
よるトンネル酸化膜の著しい劣化を防ぐことが可能とな
る。
【０３１５】また、ホットホールの注入が起きないた
め、従来のｎチャネル型メモリセルで実効ゲート長さの
微細化を悪化させていた電界緩和層の形成が不要とな
る。その結果、従来のｎチャネル型メモリセルに比べ、
より微細化が可能となり、すなわち高集積化が可能とな
る。
【０３１６】次に、第３、第１５、第１６〜第１９の発
明に係る不揮発性半導体記憶装置によれば、チャネル領
域に正孔のチャネル層が形成され、この正孔のチャネル
層と電荷蓄積電極との間に介在するトンネル酸化膜に強
電界が印加される。したがって、このトンネル酸化膜に
おいて、ＦＮトンネル現象が生じ、電荷蓄積電極から正
孔のチャネル層へ電子の注入を行なうことができる。
【０３１７】その結果、チャネル層全面を用いて、電荷
蓄積電極から正孔の引き抜きを行なうことができるた
め、効率的にフラッシュメモリの消去動作を行なうこと
が可能となる。
【０３１８】次に、第２３、第２５、第２６の発明に係
る不揮発性半導体記憶装置によれば、第１および第２の
電位の２種類の電位を印加するのみでフラッシュメモリ
の読出動作を行なうことが可能となる。
【０３１９】次に、第２４、第２５、第２６の発明に係
る不揮発性半導体記憶装置によれば、ｐチャネル型のＤ
ＩＮＯＲ型フラッシュメモリの読出時において、２つの
電位を用いることにより、データの読出を行なうことが
可能となる。
【０３２０】次に、第４の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、デ
ータの書込時において、不揮発性半導体記憶装置の動作
を安定して行なうことが可能となる。その結果、データ
の書込時における不揮発性半導体記憶装置の信頼性を向
上させることが可能となる。
【０３２１】次に、第５の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、ｐ
型の埋込層を設けることにより、ｎ型領域とトンネル酸
化膜との界面でのホールの散乱によるホールの移動度の
低下を解消することができる。その結果、ホールの移動
度の低下を回避して、不揮発性半導体記憶装置の駆動力
の向上が可能となる。
【０３２２】次に、第６の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、電
荷蓄積電極をｎ型のポリシリコンとすることにより、ド
レイン領域における表面横方向電界が高くなり、ドレイ
ン領域におけるバンド−バンド間トンネル電流の発生が
増大し、かつ加速電界が増大する。そのため、ドレイン
領域において、電子が得るエネルギーが高くなり、書込
効率を向上させることができる。
【０３２３】その結果、書込速度の増大、書込耐圧の低
電圧化が可能となる。さらに、パンチスルー耐性が高く
なり、ゲート長の微細化および高集積化が可能となる。
【０３２４】次に、第７の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、電
荷蓄積電極をｐ型のポリシリコンとすることにより、ド
レイン領域における表面横方向電界が高くなり、バンド
−バンド間トンネル電流の発生量が増大する。そのた
め、ドレイン領域における加速電界が増大するため、電
子が得るエネルギーが高くなり、書込効率が向上する。
【０３２５】その結果、書込速度の増大もしくは書込耐
圧の低電圧化が可能となる。さらに、パンチスルー耐性
が高くなり、ゲート長さの微細化および高集積化が可能
となる。
【０３２６】次に、第８の発明に係る不揮発性半導体記
憶装置においては、第１および第２の発明であって、対
称構造とすることにより、ソース領域およびドレイン領
域の形成時におけるイオン注入時におけるマスクを削減
でき、マスク枚数の減少および製造工程数の削減による
コスト低減が可能となる。
【０３２７】次に、第９の発明に係る不揮発性半導体記
憶装置においては、第１の発明であって、電荷蓄積電極
の下方に位置するドレイン領域およびソース領域の不純
物濃度は５×１０19ｃｍ-3以下である。
【０３２８】これにより、バンド−バンド間トンネル電
流誘起ホットエレクトロン注入電流を用いて書込を行な
う不揮発性半導体記憶装置において、実効ゲート長さが
長く、かつ微細化すなわち高集積化が可能なメモリセル
を得ることが可能となる。
【０３２９】次に、第１０の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、電荷蓄積電
極の下方に位置するドレイン領域の不純物濃度は、５×
１０ 19ｃｍ-3の領域を含み、電荷蓄積電極の下方に位置
するソース領域の不純物濃度は、５×１０19ｃｍ-3以下
である。
【０３３０】この構造を用いることにより、ドレイン領
域でのバンド−バンド間トンネル電流の発生量を大きく
することができる。その結果、書込速度の向上および書
込時のドレイン電圧と制御電極電圧の低電圧化が可能と
なる。
【０３３１】次に、第１１の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、いわゆるＬ
ＤＤ構造が実現し、実効ゲート長さが長く、微細化すな
わち高集積化が可能なメモリセルを得ることが可能とな
る。
【０３３２】次に、第１２の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、ドレイン空
乏層における横方向電界が増大し、効率よく電子を高エ
ネルギー化することができる。その結果、不揮発性半導
体記憶装置の書込速度の向上および書込時の制御電極電
圧とドレイン電圧の低電圧化が可能となる。
【０３３３】次に、第１３の発明に係る不揮発性半導体
記憶装置においては、第１の発明であって、トンネル酸
化膜の膜厚を１５μｍ以下としている。これにより、た
とえば比較的低電圧で、トンネル酸化膜に高電界が印加
されるため、バンド−バンド間トンネル電流を効果的に
発生させることができる。その結果、書込時における高
速性を可能とすることができる。
【０３３４】次に、第１４の発明に係る不揮発性半導体
記憶装置においては、第２の発明であって、ソース領域
に形成された第５不純物領域により、メモリセルのパン
チスルー耐性を向上させることができる。また、ドレイ
ン領域に形成された第４不純物領域により、ドレイン領
域とｎ型領域との間の耐圧を向上させることが可能とな
る。
【０３３５】次に、第１５の発明に係る不揮発性半導体
記憶装置においては、第３の発明であって、消去時に、
ドレイン領域を開放状態にする開放手段を備えている。
【０３３６】これにより、不揮発性半導体記憶装置の消
去動作を安定して行なうことが可能となる。その結果、
不揮発性半導体記憶装置の動作の信頼性を向上させるこ
とが可能となる。
【０３３７】次に、第１６の発明に係る不揮発性半導体
記憶装置においては、第１、第２、第３の発明であっ
て、制御電極と電荷蓄積電極とソース領域とドレイン領
域とによりメモリセルが形成され、このメモリセルが複
数行および複数列に配列されたメモリセルアレイと、メ
モリセルの制御電極が接続されたワード線と、メモリセ
ルのドレイン領域が接続されたビット線とを有してい
る。
【０３３８】したがって、ｐチャネル型のメモリセルか
らなるたとえばＮＯＲ型のフラッシュメモリや、ＤＩＮ
ＯＲ型のフラッシュメモリを構成することが可能とな
る。
【０３３９】次に、第１７の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、メモリセ
ルと、周辺回路領域に形成されるトランジスタとのソー
ス領域およびドレイン領域のイオン注入のためのマスク
を削減することができる。その結果、マスク枚数の減少
および不揮発性半導体記憶装置の製造工程の削減による
コスト低減が可能となる。
【０３４０】次に、第１８の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、いわゆる
主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発
性半導体記憶装置において、選択トランジスタにｐチャ
ネル型トランジスタを用いている。この構造により、選
択トランジスタをメモリセルと同一のウェル内に形成す
ることが可能となる。
【０３４１】次に、第１９の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、いわゆる
主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発
性半導体記憶装置において、副ビット線が、金属配線材
から形成されている。
【０３４２】この構造により、従来のポリシリコン材料
による副ビット線に比べ、ドレイン領域とのコンタクト
抵抗を低くすることができる。また、金属配線材料を用
いることにより、配線抵抗が極めて低くなり、副ビット
線による寄生抵抗効果を抑えることができる。さらに、
メモリセル特性のばらつきを少なくすることも可能とな
る。さらに、メモリセル特性のばらつきを小さくするこ
とにより、１本の副ビット線に接続されるメモリセルの
数を増加することが可能となり、その結果、平均メモリ
セル面積を小さくすることが可能となる。
【０３４３】次に、第２０の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、不揮発性
半導体記憶装置の書込時において、なだれ破壊が起きる
ような負電位を印加した場合の、選択されないメモリセ
ルにおける消費電流が大きく増大し、メモリセルの消費
電力の増大を招くことや、書込電圧を、不揮発性半導体
記憶装置内の昇圧回路を用いて生成している場合におい
て、電流供給能力に制限があるため、並列に書込可能な
メモリセルの数が減少し、結果的に１メモリセル当りの
書込速度の低下を回避することが可能となる。
【０３４４】次に、第２１の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、メモリセ
ルの紫外線消去の後、メモリセルの読出電圧よりも低い
しきい値電圧を有している。
【０３４５】これにより、たとえば読出電圧よりしきい
値電圧が高い場合と比べ、消去状態のメモリセルのしき
い値と紫外線照射後のしきい値電圧との差が大きくな
る。このとき、書込時におけるドレインディスターブに
対する耐性が高まり、メモリセルの信頼性を向上させる
ことが可能となる。
【０３４６】次に、第２２の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、メモリセ
ルの紫外線消去の後、メモリセルの読出電圧よりも高い
しきい値電圧を有している。
【０３４７】これにより、読出時におけるディスターブ
に対する耐性が高まり、メモリセルの信頼性を向上させ
ることが可能となる。
【０３４８】次に、第２３の発明に係る不揮発性半導体
記憶装置によれば、第１および第２の２種類の電位を用
いることにより、ｐチャネル型のいわゆるＮＯＲ型のフ
ラッシュメモリの読出動作を行なうことが可能となる。
【０３４９】次に、第２４の発明に係る不揮発性半導体
記憶装置によれば、ｐチャネル型のいわゆるＤＩＮＯＲ
型フラッシュメモリの読出時において、２種類の電位を
用いることにより、読出動作を行なうことが可能とな
る。
【０３５０】次に、第２５の発明に係る不揮発性半導体
記憶装置においては、第２３または第２４の発明であっ
て、第１の電位は正の値の外部電源電位であり、第２の
電位は接地電位である。その結果、メモリセル内におい
ては、正の値の外部電源電位のみを用いることにより、
ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動
作を行なうことが可能となる。
【０３５１】次に、第２６の発明に係る不揮発性半導体
記憶装置においては、第２３または第２４の発明であっ
て、第１の電位は接地電位であり、第２の電位は負の値
の外部電源電位である。これにより、メモリセル内にお
いては、負の値の外部電源電位の１つの電位を用いるこ
とによりｐチャネル型ＤＩＮＯＲ型フラッシュメモリの
読出動作を行なうことが可能となる。
【０３５２】次に、第２７の発明に係る不揮発性半導体
記憶装置においては、第１６の発明であって、書込時に
おける最大消費電流であるドレイン電流が、１μＡ以下
となるように書込電圧印加条件が設定されている。
【０３５３】これにより、たとえば最低１０００個以上
のメモリセルを同時に並列に書込が可能となり、メモリ
セル当りの実効書込速度の高速化を実現することができ
る。さらに、単一電源動作の不揮発性半導体記憶装置を
作製することが可能となる。
【図面の簡単な説明】
【図１】 第１実施例における不揮発性半導体記憶装置
の書込動作を説明するための第１の図である。
【図２】 第１実施例における不揮発性半導体記憶装置
の書込動作を説明するための第２の図である。
【図３】 第１実施例における不揮発性半導体記憶装置
の消去動作を説明するための図である。
【図４】 第１実施例における不揮発性半導体記憶装置
の電圧印加条件を示す図である。
【図５】 第１実施例における不揮発性半導体記憶装置
の書込特性を示す図である。
【図６】 第１実施例における不揮発性半導体記憶装置
の消去特性を示す図である。
【図７】 第１実施例におけるフローティングゲートと
コントロールゲートとを接続した場合のＩｄ−Ｖｄ特性
およびＩｇ−Ｖｄ特性を示す図である。
【図８】 第２実施例における不揮発性半導体記憶装置
の構造を示すブロック図である。
【図９】 第３実施例における不揮発性半導体記憶装置
の構造を示すブロック図である。
【図１０】 従来のＮＯＲ型フラッシュメモリの書込お
よび消去特性を示す図である。
【図１１】 第３実施例における不揮発性半導体記憶装
置の書込および消去特性を示す図である。
【図１２】 第４実施例における不揮発性半導体記憶装
置の書込動作を説明するための図である。
【図１３】 第５実施例における不揮発性半導体記憶装
置の構造を示す断面図である。
【図１４】 第６実施例における不揮発性半導体記憶装
置の構造を示す断面図である。
【図１５】 第７実施例における不揮発性半導体記憶装
置の構造を示す断面図である。
【図１６】 第８実施例における不揮発性半導体記憶装
置の第１製造工程を示す断面図である。
【図１７】 第８実施例における不揮発性半導体記憶装
置の第２製造工程を示す断面図である。
【図１８】 第９実施例における不揮発性半導体記憶装
置の第１製造工程を示す断面図である。
【図１９】 第９実施例における不揮発性半導体記憶装
置の第２製造工程を示す断面図である。
【図２０】 第１０実施例における不揮発性半導体記憶
装置の構造を示す断面図である。
【図２１】 第１１実施例における不揮発性半導体記憶
装置の構造を示す断面図である。
【図２２】 第１２実施例における不揮発性半導体記憶
装置の構造を示す断面図である。
【図２３】 第１、第４〜第１２実施例におけるｎウェ
ルの他の状態を示す第１の図である。
【図２４】 第１、第４〜第１２実施例におけるｎウェ
ルの他の状態を示す第２の図である。
【図２５】 第１、第４〜第１２実施例におけるｎウェ
ルの他の状態を示す第３の図である。
【図２６】 第１５実施例における不揮発性半導体記憶
装置のＩｄ−Ｖｄ特性とＩｇ−Ｖｄ特性を示す図であ
る。
【図２７】 第１５実施例におけるなだれ現象を説明す
るための第１の図である。
【図２８】 第１５実施例におけるなだれ現象を説明す
るための第２の図である。
【図２９】 第１５実施例におけるなだれ現象を説明す
るための第３の図である。
【図３０】 第１５実施例における不揮発性半導体記憶
装置のバンド−バンド間トンネル電流ＩｄのＦＮプロッ
トを示す図である。
【図３１】 第１５実施例における不揮発性半導体記憶
装置のＶｇ＝０ＶにおけるＩｄ−Ｖｄ特性とＩｇ−Ｖｄ
特性を示す図である。
【図３２】 従来のＮＯＲ型メモリセルの書込動作を説
明するための模式図である。
【図３３】 従来のＮＯＲ型メモリセルの消去動作を説
明するための模式図である。
【図３４】 従来のＤＩＮＯＲ型メモリセルの書込動作
を説明するための模式図である。
【図３５】 従来のＤＩＮＯＲ型メモリセルの消去動作
を説明するための模式図である。
【図３６】 従来のＤＩＮＯＲ型メモリセルの電圧印加
条件を示す図である。
【図３７】 従来のＤＩＮＯＲ型メモリセルの書込特性
を示す図である。
【図３８】 従来のＤＩＮＯＲ型メモリセルの消去特性
を示す図である。
【図３９】 従来のｎ型ＭＯＳメモリセルにおけるバン
ド−バンド間トンネル現象を説明するための模式図であ
る。
【図４０】 従来のｎチャネル型ＭＯＳメモリセルの改
良された構造を示す断面図である。
【符号の説明】
１ ｎウェル、２ ソース領域、３ ドレイン領域、２
ａ，３ａ ｐｎ接合、４ トンネル酸化膜、５ フロー
ティングゲート電極、６ 絶縁膜、７ コントロールゲ
ート電極。なお、各図中、同一符号は、同一または相当
部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 味香 夏夫 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 榊原 清彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 ｎ型領域の表面に形成されたｐ型のソー
    ス領域およびｐ型のドレイン領域と、前記ソース領域と
    前記ドレイン領域とに挟まれたチャネル領域の上方にト
    ンネル酸化膜を介在して形成された電荷蓄積電極と、前
    記電荷蓄積電極の上方に絶縁膜を介在して形成された制
    御電極と、を有する不揮発性半導体記憶装置であって、 前記不揮発性半導体記憶装置のデータの書込時に、 前記ドレイン領域に、負電位を印加するための負電位印
    加手段と、 前記電荷蓄積電極に、正電位を印加するための正電位印
    加手段と、を備え、 前記ドレイン領域におけるバンド−バンド間トンネル電
    流誘起ホットエレクトロン注入により、前記ドレイン領
    域から前記電荷蓄積電極へ電子の注入を行なう、不揮発
    性半導体記憶装置。
  2. 【請求項２】 ｎ型領域の表面に形成されたｐ型のソー
    ス領域およびｐ型のドレイン領域と、前記ソース領域と
    前記ドレイン領域とに挟まれたチャネル領域の上方にト
    ンネル酸化膜を介在して形成された電荷蓄積電極と、前
    記電荷蓄積電極の上方に絶縁膜を介在して形成された制
    御電極と、を有する不揮発性半導体記憶装置であって、 前記不揮発性半導体記憶装置のデータの書込時に、 前記ドレイン領域に、負電位を印加するための負電位印
    加手段と、 前記電荷蓄積電極に、正電位を印加するための正電位印
    加手段と、を備え、 前記電荷蓄積電極と前記ドレイン領域とに挟まれた領域
    の前記トンネル酸化膜に強電界を印加して、ＦＮトンネ
    ル現象により前記ドレイン領域から前記電荷蓄積電極へ
    電子の注入を行なう、不揮発性半導体記憶装置。
  3. 【請求項３】 ｎ型領域の表面に形成されたｐ型のソー
    ス領域およびｐ型のドレイン領域と、前記ソース領域と
    前記ドレイン領域とに挟まれたチャネル領域の上方にト
    ンネル酸化膜を介在して形成された電荷蓄積電極と、前
    記電荷蓄積電極の上方に絶縁膜を介在して形成された制
    御電極と、を有する不揮発性半導体記憶装置であって、 前記不揮発性半導体記憶装置のデータの消去時に、 前記制御電極に、負電位を印加するための負電位印加手
    段と、 前記ソース領域および前記ｎ型領域に、正電位を印加す
    るための正電位印加手段と、を備え、 前記チャネル領域に正孔のチャネル層を形成し、前記正
    孔のチャネル層と前記電荷蓄積電極との間に介在する前
    記トンネル酸化膜に強電界を印加して、ＦＮトンネル現
    象により、前記電荷蓄積電極から前記正孔のチャネル層
    へ電子の注入を行なう、不揮発性半導体記憶装置。
  4. 【請求項４】 前記不揮発性半導体記憶装置は、 前記不揮発性半導体記憶装置のデータの書込時に、 前記ソース領域を開放状態にする開放手段と、 前記ｎ型領域を接地状態にする接地手段と、をさらに有
    する請求項１または請求項２に記載の不揮発性半導体記
    憶装置。
  5. 【請求項５】 前記チャネル領域は、ｐ型の埋込層を有
    する、請求項１または請求項２に記載の不揮発性半導体
    記憶装置。
  6. 【請求項６】 前記電荷蓄積電極は、ｎ型のポリシリコ
    ンである、請求項１または請求項２に記載の不揮発性半
    導体記憶装置。
  7. 【請求項７】 前記電荷蓄積電極は、ｐ型のポリシリコ
    ンである、請求項１または請求項２に記載の不揮発性半
    導体記憶装置。
  8. 【請求項８】 前記ソース領域と前記ドレイン領域と
    は、前記電荷蓄積電極および前記制御電極に対して、対
    称構造である、請求項１または請求項２に記載の不揮発
    性半導体記憶装置。
  9. 【請求項９】 前記ドレイン領域の、前記電荷蓄積電極
    の下方に位置する領域の不純物濃度は、５×１０19ｃｍ
    -3以下である、請求項１に記載の不揮発性半導体記憶装
    置。
  10. 【請求項１０】 前記ドレイン領域の、前記電荷蓄積電
    極の下方ち位置する領域の不純物濃度は、５×１０19ｃ
    ｍ-3の領域を含み、前記ソース領域の、前記電荷蓄積電
    極の下方に位置する領域の不純物濃度は、５×１０19ｃ
    ｍ-3以下である、請求項１に記載の不揮発性半導体記憶
    装置。
  11. 【請求項１１】 前記チャネル領域において、 前記ソース領域に接して形成され、前記ソース領域の不
    純物濃度よりも低濃度のｐ型不純物を有する第１不純物
    領域と、 前記ドレイン領域に接して形成され、前記ドレイン領域
    の不純物濃度よりも低濃度のｐ型不純物を有する第２不
    純物領域と、を備えた、請求項１に記載の不揮発性半導
    体記憶装置。
  12. 【請求項１２】 前記ｎ型領域において、 前記ドレイン領域に接し、前記ドレイン領域を取囲むよ
    うに形成されたｎ型の第３不純物領域を備えた、請求項
    １に記載の不揮発性半導体記憶装置。
  13. 【請求項１３】 前記トンネル酸化膜の膜厚さは、１５
    ｎｍ以下である、請求項１に記載の不揮発性半導体記憶
    装置。
  14. 【請求項１４】 前記ｎ型領域において、 前記ドレイン領域を取囲むように形成されたｐ型の第４
    不純物領域と、 前記ソース領域を取囲むように形成されたｎ型の第５不
    純物領域と、を備えた、請求項２に記載の不揮発性半導
    体記憶装置。
  15. 【請求項１５】 前記不揮発性半導体記憶装置は、 前記ドレイン領域を開放状態にする開放手段をさらに備
    えた、請求項３に記載の不揮発性半導体記憶装置。
  16. 【請求項１６】 前記制御電極と前記電荷蓄積電極と前
    記ソース領域と前記ドレイン領域とでメモリセルが形成
    され、 前記不揮発性半導体記憶装置は、 前記メモリセルが複数行および複数列に配列されたメモ
    リセルアレイと、 前記複数行に対応して、前記各々のメモリセルの制御電
    極が接続されたワード線と、 前記複数列に対応して、前記各々のメモリセルのドレイ
    ン領域が接続されたビット線と、を有する、請求項１、
    請求項２または請求項３に記載の不揮発性半導体記憶装
    置。
  17. 【請求項１７】 前記不揮発性半導体記憶装置は、 前記メモリセルの動作制御を行なう周辺回路が形成され
    る周辺回路領域をさらに備え、 前記周辺回路領域は、ｐチャネル型ＭＯＳトランジスタ
    を有し、 前記メモリセルの前記ソース領域と前記ドレイン領域と
    が、前記ｐチャネル型ＭＯＳトランジスタを構成するソ
    ース領域およびドレイン領域と同一の構造を有する、請
    求項１６に記載の不揮発性半導体記憶装置。
  18. 【請求項１８】 前記ビット線は、主ビット線と副ビッ
    ト線とを含み、 前記複数のメモリセルは、各々が複数行および複数列に
    配列された複数のメモリセルを含む複数のセクタに分割
    され、 前記複数のセクタに対応して設けられ、各々が対応する
    セクタ内の複数列に対応する複数の前記副ビット線を含
    む副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット
    線に接続する選択トランジスタを備え、 前記選択トランジスタは、ｐチャネル型トランジスタで
    ある、請求項１６に記載の不揮発性半導体記憶装置。
  19. 【請求項１９】 前記副ビット線は、金属配線材料であ
    る、請求項１６に記載の不揮発性半導体記憶装置。
  20. 【請求項２０】 前記負電圧印加手段は、 前記不揮発性半導体記憶装置の書込時に、 Ｖｄ−Ｉｄ特性において、（Ｖｄ：ドレイン電圧，Ｉ
    ｄ：ドレイン電流） Ｖｄの絶対値を増加させたときに、［（ｌｏｇＩｄ）／
    Ｖｄ］″の値が０となるＶｄの値Ｖｄ1 を求め、 Ｖｄの絶対値がＶｄ1 の値より小さい負電位を前記ドレ
    イン領域に印加して、 選択されるメモリセルおよびこの選択されるメモリセル
    と同一の前記ビット線に接続された選択されないメモリ
    セルにおいて、なだれ破壊が起きないようにした、請求
    項１６に記載の不揮発性半導体記憶装置。
  21. 【請求項２１】 前記メモリセルは、 前記メモリセルの紫外線消去の後、前記メモリセルの読
    出電圧よりも低いしきい値電圧を有する、請求項１６に
    記載の不揮発性半導体記憶装置。
  22. 【請求項２２】 前記メモリセルは、 前記メモリセルの紫外線消去の後、前記メモリセルの読
    出電圧よりも高いしきい値電圧を有する、請求項１６に
    記載の不揮発性半導体記憶装置。
  23. 【請求項２３】 ｎ型領域の表面に形成されたｐ型のソ
    ース領域およびｐ型のドレイン領域と、前記ソース領域
    と前記ドレイン領域とに挟まれたチャネル領域の上方に
    トンネル酸化膜を介在して形成された電荷蓄積電極と、
    前記電荷蓄積電極の上方に絶縁膜を介在して形成された
    制御電極とを有するメモリセルと、 前記メモリセルが複数行および複数列に配列されたメモ
    リセルアレイと、 前記複数行に対応して、前記各々のメモリセルの制御電
    極が接続されたワード線と、 前記複数列に対応して、前記各々のメモリセルのドレイ
    ン領域が接続されたビット線と、 前記各々のメモリセルのソース領域が接続されたソース
    線と、 前記所定のメモリセルの読出時に、 選択されない前記ビット線と、選択されない前記ワード
    線と、前記ソース線と、前記ｎ型領域とに、第１の電位
    を印加するための第１電位印加手段と、 選択される前記ビット線に、前記第１の電位よりも１〜
    ２Ｖ低い電位を印加するための第２電位印加手段と、 選択される前記ワード線に第２の電位を印加するための
    第３電位印加手段と、を有する、不揮発性半導体記憶装
    置。
  24. 【請求項２４】 ｎ型領域の表面に形成されたｐ型のソ
    ース領域およびｐ型のドレイン領域と、前記ソース領域
    と前記ドレイン領域とに挟まれたチャネル領域の上方に
    トンネル酸化膜を介在して形成された電荷蓄積電極と、
    前記電荷蓄積電極の上方に絶縁膜を介在して形成された
    制御電極とを有するメモリセルと、 前記メモリセルが複数行および複数列に配列されたメモ
    リセルアレイと、 前記複数列に対応して設けられた複数の主ビット線と、 前記複数のメモリセルに共通に設けられたソース線とを
    備え、 前記複数のメモリセルは、各々が複数行および複数列に
    配列された複数のメモリセルを含む複数のセクタに分割
    され、 前記複数のセクタに対応して設けられ、各々が対応する
    セクタ内の複数列に対応する複数の副ビット線を含む複
    数の副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット
    線に接続するセレクトゲートトランジスタとをさらに備
    え、 前記所定のメモリセルの読出時に、 選択されない前記主ビット線と、選択されない前記セレ
    クトゲートトランジスタと、前記ソース線と、前記ｎ型
    領域に第１の電位を印加するための第１電位印加手段
    と、 選択される前記主ビット線と、選択される前記副ビット
    線とに、第１の電位よりも１〜２Ｖ低い電位を印加する
    ための第２電位印加手段と、 選択されない副ビット線を開放状態にする開放手段と、 選択される前記セレクトゲートトランジスタに第２の電
    位を印加する第３電位印加手段と、を有する、不揮発性
    半導体記憶装置。
  25. 【請求項２５】 前記第１の電位は、正の値の外部電源
    電位であり、 前記第２の電位は、接地電位である、請求項２３または
    請求項２４に記載の不揮発性半導体記憶装置。
  26. 【請求項２６】 前記第１の電位は、接地電位であり、 前記第２の電位は、負の値の外部電源電位である、請求
    項２３または請求項２４に記載の不揮発性半導体記憶装
    置。
  27. 【請求項２７】 前記不揮発性半導体記憶装置の書込時
    における最大消費電流が、１メモリセル当り１μＡ以下
    となるように、前記負電位印加手段および前記正電位印
    加手段を用いて、前記ドレイン領域および前記電荷蓄積
    電極に負電位および正電位を印加する、請求項１６に記
    載の不揮発性半導体記憶装置。
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