JPH08330178A - Manufacture of multilayer ceramic capacitor - Google Patents

Manufacture of multilayer ceramic capacitor

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Publication number
JPH08330178A
JPH08330178A JP7137599A JP13759995A JPH08330178A JP H08330178 A JPH08330178 A JP H08330178A JP 7137599 A JP7137599 A JP 7137599A JP 13759995 A JP13759995 A JP 13759995A JP H08330178 A JPH08330178 A JP H08330178A
Authority
JP
Japan
Prior art keywords
internal electrode
ceramic green
chip
internal
detection pattern
Prior art date
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Pending
Application number
JP7137599A
Other languages
Japanese (ja)
Inventor
Katsutomo Aritomi
克朋 有富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Filing date
Publication date
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Priority to JP7137599A priority Critical patent/JPH08330178A/en
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Abstract

PURPOSE: To decide whether the inner electrode of a multilayer ceramic capacitor is formed while being spaced apart by a predetermined gap from the outer surface of a chip with high reliability and efficiency. CONSTITUTION: At a stripe electrodeless part 16 on a plurality of stacked ceramic green sheets 11, 12 constituting a mother laminate for a plurality of chips, a conductive shift detection pattern 17 is formed extending in parallel with the long side 14 of an inner electrode 13 while being spaced apart from a predetermined interval (a). When the gap of inner electrode 13 from the outer surface of a chip obtained by cutting the mother laminate is insufficient, the shift detection pattern 17 is taken into the chip at least partially to cause short circuit of a pair of outer electrodes. Consequently, incorrect state of inner electrode 13 can be grasped by measuring the resistance between the outer electrodes.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、積層セラミックコン
デンサの製造方法に関するもので、特に、内部電極の位
置適正に関する信頼性の向上を図るための改良に関する
ものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a monolithic ceramic capacitor, and more particularly to an improvement for improving the reliability of the proper position of internal electrodes.

【0002】[0002]

【従来の技術】積層セラミックコンデンサは、複数のセ
ラミックグリーンシートを積み重ねてプレスして得られ
たマザー積層体をカットすることにより得られる直方体
状のチップを備える。図5には、積層セラミックコンデ
ンサのためのチップ1が縦断面図で示されている。チッ
プ1の内部には、互いに平行に延びる複数の内部電極2
が形成されている。複数の内部電極2は、交互にチップ
1の一方または他方の端面にまで届き、チップ1の各端
面上で図示しない外部電極と電気的に接続される。
2. Description of the Related Art A laminated ceramic capacitor is provided with a rectangular parallelepiped chip obtained by cutting a mother laminated body obtained by stacking and pressing a plurality of ceramic green sheets. FIG. 5 shows a chip 1 for a monolithic ceramic capacitor in a longitudinal sectional view. Inside the chip 1, a plurality of internal electrodes 2 extending parallel to each other are provided.
Are formed. The plurality of internal electrodes 2 alternately reach one or the other end surface of the chip 1 and are electrically connected to external electrodes (not shown) on each end surface of the chip 1.

【0003】上述したチップ1を得るため、図6に示す
ようなセラミックグリーンシート3および4が用意され
る。これらセラミックグリーンシート3および4上に
は、長辺5および短辺6を有する複数の内部電極2が各
々の長辺5および短辺6をそれぞれ同じ方向に配向させ
ながら行および列をなすように形成されている。これら
のセラミックグリーンシート3および4は、次のような
態様で交互に積み重ねられる。すなわち、あるセラミッ
クグリーンシート3または4を介して、長辺5方向に隣
り合う各2つの内部電極2に対して1つの内部電極2が
共通に対向するとともに、短辺6方向に隣り合う各2つ
の内部電極2の間に規定される帯状の電極不存在部分7
が積み重ね方向に整列するように位置合わせされた状態
で、複数のセラミックグリーンシート3および4が交互
に積み重ねられる。次いで、プレス工程が実施され、複
数のチップ1のためのマザー積層体が提供される。
To obtain the above-mentioned chip 1, ceramic green sheets 3 and 4 as shown in FIG. 6 are prepared. On these ceramic green sheets 3 and 4, a plurality of internal electrodes 2 having long sides 5 and short sides 6 are arranged in rows and columns while orienting the respective long sides 5 and short sides 6 in the same direction. Has been formed. These ceramic green sheets 3 and 4 are alternately stacked in the following manner. That is, one internal electrode 2 is commonly opposed to each two internal electrodes 2 adjacent in the long side 5 direction via a certain ceramic green sheet 3 or 4, and each two internal electrodes 2 adjacent in the short side 6 direction. A strip-shaped electrode absent portion 7 defined between two internal electrodes 2
Are aligned so that they are aligned in the stacking direction, the plurality of ceramic green sheets 3 and 4 are stacked alternately. Then, a pressing process is performed to provide a mother stack for the plurality of chips 1.

【0004】マザー積層体は、次に、一点鎖線で示した
カット線8および9に沿ってカットされ、それによっ
て、個々の積層セラミックコンデンサのための複数のチ
ップ1が得られる。チップ1は、次いで焼成され、さら
にチップ1の両端部に外部電極を付与することにより、
所望の積層セラミックコンデンサとされる。
The mother laminate is then cut along the cut lines 8 and 9 indicated by the dash-dotted lines, whereby a plurality of chips 1 for the individual laminated ceramic capacitors are obtained. The chip 1 is then fired, and by applying external electrodes to both ends of the chip 1,
It is a desired monolithic ceramic capacitor.

【0005】[0005]

【発明が解決しようとする課題】上述のようにして得ら
れた積層セラミックコンデンサにおいて、絶縁抵抗のよ
うな電気的特性が十分に満足されないものは、出荷段階
において確実に排除されなければならない。たとえば、
内部電極2とチップ1の外表面との間に形成されるギャ
ップが不十分な場合、さらには内部電極2がチップ1の
外表面から露出する場合には、所望の絶縁抵抗が得られ
なかったり、極端な場合には、電気的短絡不良を招いた
りする。
Among the monolithic ceramic capacitors obtained as described above, the ones whose electrical characteristics such as insulation resistance are not sufficiently satisfied must be reliably eliminated at the shipping stage. For example,
If the gap formed between the internal electrode 2 and the outer surface of the chip 1 is insufficient, or if the internal electrode 2 is exposed from the outer surface of the chip 1, a desired insulation resistance may not be obtained. In extreme cases, an electric short circuit may be caused.

【0006】絶縁抵抗のような電気的特性は、たとえ
ば、図7に示したカット線8と内部電極2との位置関係
に大きく左右される。図7において、bは、内部電極2
の長辺5と平行にカットするための設計上のカット線8
間の距離を示している。この距離bは、カット装置にお
いて正確に設定することができる。また、dは、内部電
極2の長辺5からチップ1の外表面までの必要最小ギャ
ップを示している。したがって、一点鎖線で示したカッ
ト線8でカットされたときには、絶縁抵抗に関して満足
な特性が得られる。これに対して、二点鎖線で示したカ
ット線8aでカットされた場合には、上述の必要最小ギ
ャップdが確保されず、絶縁抵抗に関して満足な特性が
得られない。
The electrical characteristics such as insulation resistance are greatly influenced by the positional relationship between the cut line 8 and the internal electrode 2 shown in FIG. 7, for example. In FIG. 7, b is the internal electrode 2
Design cut line 8 for cutting parallel to the long side 5 of
Shows the distance between. This distance b can be set accurately in the cutting device. Further, d represents the minimum required gap from the long side 5 of the internal electrode 2 to the outer surface of the chip 1. Therefore, when cut by the cut line 8 shown by the alternate long and short dash line, satisfactory characteristics with respect to insulation resistance are obtained. On the other hand, when the cutting is performed along the cut line 8a shown by the chain double-dashed line, the above-mentioned required minimum gap d is not ensured, and satisfactory characteristics regarding the insulation resistance cannot be obtained.

【0007】なお、カット線8aでカットされた場合で
あっても、あくまでも内部電極2がチップ1の外表面か
ら露出することがないので、当初は十分な絶縁抵抗を有
していることもある。しかしながら、積層セラミックコ
ンデンサを実装した後、使用を続けているうちに、たと
えば高湿度下に置かれるなどして、絶縁抵抗特性が劣化
することがある。上述の必要最小ギャップdは、このよ
うな条件下でも、満足な絶縁抵抗が維持できるように選
ばれている。
Even when cut by the cut line 8a, the internal electrode 2 is never exposed from the outer surface of the chip 1, so that it may initially have a sufficient insulation resistance. . However, after the laminated ceramic capacitor is mounted, it may be placed in high humidity while being continuously used, and the insulation resistance characteristics may deteriorate. The above-mentioned required minimum gap d is selected so that a satisfactory insulation resistance can be maintained even under such a condition.

【0008】また、内部電極2がチップ1の外表面から
露出するほどにカット線8aがずれた場合には、チップ
1の外観を目視することにより、これを発見できること
がある。たとえば、内部電極2を構成する金属が貴金属
であれば、その後の外部電極の形成の際に行なわれるめ
っきにおいて、内部電極2上にもめっきが施されるの
で、内部電極2の露出を比較的判別しやすい。これに対
して、内部電極2を構成する金属が卑金属の場合には、
露出した内部電極2は、外部電極の形成工程に至るまで
の間に酸化されてしまい、めっきが付与されず、また、
セラミックの色調と似た色調を有しているので、極めて
判別しにくい状態となる。
If the cut line 8a is displaced to such an extent that the internal electrode 2 is exposed from the outer surface of the chip 1, this may be found by visually observing the external appearance of the chip 1. For example, if the metal forming the internal electrode 2 is a noble metal, the internal electrode 2 is also exposed because the internal electrode 2 is also plated in the plating performed when the external electrode is formed thereafter. Easy to distinguish. On the other hand, when the metal forming the internal electrode 2 is a base metal,
The exposed internal electrode 2 is oxidized during the process of forming the external electrode, plating is not applied, and
Since it has a color tone similar to that of ceramics, it is extremely difficult to distinguish.

【0009】また、いずれにしても、内部電極2の位置
の不適正を確実かつ能率的に発見して、高い信頼性をも
って絶縁抵抗特性の不満足な積層セラミックコンデンサ
を排除することは、比較的困難である。このような内部
電極2の位置の不適正は、たとえば、セラミックグリー
ンシート3および4の積み重ね工程またはプレス工程に
おける内部電極2のずれ、カット工程におけるカット面
の偏向、等によって生じ得る。そして、最近の積層セラ
ミックコンデンサの小型化、高容量化が進む中、内部電
極2の面積をできるだけ大きくするため、ギャップが狭
くなる傾向があり、その結果、内部電極2の位置が不適
正になり得る確率もより高められることになる。
In any case, it is relatively difficult to detect the inadequacy of the position of the internal electrode 2 reliably and efficiently, and to eliminate the monolithic ceramic capacitor having unsatisfactory insulation resistance characteristics with high reliability. Is. Such an improper position of the internal electrode 2 may be caused by, for example, displacement of the internal electrode 2 in the stacking process or pressing process of the ceramic green sheets 3 and 4, deflection of the cut surface in the cutting process, and the like. Then, with the recent progress in miniaturization and high capacity of multilayer ceramic capacitors, since the area of the internal electrode 2 is made as large as possible, the gap tends to be narrowed, and as a result, the position of the internal electrode 2 becomes incorrect. The probability of gaining will also be increased.

【0010】そこで、この発明の目的は、内部電極の位
置の適否の判断を高い信頼性をもって能率的に行なうこ
とができる、積層セラミックコンデンサの製造方法を提
供しようとすることである。
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a monolithic ceramic capacitor which enables highly reliable and efficient determination of the position of the internal electrode.

【0011】[0011]

【課題を解決するための手段】この発明は、長辺および
短辺を有する複数の内部電極が各々の長辺および短辺を
それぞれ同じ方向に配向させて形成された複数のセラミ
ックグリーンシートを用意する工程と、セラミックグリ
ーンシートを介して、長辺方向に隣り合う各2つの内部
電極に対して1つの内部電極が共通に対向するととも
に、短辺方向に隣り合う各2つの内部電極の間に規定さ
れる帯状の電極不存在部分が積み重ね方向に整列するよ
うに位置合わせされた状態で、複数のセラミックグリー
ンシートを積み重ねてプレスし、それによって複数の積
層セラミックコンデンサのためのマザー積層体を得る工
程と、マザー積層体をカットすることにより個々の積層
セラミックコンデンサのための複数のチップを得る工程
とを備える、積層セラミックコンデンサの製造方法に向
けられるものであって、上述した技術的課題を解決する
ため、次の構成を備えることを特徴としている。
The present invention provides a plurality of ceramic green sheets in which a plurality of internal electrodes having long sides and short sides are formed by orienting the respective long sides and short sides in the same direction. And one internal electrode commonly faces each two adjacent internal electrodes in the long side direction via the ceramic green sheet, and between each two internal electrodes adjacent in the short side direction. A plurality of ceramic green sheets are stacked and pressed with the defined strip-shaped electrode-free portions aligned in the stacking direction, thereby obtaining a mother laminated body for a plurality of laminated ceramic capacitors. And a step of obtaining a plurality of chips for individual monolithic ceramic capacitors by cutting the mother laminated body. It is one that is directed to a process for the preparation of ceramic capacitors, in order to solve the technical problems described above, is characterized in that it comprises the following configuration.

【0012】すなわち、この発明では、セラミックグリ
ーンシートを用意する工程において、帯状の電極不存在
部分において内部電極の長辺と平行に延びかつ内部電極
との間で所定の間隔を隔てて位置する導電性のずれ検出
パターンが形成された、そのようなセラミックグリーン
シートが用意されることを特徴としている。この発明に
おいて、好ましくは、前記ずれ検出パターンと内部電極
との間隔aは、 a=b−(c+d) (ただし、bは内部電極の長辺と平行にカットするため
の設計上のカット線間の距離、cは内部電極の短辺方向
の寸法、dは内部電極の長辺からチップの外表面までの
必要最小ギャップである。)となるように選ばれる。
That is, according to the present invention, in the step of preparing the ceramic green sheet, the conductive material that extends parallel to the long side of the internal electrode in the strip-shaped electrode absent portion and is located at a predetermined distance from the internal electrode. It is characterized in that such a ceramic green sheet having a sex deviation detection pattern is prepared. In the present invention, preferably, the distance a between the displacement detection pattern and the internal electrode is a = b- (c + d) (where, b is a designed cut line for cutting parallel to the long side of the internal electrode). , C is the dimension of the internal electrode in the short side direction, and d is the minimum required gap from the long side of the internal electrode to the outer surface of the chip.).

【0013】また、この発明は、内部電極が卑金属を含
む場合により有利に適用される。
Further, the present invention is more advantageously applied when the internal electrodes contain a base metal.

【0014】[0014]

【作用】この発明では、ずれ検出パターン上にカット線
が位置すれば、内部電極の位置が不適正であることにな
る。ずれ検出パターン上にカット線が位置すれば、チッ
プ内にずれ検出パターンが存在することになり、このず
れ検出パターンが外部電極間を短絡するので、外部電極
間の抵抗を測定することにより、内部電極の位置の不適
正を、短絡状態として把握することができる。
In the present invention, if the cut line is located on the deviation detection pattern, the position of the internal electrode is incorrect. If the cut line is located on the deviation detection pattern, it means that there is a deviation detection pattern in the chip.This deviation detection pattern short-circuits the external electrodes, so by measuring the resistance between the external electrodes, the internal Inappropriate electrode positions can be grasped as a short-circuited state.

【0015】[0015]

【発明の効果】したがって、この発明によれば、内部電
極が外部から明確にあるいは全く見えない場合であって
も、確実にかつ能率的に内部電極の位置の適否を判定す
ることができる。それゆえ、高い信頼性をもって、絶縁
抵抗特性不良を招く積層セラミックコンデンサを排除す
ることができる。
As described above, according to the present invention, the suitability of the position of the internal electrode can be reliably and efficiently determined even when the internal electrode cannot be clearly or completely seen from the outside. Therefore, it is possible to eliminate with high reliability a monolithic ceramic capacitor that causes defective insulation resistance characteristics.

【0016】前述のように、ずれ検出パターンと内部電
極との間隔aが、 a=b−(c+d) となるように選ばれていると、必要最小ギャップdが確
保されているときはカット線がずれ検出パターンを通ら
ず、必要最小ギャップdが確保されないときにのみカッ
ト線がずれ検出パターンを通るので、内部電極の位置の
適否の判定の精度をより高めることができる。
As described above, when the distance a between the displacement detection pattern and the internal electrode is selected to be a = b- (c + d), the cut line is obtained when the required minimum gap d is secured. Does not pass through the shift detection pattern, and the cut line passes through the shift detection pattern only when the required minimum gap d is not ensured, so that the accuracy of determining the suitability of the position of the internal electrode can be further increased.

【0017】また、この発明が、卑金属を含む内部電極
を有する積層セラミックコンデンサに適用されたとき、
そのような内部電極は、チップの外表面から露出して
も、目視では確認が困難であるので、特にずれ検出パタ
ーンの意義が重要となる。
When the present invention is applied to a monolithic ceramic capacitor having internal electrodes containing a base metal,
Even if such an internal electrode is exposed from the outer surface of the chip, it is difficult to visually confirm it, so that the significance of the deviation detection pattern is particularly important.

【0018】[0018]

【実施例】図1は、図6に相当の図であって、この発明
の一実施例による積層セラミックコンデンサの製造方法
において用意されるセラミックグリーンシート11およ
び12を示す平面図である。複数の積層セラミックコン
デンサのためのマザー積層体を得るため、これらセラミ
ックグリーンシート11および12は、交互に積み重ね
られる。
1 is a plan view corresponding to FIG. 6, showing ceramic green sheets 11 and 12 prepared in a method for manufacturing a monolithic ceramic capacitor according to an embodiment of the present invention. These ceramic green sheets 11 and 12 are alternately stacked to obtain a mother laminate for a plurality of laminated ceramic capacitors.

【0019】セラミックグリーンシート11および12
上には、それぞれ、複数の内部電極13が形成されてい
る。複数の内部電極13は、それぞれ、長辺14および
短辺15を有し、各々の長辺14および短辺15をそれ
ぞれ同じ方向に配向させている。また、短辺15方向に
隣り合う各2つの内部電極13の間には、帯状の電極不
存在部分16が位置している。
Ceramic green sheets 11 and 12
A plurality of internal electrodes 13 are formed on each. Each of the plurality of internal electrodes 13 has a long side 14 and a short side 15, and the long sides 14 and the short sides 15 are oriented in the same direction. In addition, a strip-shaped electrode absent portion 16 is located between each two internal electrodes 13 adjacent to each other in the direction of the short side 15.

【0020】これらのセラミックグリーンシート11お
よび12が交互に積み重ねられたとき、次のような状態
となる。まず、図6に示したセラミックグリーンシート
3および4の場合と同様、あるセラミックグリーンシー
ト11または12を介して、長辺14方向に隣り合う各
2つの内部電極13に対して1つの内部電極13が共通
に対向する。また、セラミックグリーンシート11にお
ける短辺15方向に隣り合う各2つの内部電極13の間
に規定される帯状の電極不存在部分16が、積み重ね方
向に整列するように位置合わせされる。
When these ceramic green sheets 11 and 12 are alternately stacked, the following state is obtained. First, as in the case of the ceramic green sheets 3 and 4 shown in FIG. 6, one internal electrode 13 is provided for each two internal electrodes 13 adjacent in the direction of the long side 14 via a certain ceramic green sheet 11 or 12. Are facing each other in common. Further, the strip-shaped electrode nonexisting portions 16 defined between the two internal electrodes 13 adjacent to each other in the short side 15 direction of the ceramic green sheet 11 are aligned so as to be aligned in the stacking direction.

【0021】上述した内部電極13に加えて、セラミッ
クグリーンシート11および12上には、帯状の電極不
存在部分16において内部電極13の長辺14と平行に
延びかつ内部電極13との間で所定の間隔a(図2参
照)を隔てて位置する導電性のずれ検出パターン17が
形成されている。ずれ検出パターン17は、好ましく
は、内部電極13と同時にたとえば印刷により形成され
る。これによって、ずれ検出パターン17と内部電極1
3との一定の位置関係が保証されるからである。
In addition to the above-mentioned internal electrode 13, on the ceramic green sheets 11 and 12, the strip-shaped electrode-free portion 16 extends in parallel with the long side 14 of the internal electrode 13 and has a predetermined distance from the internal electrode 13. The conductive misregistration detection pattern 17 is formed at a distance a (see FIG. 2). The shift detection pattern 17 is preferably formed simultaneously with the internal electrode 13 by printing, for example. As a result, the deviation detection pattern 17 and the internal electrode 1
This is because a fixed positional relationship with 3 is guaranteed.

【0022】前述したような状態で積み重ねられた複数
のセラミックグリーンシート11および12は、次いで
プレスされ、それによってマザー積層体が提供される。
マザー積層体は、次に、カット線18および19に沿っ
てカットされる。これによって、図3に示すような個々
の積層セラミックコンデンサ20のための複数のチップ
21が得られる。チップ21は、次いで焼成され、さら
にチップ21の両端部に外部電極22および23を付与
することにより、所望の積層セラミックコンデンサ20
が得られる。
The plurality of ceramic green sheets 11 and 12 stacked in the above-described state are then pressed to provide a mother laminate.
The mother laminate is then cut along cut lines 18 and 19. As a result, a plurality of chips 21 for individual monolithic ceramic capacitors 20 as shown in FIG. 3 are obtained. The chip 21 is then fired, and external electrodes 22 and 23 are applied to both ends of the chip 21 so that the desired multilayer ceramic capacitor 20 is obtained.
Is obtained.

【0023】図2には、セラミックグリーンシート11
または12の一部が拡大されて示されている。図2を参
照して、内部電極13とずれ検出パターン17との好ま
しい位置関係について説明する。ずれ検出パターン17
と内部電極13との間隔aは、好ましくは、 a=b−(c+d) となるように選ばれる。ここで、bは、内部電極13の
長辺14と平行にカットするための設計上のカット線1
8間の距離であり、cは、内部電極13の短辺15方向
の寸法であり、dは、内部電極13の長辺14からチッ
プ21の外表面までの必要最小ギャップである。
FIG. 2 shows a ceramic green sheet 11
Alternatively, a part of 12 is shown enlarged. With reference to FIG. 2, a preferable positional relationship between the internal electrodes 13 and the displacement detection pattern 17 will be described. Deviation detection pattern 17
The distance a between the internal electrode 13 and the internal electrode 13 is preferably selected so that a = b- (c + d). Here, b is a designed cut line 1 for cutting parallel to the long side 14 of the internal electrode 13.
8 is a distance between them, c is a dimension of the internal electrode 13 in the direction of the short side 15, and d is a required minimum gap from the long side 14 of the internal electrode 13 to the outer surface of the chip 21.

【0024】上述のように間隔aを選ぶことにより、カ
ット線18の位置が適正であり、必要最小ギャップdが
確保されている間は、カット線18がずれ検出パターン
17上に位置することはなく、したがって、図3に示す
ように、内部電極13の位置が適正なチップ21が得ら
れていることが保証される。これに対して、図2に二点
鎖線で示すカット線18aのように、必要最小ギャップ
dが確保されないカット状態となると、カット線18a
がずれ検出パターン17上に位置し、図4に示すよう
に、チップ21内にずれ検出パターン17の少なくとも
一部が取り込まれることになる。このように、ずれ検出
パターン17がチップ21内に存在すると、ずれ検出パ
ターン17が1対の外部電極22および23間を短絡す
る状態となり、外部電極22および23間の抵抗を測定
することにより、直ちにかつ確実に内部電極13の位置
が不適正であることを検出することができる。
By selecting the distance a as described above, the cut line 18 is not positioned on the deviation detection pattern 17 while the position of the cut line 18 is proper and the necessary minimum gap d is secured. Therefore, as shown in FIG. 3, it is assured that the chip 21 having the proper position of the internal electrode 13 is obtained. On the other hand, like the cut line 18a shown by the chain double-dashed line in FIG.
Is located on the misregistration detection pattern 17, and as shown in FIG. 4, at least a part of the misregistration detection pattern 17 is taken into the chip 21. As described above, when the displacement detection pattern 17 exists in the chip 21, the displacement detection pattern 17 short-circuits the pair of external electrodes 22 and 23, and the resistance between the external electrodes 22 and 23 is measured. Immediately and reliably, it is possible to detect that the position of the internal electrode 13 is incorrect.

【0025】なお、ずれ検出パターン17の幅は、導電
性を確保できる程度で十分である。たとえば、ずれ検出
パターン17の幅は、5μm 程度とされる。以上、この
発明を、好ましい実施例に関連して説明したが、この発
明の範囲内において、その他種々の変形例が可能であ
る。たとえば、図示の実施例では、ずれ検出パターン1
7が、すべての電極不存在部分16に形成されたが、1
個または数個の電極不存在部分ごとに、ずれ検出パター
ンが形成されてもよい。
It should be noted that the width of the displacement detection pattern 17 is sufficient to ensure conductivity. For example, the width of the deviation detection pattern 17 is about 5 μm. Although the present invention has been described above with reference to the preferred embodiments, various other modifications are possible within the scope of the present invention. For example, in the illustrated embodiment, the shift detection pattern 1
7 was formed on all electrode-free portions 16, but 1
The shift detection pattern may be formed for each or several electrode-free portions.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例による積層セラミックコン
デンサの製造方法において用意されるセラミックグリー
ンシート11および12を示す平面図である。
FIG. 1 is a plan view showing ceramic green sheets 11 and 12 prepared in a method for manufacturing a monolithic ceramic capacitor according to an embodiment of the present invention.

【図2】図1に示したセラミックグリーンシート11ま
たは12の一部を拡大して示す平面図である。
FIG. 2 is an enlarged plan view showing a part of the ceramic green sheet 11 or 12 shown in FIG.

【図3】図1に示したセラミックグリーンシート11お
よび12を用いて適正に製造されたチップ21を備える
積層セラミックコンデンサ20を示す平面断面図であ
る。
FIG. 3 is a plan sectional view showing a monolithic ceramic capacitor 20 including a chip 21 appropriately manufactured by using the ceramic green sheets 11 and 12 shown in FIG.

【図4】図3に相当の図であって、図1に示したセラミ
ックグリーンシート11および12を用いて不適正に製
造されたチッブ21を備える積層セラミックコンデンサ
20を示す平面断面図である。
4 is a plan sectional view corresponding to FIG. 3 and showing a multilayer ceramic capacitor 20 including a chip 21 improperly manufactured using the ceramic green sheets 11 and 12 shown in FIG. 1. FIG.

【図5】この発明にとって興味ある積層セラミックコン
デンサのためのチップ1を示す縦断面図である。
FIG. 5 is a longitudinal sectional view showing a chip 1 for a laminated ceramic capacitor which is of interest to the present invention.

【図6】図1に相当の図であって、図5に示したチップ
1を得るために用意されるセラミックグリーンシート3
および4を示す平面図である。
6 is a view corresponding to FIG. 1, and is a ceramic green sheet 3 prepared to obtain the chip 1 shown in FIG.
It is a top view which shows and 4.

【図7】図2に相当の図であって、図6に示したセラミ
ックグリーンシート3または4の一部を拡大して示す平
面図である。
7 is a plan view corresponding to FIG. 2 and showing a part of the ceramic green sheet 3 or 4 shown in FIG. 6 in an enlarged manner.

【符号の説明】[Explanation of symbols]

11,12 セラミックグリーンシート 13 内部電極 14 長辺 15 短辺 16 電極不存在部分 17 ずれ検出パターン 18,18a,19 カット線 20 積層セラミックコンデンサ 21 チップ 22,23 外部電極 11, 12 Ceramic green sheet 13 Internal electrode 14 Long side 15 Short side 16 Electrode non-existing part 17 Displacement detection pattern 18, 18a, 19 Cut line 20 Multilayer ceramic capacitor 21 Chip 22, 23 External electrode

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 長辺および短辺を有する複数の内部電極
が各々の長辺および短辺をそれぞれ同じ方向に配向させ
て形成された複数のセラミックグリーンシートを用意
し、 前記セラミックグリーンシートを介して、長辺方向に隣
り合う各2つの前記内部電極に対して1つの前記内部電
極が共通に対向するとともに、短辺方向に隣り合う各2
つの前記内部電極の間に規定される帯状の電極不存在部
分が積み重ね方向に整列するように位置合わせされた状
態で、複数のセラミックグリーンシートを積み重ねてプ
レスし、それによって複数の積層セラミックコンデンサ
のためのマザー積層体を得、 前記マザー積層体をカットすることにより個々の積層セ
ラミックコンデンサのための複数のチップを得る、各工
程を備える、積層セラミックコンデンサの製造方法にお
いて、 前記セラミックグリーンシートを用意する工程は、前記
帯状の電極不存在部分において前記内部電極の長辺と平
行に延びかつ前記内部電極との間で所定の間隔を隔てて
位置する導電性のずれ検出パターンが形成された、その
ようなセラミックグリーンシートを用意する工程を備え
ることを特徴とする、積層セラミックコンデンサの製造
方法。
1. A plurality of ceramic green sheets each having a plurality of internal electrodes having long sides and short sides formed by orienting the respective long sides and short sides in the same direction are provided, and the ceramic green sheets are interposed therebetween. One of the internal electrodes is commonly opposed to each of the two internal electrodes adjacent to each other in the long side direction, and two internal electrodes are adjacent to each other in the short side direction.
A plurality of ceramic green sheets are stacked and pressed in a state where the strip-shaped electrode-absent portions defined between the two internal electrodes are aligned so as to be aligned in the stacking direction. In order to obtain a mother laminated body for obtaining a plurality of chips for individual laminated ceramic capacitors by cutting the mother laminated body, the method includes the steps of: In the step of forming a conductive deviation detection pattern that extends in parallel with the long side of the internal electrode in the strip-shaped electrode absent portion and is located at a predetermined distance from the internal electrode, Such a ceramic green sheet is prepared. Method of manufacturing the capacitor.
【請求項2】 前記ずれ検出パターンと内部電極との間
隔aは、 a=b−(c+d) (ただし、bは内部電極の長辺と平行にカットするため
の設計上のカット線間の距離、cは内部電極の短辺方向
の寸法、dは内部電極の長辺からチップの外表面までの
必要最小ギャップである。)となるように選ばれる、請
求項1に記載の積層セラミックコンデンサの製造方法。
2. The distance a between the displacement detection pattern and the internal electrode is a = b- (c + d) (where, b is the distance between designed cut lines for cutting parallel to the long side of the internal electrode). , C is a dimension in the short side direction of the internal electrode, and d is a required minimum gap from the long side of the internal electrode to the outer surface of the chip.) Of the multilayer ceramic capacitor according to claim 1. Production method.
【請求項3】 前記内部電極は、卑金属を含む、請求項
1または2に記載の積層セラミックコンデンサの製造方
法。
3. The method of manufacturing a monolithic ceramic capacitor according to claim 1, wherein the internal electrode contains a base metal.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016101A (en) * 2008-07-02 2010-01-21 Murata Mfg Co Ltd Method for manufacturing laminated type electronic component
JP2010080745A (en) * 2008-09-26 2010-04-08 Tdk Corp Method for manufacturing feedthrough capacitor

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