JPH08330429A - 障壁のない半導体構造 - Google Patents

障壁のない半導体構造

Info

Publication number
JPH08330429A
JPH08330429A JP8138641A JP13864196A JPH08330429A JP H08330429 A JPH08330429 A JP H08330429A JP 8138641 A JP8138641 A JP 8138641A JP 13864196 A JP13864196 A JP 13864196A JP H08330429 A JPH08330429 A JP H08330429A
Authority
JP
Japan
Prior art keywords
metal
layer
conductor
filling
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8138641A
Other languages
English (en)
Inventor
Qi-Zhong Hong
− ゾング ホング クィ
Wei-Yung Hsu
− ユング フス ウェイ
Shin-Puu Jeng
− プー ジェング シン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH08330429A publication Critical patent/JPH08330429A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/042—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers
    • H10W20/045—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers for deposition from the gaseous phase, e.g. for chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/083—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being via holes penetrating underlying conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/42—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 半導体等のデバイス中の隣接しない層間に金
属−金属の接続を確立するための方法と装置。 【解決手段】 基板の上に第１の金属導体層（２２）が
設けられ、それを覆うように反射防止キャップ（２６）
が設けられる。誘電体層（２８）の上表面から第１の金
属導体（２２）へ延びる通路（３０）を、充填金属（３
４）で以て本質的に充填する。誘電体層（２８）の少な
くとも一部分と本質的に充填された通路とを覆って第２
の金属導体層（３６）が取り付けられ、第１の金属導体
（２２）と第２の金属導体（３６）とが電気的につなが
れる。オプションとして、通路（３０）の少なくとも一
部分に沿って拡散ライナー（３３）が設けられる。通路
充填金属（３４）と第２の導体層（３６）とを一体化し
て形成することもでき、充填金属（３４）と、導体層
（２２、３６）の少なくとも一方とが同じマトリクス金
属を含むことが好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体製品に関する
ものであり、更に詳細には隣接する導体レベル間に電気
的接続を確立するために、導電性材料で充填すべき、隣
接電気的導体レベル間に延びるキャビティを有する半導
体製品とそのような製品を作製する方法とに関する。
【０００２】
【従来の技術】半導体部品を今以上に小型化することに
ついては数多くの障害が存在する。それらの障害のうち
にはデバイスの適正な動作を保証するための金属相互接
続層の充填が含まれる。金属相互接続信号ラインは、絶
縁層中に形成されたビアを貫通して集積回路の下側導電
層とコンタクトを形成する。そのビアは、デバイスの最
適な動作を保証するように、相互接続層を形成するため
に使用される金属で以て完全に充填されることが望まし
い。
【０００３】コスト、物理的特性、そして汎用性の理由
から、現在集積回路の金属相互接続ラインの作製のため
に選ばれる金属はアルミニウムである。相互接続ライン
はスパッタリング法で形成するのが一般的であるが、そ
れによって得られるコンタクトビアの充填は最適なもの
とは言い難い。例えば、絶縁層の上表面に比較的多量の
アルミニウムが蓄積することから問題が生ずることがあ
る。コンタクトビアのエッジにそのような量のアルミニ
ウムが蓄積することは、ビアを完全に充填するのに十分
な量のアルミニウムが行き届く前にビアを塞いだり、あ
るいは障害になったりして、ビア中にボイドの形成を生
じたり、不均一な構造を生成したりする結果を生む。こ
の問題は、より小さい形状の集積回路を作製する場合に
特に厳しい。
【０００４】次世代のサブ０．５ミクロンスケール技術
のような、小型の形状をしたデバイスに使用されるより
微細な寸法のコンタクトは必然的に大きい寸法のデバイ
スよりも大きいアスペクト比（すなわち、幅に対する高
さの比）でもって提供されるべきであろうし、従って上
述のビア充填の困難性を悪化させることになるであろ
う。例えば、過度に大きなボイドは設計よりもかなり高
いコンタクト抵抗をもたらすことになろう。更に、ビア
充填領域に隣接するアルミニウム層のより薄い領域はエ
レクトロマイグレーションの問題に曝されることにな
り、それがデバイスの故障や回路の終局的な開放につな
がることがある。
【０００５】
【発明の解決しようとする課題】現在のタングステンビ
アプロセスは、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ多重レベル
リードのような適正にパターン化された金属リードの上
へ堆積された中間レベル誘電体（ＩＬＤ）の反応性イオ
ンエッチング（ＲＩＥ）によるビアの穴開けから始ま
る。その後、Ｔｉ／ＴｉＮ接着層／拡散障壁の堆積が続
き、最後にタングステンプラグの堆積が行われる。タン
グステンプラグが上部または下部のアルミニウムリード
と直接接触することはビアの抵抗値とエレクトロマイグ
レーションの信頼性とに関して有害であり得る。それら
の問題の原因に関する１つの理論はアルミニウムとタン
グステンとの間の相互作用の可能性であり、その間にア
ルミニウムフラックスとタングステンフラックスの間の
不均衡がカーケンドール・ボイド（Ｋｉｒｋｅｎｄａｌ
ｖｏｉｄ）の形成を促進するとしている。従って、Ｒ
ＩＥがＡｌリード上のＴｉＮキャップを侵食しないこと
が要求され、アルミニウムをタングステンからこれ以上
分離するためにタングステンプラグを堆積させる前に別
のＴｉＮ拡散障壁を使用することが要求される。ビア中
に拡散障壁を使用することの欠点は、それが上部金属リ
ードから底部リードへの原子レベルでのアルミニウムお
よび銅の拡散を阻止することである。この結果、ビア底
部／Ａｌ−Ｃｕ界面における大きなフラックス発散（ｆ
ｌｕｘ ｄｉｖｅｒｇｅｎｃｅ）が生じ、従ってエレク
トロマイグレーション特性において劣ることになる。
【０００６】最近のプラグプロセスの進歩はタングステ
ンプラグを、高温／高圧スパッタリングまたは化学的蒸
着堆積法（ＣＶＤ）のいずれかによって堆積されたアル
ミニウムまたは銅で以て置き換えられることを示してい
る。堆積されたアルミニウムまたは銅はその抵抗値がず
っと低いため、ビア中のプラグと、中間レベル誘電体フ
ィールド上の導電性リードの両方において同時に使用で
きることになる。これによってプラグのエッチバック処
理が不要になり、従って製品のスループットおよび歩留
まりが向上する。
【０００７】それにも拘らず、高温リフロー、高圧によ
る充填、あるいはＣＶＤを使用する現在のアルミニウム
プラグプロセスは、ＴｉＮキャップが反応性イオンエッ
チの間に元のままに残され、Ｔｉ／ＴｉＮ層がリフロー
ライナー／核生成のシードとして使用される点でタング
ステンプロセスと類似している。実験結果によると、
０．４５μｍのアルミニウムビアの電気抵抗が約１．２
オームであり、それに対してタングステンプラグでは約
２．２オームの抵抗であることが示されている。しか
し、アルミニウムプラグに関するビア抵抗の不均一性は
かなり大きい。更に、アルミニウムプラグに対するビア
エレクトロマイグレーション試験は、タングステンプラ
グ技術に比べて寿命の点でほとんど進歩がないことを明
らかにしている。従って、アルミニウムおよび銅による
ビア充填の電気抵抗減少の特長を完全に活用するよう
に、従来技術で利用できるものよりも進歩したエレクト
ロマイグレーション特性および進歩したビア抵抗均一性
を有するアルミニウムおよび銅プラグ技術を開発するこ
とが望まれる。
【０００８】本発明のこれまで述べた特長およびそれ以
外の特長については図面を参照した以下の詳細な説明を
読むことで明らかになろう。
【０００９】
【発明の実施の形態】以下に述べるプロセス工程および
構造は集積回路の製造のための完全なプロセスフローを
構成するものではないことを理解されたい。本発明は従
来技術において現在使用されている集積回路製造技術と
組み合わせて実行されるべきものであって、従って、そ
れら普通に行われているプロセス工程のうち、本発明を
理解するために必要なものだけをここでの説明に含め
た。本明細書に含まれている、製造段階にある集積回路
の一部分の断面を示す図面は正確なスケールのものでは
なく、本発明の特徴を要領よく図示できるようなものと
して描いてある。
【００１０】
【課題を解決するための手段】上述の欠点および設計上
の考察点の観点から、既知のビア構造、特にタングステ
ンで作られたビア構造よりも進歩した電気特性および信
頼性を提供できる新規なアルミニウムおよび銅のビア構
造が提供される。以下に詳細に説明されるように、本発
明のビア構造は、ビア底部に通常堆積される拡散障壁お
よび反射防止キャップを不要とし、その代わりに、引き
続くアルミニウムまたは銅プラグの堆積を容易にする拡
散ライナーを提供している。更に、従来技術の拡散障壁
と異なり、本発明の拡散ライナーはライナーを横切る金
属原子の拡散を禁止しないものとなっている。
【００１１】すべての図面を通して対応する部品を指す
のに同じ参照符号を用いているが、図面、特に図１を参
照すると、一般的に番号２０で示されたように、既知の
アルミニウム充填されたビア構造が例示の目的で図示さ
れている。この構造２０は、典型的には導電性の金属合
金の、例えばアルミニウム−銅（０．５％）である下側
レベルの導体２２を含んでいる。導体２２は、絶縁性あ
るいは誘電体材料であるテトラエチルオキシシラン（”
ＴＥＯＳ”）のような下層２４を覆って取り付けられ
る。典型的にはＴｉＮを含む反射防止キャップ（”ＡＲ
Ｃ”）層２６がスパッタリングで堆積され、その後パタ
ーニングされ、フォトリソグラフィの間の反射の発生を
最小化するように設けられており、それによってより小
型の形状のパターニングを可能としている。反射防止キ
ャップはＴｉＷ、ＴｉＮ、ＴｉＷＮ、ＴａＮ、ＴａＳｉ
Ｎ等のチタンとタンタルの合金を含むことができるが、
時にはタンタルおよびチタンを含む場合もある。キャッ
プ２６のような用途にはチタン−タングステンおよびＴ
ｉＮが純粋なチタンよりも酸化に対する抵抗性が高いの
で好ましいとされている。しかし、ＴｉＷおよびＴｉＮ
は空気に曝されると薄い酸化物表面層が形成され、それ
によって電気抵抗が増大する。ＴｉＮ反射防止キャップ
と下側アルミニウムリードとの界面にアルミニウム窒化
物が形成されることによって事態は更に複雑化する。チ
タン酸化物およびアルミニウム窒化物界面層の形成は、
一般に非導電性で、再現性がない。その結果、上述の界
面層を考慮できる設計を実現することは容易でない。従
って、反射防止キャップ２６を排除することが好まし
く、それを排除することはまた、２つの界面層の排除に
もつながり、そうすれば低いコンタクト抵抗と密な分布
を持つ電気的コンタクトの作製が促進されることにな
る。
【００１２】ＳｉＯ2 のような適当な誘電体の層２８が
パターニングされ、反射防止キャップ２６を覆って取り
付けられる。ビア３０が反応性イオンエッチまたはその
他の方法で誘電体層２８中に形成され、ＴｉＮ膜で覆わ
れたチタン膜を含む拡散障壁３２に対してライニングさ
れる。タングステンの核生成を促進させ、更に重要なこ
とにはアルミニウムとタングステンとの接触反応を阻止
するために、化学的蒸着法（”ＣＶＤ”）または物理的
蒸着法（”ＰＶＤ”）によって拡散障壁３２が取り付け
られる。ライナー３２の堆積に続いて、ビア３０は、化
学的蒸着法によって取り付けられるタングステンのよう
な適当な材料またはプラグ３４で以て充填される。
【００１３】以下に本発明に関して詳細に説明するよう
に、新しい世代のアルミニウムプラグプロセスのために
は、化学的蒸着法（”ＣＶＤ”）のための核生成サイト
を提供することとリフローのための界面の濡れとの理由
でライナー層がなお好ましい。しかし、アルミニウムプ
ラグプロセスのためのライナーはビア底部における拡散
障壁として作られる必要はない。それはプラグと導体の
両方が、必ずしも同じ合金組成である必要はないが、同
じマトリクス金属を含むことが好ましいからである。こ
こに使用された”マトリクス金属”という用語は、金属
合金を構成する主要な金属を指す。更に、本発明で提供
されるようにビア底部に拡散障壁が存在しないことがプ
ラグと導体との間の相互拡散を促進し、そうして更にビ
ア抵抗とフラックスの発散を減少させる。
【００１４】本発明の教えるところに従えば、ビアと下
側レベル導体２２との間に挿入されていた反射防止キャ
ップ２６は、物理的、または化学的エッチングによっ
て、好ましくは異方性の反応性イオンエッチング（”Ｒ
ＩＥ”）によってビア充填の前に除去することができ
る。露出された導体のドライクリーニング／エッチング
を追加することもできる。反応性イオンエッチは独立し
たエッチチェンバー中で実施することもできるし、ある
いはＲＩＥエッチチェンバーとプラグ堆積チェンバーと
を含むクラスターツールの中でその場実施することもで
きる。プラグ堆積チェンバーは、１９９５年５月２３日
付けの”半導体キャビティ充填多段プロセス（Ｍｕｌｔ
ｉ−Ｓｔａｇｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃａｖ
ｉｔｙ Ｆｉｌｌｉｎｇ Ｐｒｏｃｅｓｓ）”と題す
る、スー（Ｗ．Ｈｓｕ）およびホング（Ｑ．Ｈｏｎｇ）
による米国特許出願第 号［ＴＩ−２
０７９２］、あるいは１９９４年１２月１２日付けの”
半導体キャビティ用高圧、低温充填プロセス（Ｈｉｇｈ
Ｐｒｅｓｓｕｒｅ，Ｌｏｗ ＴｅｍｐｅｒａｔｕｒｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｃａｖｉｔｙ Ｆｉｌｌｉｎ
ｇ Ｐｒｏｃｅｓｓ）”と題する、ディクシット（Ｇ．
Ｄｉｘｉｔ）およびヘーブマン（Ｒ．Ｈａｖｅｍａｎ
ｎ）による米国特許出願第０８／３５４，５９０号に開
示されたような、低温（約４００℃より低い温度）、高
圧（３００−１２００気圧）での押出し充填（ｅｘｔｒ
ｕｓｉｏｎ ｆｉｌｌ）を実行できるものであることが
好ましい。これらの特許出願はいずれもここに参考のた
めに引用され、本発明の譲受人であるテキサスインスツ
ルメンツ社へ譲渡されている。
【００１５】
【実施例】図２Ａ−図２Ｄを参照すると、本発明の障壁
のないプラグ構造を構築するためのプロセス工程が図示
されている。特に図２Ａを参照すると、構築途上にある
半導体デバイスが参照符号２０’で示されている。この
構築段階におけるデバイス２０’は、テトラエチルオキ
シシラン（”ＴＥＯＳ”）あるいはホウ素リン珪酸ガラ
ス（”ＢＰＳＧ”）プラズマ促進ＴＥＯＳのような誘電
体材料の層２４を含んでおり、それがアルミニウム−銅
（０．５％）のような適当な金属を含む導電性金属層２
２を支えている。しかし、つぎの組成を有する材料群の
うちの１つまたは複数のものを含むグループから選ばれ
た金属等、その他の適当な金属でも構わないことを理解
されたい：（１）Ａｌ−Ｃｕ（〜０−〜４％）；（２）
Ａｌ−Ｇｅ（〜０−〜５％）−Ｃｕ（〜０−〜４％）；
（３）Ａｌ−Ｓｃ（〜０．１−〜０．３％）；（４）Ａ
ｌ−Ｓｉ（〜０−〜１％）−Ｃｕ（〜０−〜４％）；
（５）Ａｌ−Ｓｉ（〜０−〜１％）−Ｓｃ（〜０−〜
０．３％）；および（６）〜０．１％＜ｘ＜〜１％とし
た時、Ｃｕ−Ｔｉ（ｘ）、Ｃｕ−Ａｌ（ｘ）、およびＣ
ｕ−Ｍｇ（ｘ）。これらの組成は単独で用いてもよい
し、あるいは他のものと組み合わせて用いてもよく、い
ずれの方法でも金属層２２として利用できる。
【００１６】金属層２２は約３００℃の温度におけるス
パッタリングによって取り付けることができる。金属２
２を覆って、上で指定した化学的組成を有する反射防止
コーティングまたはキャップ２６をスパッタすることが
できる。そのような反射防止コーティングは典型的には
ＴｉＮを含み、約５０ｎｍの厚さにスパッタ堆積され
る。反射防止コーティング２６を覆うように、約２，０
００ｎｍの厚さにまで誘電体２８が設けられる。この誘
電体はプラズマ促進化学的蒸着法（”ＰＥＣＶＤ”）に
よって、またはスピンオンガラスとして取り付けること
ができる。
【００１７】誘電体層２８中に、反応性イオンエッチン
グ（”ＲＩＥ”）のような適当な手法で幅が約０．２５
−０．５０μｍ、深さが〜１μｍのビア３０が開けられ
る（図２Ｂ）。このエッチング工程で作られる開口３０
は誘電体２８の上表面から、誘電体層２８を貫通し、更
に（オプションとして）反射防止コーティング２６を貫
通して、金属導体２２の上表面にまで延びている。ある
いは、ビア３０の下にある反射防止コーティング２６を
別の工程でエッチ除去することもできる。従来技術で既
知のように、適当なエッチャントを選んで、下層の金属
層２２をエッチングしないようにする。オプションとし
て、露出された導体２２の補助的なドライクリーニング
および／またはエッチングを行うこともできる。反応性
イオンエッチングは単独のエッチチェンバー中で実施し
てもよいし、あるいはＲＩＥチェンバーを含むクラスタ
ー型ツールの中でその場実施してもよい。
【００１８】障壁の両側の金属層間での相互拡散を禁止
するための拡散障壁３２をビア構造へ付加することを許
容する従来技術のプラグ充填手法（図１）とは対照的
に、本発明に従って構築されるビア３０は、ビアの充填
を容易にし、ライナー３３を横切る金属原子の相互拡散
を許容できるように約１００ｎｍまでの厚さを有する拡
散ライナー３３を備えている（図２Ｃ）。拡散ライナー
３３は例えば、ビア３０によって互いにつながれる金属
層間の相互拡散を顕著に減衰させることのない、チタ
ン、銅、アルミニウム、アルミニウム−銅（〜０−〜４
％）、Ｔｉx −Ｓｉ 1-x （０＜ｘ＜１）、Ｗx Ｓｉ1-x
（０＜ｘ＜１）、およびその他の金属を含むように形成
することができる。拡散ライナー３３のために適した堆
積プロセスには物理的スパッタリングと化学的蒸着法と
が含まれる。拡散ライナー３３は、〜８０°−〜４５０
℃の範囲の温度において、および／または約１０5 −１
０7 アンペア−ｃｍ2 の強度の電界の影響下で、導体お
よび／またはプラグ中の導体／プラグ原子、ドーパント
／溶解原子の相互拡散を許容する。拡散ライナー３３は
また、例えば銅またはチタンのための導体／プラグドー
パント源としても働き、それによって導体のエレクトロ
マイグレーショに対する抵抗力を高めることができる。
更に、ライナー３３は導体の結晶方位を修正するための
シードを提供することもできる。
【００１９】金属導体をふくむ充填層またはプラグ３
４’はビア３０を充填するようにビア３０中へ取り付け
られ、従来技術において良く知られたように、層２２の
ような下側の導体層と上を覆う導体層３６との間の電気
的接続を提供する（図２Ｄ）。充填層／プラグ３４’は
上を覆う第２の導体層３６から離れた別個の要素として
取り付けることができるのであるが、この充填層／プラ
グ３４’を通路の空間を通して延びるより厚い層として
取り付け、プラグ−第２導体層の一体化されたものを形
成するようにもできる。本発明の、金属導体層２２およ
び３６の一方または両方と、一体化された充填層／プラ
グ−第２導体層とは約１００−１，２００ｎｍの厚さに
取り付けることができる。
【００２０】本発明と一緒に利用できるプラグ充填プロ
セスには各種のものがあるが、好適なプラグ充填手法
は、ここにそれらの開示内容を参考のために引用する、
既に述べた米国特許出願第０８／３５４，５９０号およ
び同時譲渡の米国特許出願第号［ＴＩ−２０７９２］に
開示された低温、高圧の押出し法である。オプションと
してプラグ３４’を化学的蒸着法によって取り付けるこ
とができる。導体層２２および３６のいずれか一方また
は両方と、充填層／プラグ３４’とは約２００°−６０
０℃の温度における物理的スパッタリングと、オプショ
ンとしてのそれに続く約２００°−６００℃の温度、約
３００−１，２００気圧の圧力における高圧アニールに
よって取り付けることができる。しかし、パリレン、Ｐ
ＴＦＥコンパウンド、キセロゲル（ｘｅｒｏｇｅｌ）お
よびエーロゲル（ａｅｒｏｇｅｌ）のような比較的低い
誘電率κの誘電材料が使用される場合には、誘電体の分
解を回避する目的で、金属堆積および充填の温度を約４
００℃よりも低く抑えることが好ましい。あるいは、導
体層２２および３６の一方、または両方を化学的蒸着
法、電気メッキ、あるいは無電解メッキによって取り付
けることもできる。充填層／プラグ３４’と、導体層２
２および３６の一方または両方を充填するために好適な
材料には、つぎのようなものが含まれる：（１）Ａｌ−
Ｃｕ（〜０−〜４％）；（２）Ａｌ−Ｇｅ（〜０−〜５
％）−Ｃｕ（〜０−〜４％）；（３）Ａｌ−Ｓｃ（〜
０．１−〜０．３％）；（４）Ａｌ−Ｓｉ（〜０−〜１
％）−Ｃｕ（〜０−〜４％）；（５）Ａｌ−Ｓｉ（〜０
−〜１％）−Ｓｃ（〜０−〜０．３％）；および（６）
〜０．１％＜ｘ＜〜１％とした時、Ｃｕ−Ｔｉ（ｘ）、
Ｃｕ−Ａｌ（ｘ）、およびＣｕ−Ｍｇ（ｘ）。これらの
組成は単独で用いてもよいし、あるいは他のものと組み
合わせて用いてもよい。導体層２２および３６はブラン
ケット（ｂｌａｎｋｅｔ）な膜としてもよいし、あるい
は約１００−１，０００ｎｍの幅を有するラインまたは
個別領域として形成してもよい。どちらの場合でも、導
体層は約１００−１，４００ｎｍの厚さに取り付けるこ
とができる。
【００２１】我々の初歩的な実験結果によれば、上述の
米国特許出願第０８／３５４，５９０号および同時譲渡
の米国特許出願第 号［ＴＩ−２０
７９２］に述べられた高圧、低温押出しプロセスによっ
て充填されたアルミニウム充填ビアに関するビア抵抗値
は反射防止キャップライナー２６を取り除くことによっ
て約１．２オームから約０．７５オームへと減少した。
ＴｉＮ反射防止キャップを除去され、本発明の教えると
ころに従う拡散ライナー３３を備えたそのようなウエハ
に関して、ビア抵抗値は更に約０．４５−０．５５オー
ムにまで減少する。不均一性もまた３０−４３％から１
１％もの低い値へ改善される。
【００２２】本発明およびそれの特長について好適実施
例に関連して説明してきたが、特許請求の範囲に定義さ
れた本発明の精神および展望から外れることなしに各種
の変更、置換、および修正が可能であることを理解され
るべきである。
【００２３】以上の説明に関して更に以下の項を開示す
る。 （１）障壁のない半導体構造であって、（ａ）第１の金
属導体層を有する基板、（ｂ）前記第１の導体層を覆う
反射防止キャップ層、（ｃ）前記反射防止キャップ層を
覆うように形成された誘電体層、（ｄ）前記誘電体層の
上表面から前記第１の金属導体層へ延びて、少なくとも
部分的に前記反射防止キャップ層によって取り囲まれた
通路、（ｅ）前記誘電体層の少なくとも一部分を覆う第
２の金属導体層、および（ｆ）前記通路中へ受け取ら
れ、本質的に前記通路を充填する充填金属であって、前
記第１と第２の金属導体層間を電気的に接続する充填金
属、を含む構造。
【００２４】（２）第１項記載の構造であって、更に、
前記充填金属と前記誘電体層および前記第１の導体層の
一方との間に挿入された拡散ライナーを含む構造。
【００２５】（３）第２項または第８項のいずれかの項
記載の構造であって、前記拡散ライナーが本質的に、チ
タン、銅、アルミニウム、Ａｌ−Ｃｕ（〜０−〜４
％）、０＜ｘ＜１とした時のＡｌx −Ｔｉ1-x 、Ｔｉx
−Ｓｉ1-x およびＷx Ｓｉ1-x からなるグループのうち
から選ばれた１つの材料を含んでいる構造。
【００２６】（４）第１項または第８項のいずれかの項
記載の構造であって、前記充填金属および前記第１、第
２の導体層のうちの少なくとも１つが、本質的に（１）
Ａｌ−Ｃｕ（〜０−〜４％）；（２）Ａｌ−Ｇｅ（〜０
−〜５％）−Ｃｕ（〜０−〜４％）；（３）Ａｌ−Ｓｃ
（〜０．１−〜０．３％）；（４）Ａｌ−Ｓｉ（〜０−
〜１％）−Ｃｕ（〜０−〜４％）；（５）Ａｌ−Ｓｉ
（〜０−〜１％）−Ｓｃ（〜０−〜０．３％）；および
（６）〜０．１％＜ｘ＜〜１％とした時、Ｃｕ−Ｔｉ
（ｘ）、Ｃｕ−Ａｌ（ｘ）、およびＣｕ−Ｍｇ（ｘ）、
（これらの組成は単独で用いてもよいし、あるいは他の
ものと組み合わせて用いてもよい）からなるグループの
うちから選ばれた１つの材料を含んでいる構造。
【００２７】（５）第１項記載の構造であって、前記通
路が約１μｍまでの幅に設けられている構造。
【００２８】（６）第１項記載の構造であって、前記第
１および第２の導体のうちの少なくとも一方が、約１０
０−１，０００ｎｍの幅に設けられている構造。
【００２９】（７）第１項記載の構造であって、前記充
填金属および前記第１、第２の導体層のうちの少なくと
も１つが、本質的に（１）Ａｌ−Ｃｕ（〜０−〜４
％）；（２）Ａｌ−Ｇｅ（〜０−〜５％）−Ｃｕ（〜０
−〜４％）；（３）Ａｌ−Ｓｃ（〜０．１−〜０．３
％）；（４）Ａｌ−Ｓｉ（〜０−〜１％）−Ｃｕ（〜０
−〜４％）；（５）Ａｌ−Ｓｉ（〜０−〜１％）−Ｓｃ
（〜０−〜０．３％）；および（６）〜０．１％＜ｘ＜
〜１％とした時、Ｃｕ−Ｔｉ（ｘ）、Ｃｕ−Ａｌ
（ｘ）、およびＣｕ−Ｍｇ（ｘ）、（これらの組成は単
独で用いてもよいし、あるいは他のものと組み合わせて
用いてもよい）からなるグループのうちから選ばれた１
つの材料を含んでいる構造。
【００３０】（８）障壁のない半導体構造であって、
（ａ）第１の金属導体層を有する基板、（ｂ）前記第１
の導体層を覆う反射防止キャップ層、（ｃ）前記反射防
止キャップ層を覆うように形成された誘電体層、（ｄ）
前記誘電体層の上表面から前記第１の金属導体層へ延び
て、少なくとも部分的に前記反射防止キャップ層によっ
て取り囲まれた通路、（ｅ）前記通路内に前記第１の導
体層の少なくとも一部分に沿って設けられた拡散ライナ
ー、（ｆ）前記誘電体層の少なくとも一部分を覆う第２
の金属導体層、および（ｇ）前記通路中へ受け取られ、
本質的に前記通路を充填する充填金属であって、前記第
１と第２の金属導体層間を電気的に接続する充填金属、
を含む構造。
【００３１】（９）１つの構造中の隣接しない層間に金
属−金属の接続を形成する方法であって、次の工程、
（ａ）第１の金属導体層を有する基板を供給すること、
（ｂ）前記第１の導体層を覆って反射防止キャップ層を
取り付けること、（ｃ）前記反射防止キャップ層を覆う
ように誘電体層を取り付けること、（ｄ）前記誘電体層
の少なくとも一部と前記反射防止キャップ層とを除去し
て、前記誘電体層の上表面から前記第１の金属導体層へ
延びる通路を定義すること、（ｅ）前記通路を充填金属
で本質的に充填すること、および（ｆ）前記誘電体層の
少なくとも一部分と前記本質的に充填された通路とを覆
って第２の金属導体層を取り付けて、前記第１と第２の
金属導体を電気的に接続すること、を含む方法。
【００３２】（１０）第９項または第２０項のいずれか
の項記載の方法であって、更に、前記充填金属を取り付
けるのに先だって、前記通路の少なくとも一部分に沿っ
て拡散ライナーを取り付ける工程を含む方法。
【００３３】（１１）第１０項記載の方法であって、前
記拡散ライナーが本質的に、チタン、銅、アルミニウ
ム、Ａｌ−Ｃｕ（〜０−〜４％）、０＜ｘ＜１とした時
のＡｌx−Ｔｉ1-x 、Ｔｉx −Ｓｉ1-x 、およびＷx Ｓ
ｉ1-x からなるグループのうちから選ばれた１つの材料
を含んでいる方法。
【００３４】（１２）第１０項記載の方法であって、前
記拡散ライナーが物理的スパッタリングまたは化学的ス
パッタリングのいずれかの方法によって形成される方
法。
【００３５】（１３）第９項記載の方法であって、前記
第１および第２の導体層と前記通路充填金属のうちの少
なくとも２つが同じマトリクス金属を含んでいる方法。
【００３６】（１４）第９項または第２０項のいずれか
の項記載の方法であって、前記充填金属および前記第
１、第２の導体層のうちの少なくとも１つが、本質的に
（１）Ａｌ−Ｃｕ（〜０−〜４％）；（２）Ａｌ−Ｇｅ
（〜０−〜５％）−Ｃｕ（〜０−〜４％）；（３）Ａｌ
−Ｓｃ（〜０．１−〜０．３％）；（４）Ａｌ−Ｓｉ
（〜０−〜１％）−Ｃｕ（〜０−〜４％）；（５）Ａｌ
−Ｓｉ（〜０−〜１％）−Ｓｃ（〜０−〜０．３％）；
および（６）〜０．１％＜ｘ＜〜１％とした時、Ｃｕ−
Ｔｉ（ｘ）、Ｃｕ−Ａｌ（ｘ）、およびＣｕ−Ｍｇ
（ｘ）、（これらの組成は単独で用いてもよいし、ある
いは他のものと組み合わせて用いてもよい）からなるグ
ループのうちから選ばれた１つの材料を含んでいる構
造。
【００３７】（１５）第９項記載の方法であって、前記
充填金属と前記第１および第２の導体の少なくとも１つ
が次のプロセス：物理的スパッタリング、物理的スパッ
タリングとそれに続く高温アニール、化学的蒸着堆積、
電気メッキ、または無電解メッキの少なくとも１つによ
って堆積される方法。
【００３８】（１６）第９項記載の方法であって、前記
反射防止キャップが、物理的スパッタエッチング、湿式
エッチング、またはドライ化学的エッチングのどれか１
つによって除去される方法。
【００３９】（１７）第９項記載の方法であって、前記
通路が約１μｍまでの幅に設けられている方法。
【００４０】（１８）第９項記載の方法であって、前記
第１および第２の導体層のうちの少なくとも１つが約１
００−１，２００ｎｍの幅に設けられている方法。
【００４１】（１９）第９項記載の方法であって、前記
第１および第２の導体層のうちの少なくとも１つが約１
００−１，４００ｎｍの厚さに形成されている方法。
【００４２】（２０）１つの構造中の隣接しない層間に
金属−金属の接続を形成する方法であって、次の工程、
（ａ）基板に対して第１の金属導体層を供給すること、
（ｂ）前記第１の金属導体層の一部分を覆うように反射
防止コーティングを取り付けて、前記反射防止コーティ
ングを本質的に含まないボイド領域を確立すること、
（ｃ）前記反射防止コーティングを覆うように誘電体層
を取り付けて、前記ボイド領域を覆い、前記誘電体層の
上表面から前記第１の金属導体層へ延びる通路を定義す
ること、（ｄ）前記通路を充填金属で本質的に充填する
こと、および（ｅ）前記誘電体層の少なくとも一部分と
前記本質的に充填された通路とを覆って第２の金属導体
層を取り付けて、前記第１と第２の金属導体を電気的に
接続すること、を含む方法。
【００４３】（２１）第２０項記載の方法であって、前
記第１および第２の導体層と前記通路充填金属のうち少
なくとも２つが同じマトリクス金属を含んでいる方法。
【００４４】（２２）半導体等のデバイス中の隣接しな
い層間に金属−金属の接続を確立するための方法と装置
とが提供される。基板に沿って第１の金属導体層２２が
設けられる。前記第１の金属導体層２２を覆うように反
射防止キャップ２６が設けられる。通路３０が誘電体層
２８の上表面から第１の金属導体２２へ延びており、充
填金属３４で以て本質的に充填される。誘電体層２８の
少なくとも一部分と本質的に充填された通路とを覆って
第２の金属導体層３６が取り付けられて、第１の金属導
体２２と第２の金属導体３６とが電気的につながれる。
オプションとして、通路３０の少なくとも一部分に沿っ
て拡散ライナー３３を設けることができる。通路充填金
属３４と第２の導体層３６とは一体化して形成すること
ができ、充填金属３４と、導体層２２、３６の少なくと
も一方とが同じマトリクス金属を含んでいることが好ま
しい。
【図面の簡単な説明】
【図１】従来技術のタングステンで充填されたビア構造
の断面図。
【図２】ＡないしＤは本発明に従うビア充填のシーケン
スを示す断面図。
【符号の説明】
２０ アルミニウム充填ビア構造 ２０’ アルミニウム充填ビア構造 ２２ 下側レベル導体 ２４ 絶縁層 ２６ 反射防止キャップ ２８ 誘電体 ３０ ビア ３２ 拡散障壁 ３３ 拡散ライナー ３４ タングステンプラグ ３４’ タングステンプラグ ３６ 上側導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン − プー ジェング アメリカ合衆国テキサス州プラノ，エバー グリーン ドライブ 2508

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 障壁のない半導体構造であって、 （ａ）第１の金属導体層を有する基板、 （ｂ）前記第１の導体層を覆う反射防止キャップ層、 （ｃ）前記反射防止キャップ層を覆うように形成された
    誘電体層、 （ｄ）前記誘電体層の上表面から前記第１の金属導体層
    へ延びて、少なくとも部分的に前記反射防止キャップ層
    によって取り囲まれた通路、 （ｅ）前記誘電体層の少なくとも一部分を覆う第２の金
    属導体層、および （ｆ）前記通路中へ受け取られ、本質的に前記通路を充
    填する充填金属であって、前記第１と第２の金属導体層
    間を電気的に接続する充填金属、を含む構造。
  2. 【請求項２】 １つの構造中の隣接しない層間に金属−
    金属の接続を形成する方法であって、次の工程、 （ａ）第１の金属導体層を有する基板を供給すること、 （ｂ）前記第１の導体層を覆って反射防止キャップ層を
    取り付けること、 （ｃ）前記反射防止キャップ層を覆うように誘電体層を
    取り付けること、 （ｄ）前記誘電体層の少なくとも一部と前記反射防止キ
    ャップ層とを除去して、前記誘電体層の上表面から前記
    第１の金属導体層へ延びる通路を定義すること、 （ｅ）前記通路を充填金属で本質的に充填すること、お
    よび （ｆ）前記誘電体層の少なくとも一部分と前記本質的に
    充填された通路とを覆って第２の金属導体層を取り付け
    て、前記第１と第２の金属導体を電気的に接続するこ
    と、を含む方法。
JP8138641A 1995-05-31 1996-05-31 障壁のない半導体構造 Pending JPH08330429A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US455172 1989-12-22
US45543795A 1995-05-31 1995-05-31
US45517295A 1995-05-31 1995-05-31
US455437 1995-05-31

Publications (1)

Publication Number Publication Date
JPH08330429A true JPH08330429A (ja) 1996-12-13

Family

ID=27037752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8138641A Pending JPH08330429A (ja) 1995-05-31 1996-05-31 障壁のない半導体構造

Country Status (4)

Country Link
EP (1) EP0746026A3 (ja)
JP (1) JPH08330429A (ja)
KR (1) KR100424835B1 (ja)
TW (1) TW367604B (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2921773B2 (ja) * 1991-04-05 1999-07-19 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
JP3139781B2 (ja) * 1991-08-07 2001-03-05 沖電気工業株式会社 半導体装置およびその製造方法
KR940008323B1 (ko) * 1991-10-16 1994-09-12 삼성전자 주식회사 반도체장치의 층간접속방법
US5360995A (en) * 1993-09-14 1994-11-01 Texas Instruments Incorporated Buffered capped interconnect for a semiconductor device
US5420072A (en) * 1994-02-04 1995-05-30 Motorola, Inc. Method for forming a conductive interconnect in an integrated circuit

Also Published As

Publication number Publication date
EP0746026A2 (en) 1996-12-04
TW367604B (en) 1999-08-21
EP0746026A3 (en) 1997-01-15
KR100424835B1 (ko) 2004-06-26
KR960043125A (ko) 1996-12-23

Similar Documents

Publication Publication Date Title
US5985763A (en) Method for producing barrier-less plug structures
US6391777B1 (en) Two-stage Cu anneal to improve Cu damascene process
US6949461B2 (en) Method for depositing a metal layer on a semiconductor interconnect structure
JP4346866B2 (ja) ＴａＮ材料のバリア層を含む構造
US6989604B1 (en) Conformal barrier liner in an integrated circuit interconnect
US7259463B2 (en) Damascene interconnect structure with cap layer
CN1295786C (zh) 多级半导体结构中对准带帽金属线和互连的形成
US6420258B1 (en) Selective growth of copper for advanced metallization
EP1570517B1 (en) A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
US6306732B1 (en) Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier
US5668055A (en) Method of filling of contact openings and vias by self-extrusion of overlying compressively stressed matal layer
KR100505682B1 (ko) 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
CN100350604C (zh) 具有双覆盖层的半导体器件的互连及其制造方法
EP0387098B1 (en) Process for making a multilevel interconnection structure
JP2002289690A (ja) 集積回路および集積回路を製造する方法
JP2001313371A (ja) 金属キャパシタおよびその形成方法
JPH10247650A (ja) 銅線相互接続及び選択ｃｖｄアルミニウムプラグを用いた完全平坦化二重ダマシーンメタライゼーション
JPH09275142A (ja) 半導体の空隙を低温低圧で充填を行う処理方法
US5849367A (en) Elemental titanium-free liner and fabrication process for inter-metal connections
US6353260B2 (en) Effective diffusion barrier
US6660629B2 (en) Chemical mechanical polishing method for fabricating copper damascene structure
JPS63133648A (ja) タングステン被覆法
JPH07254642A (ja) 多層配線構造およびその製造方法
US6509257B1 (en) Semiconductor device and process for making the same
JPH08330429A (ja) 障壁のない半導体構造