JPH08330532A - Ｄｒａｍセル装置およびその製造方法 - Google Patents
Ｄｒａｍセル装置およびその製造方法Info
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- JPH08330532A JPH08330532A JP8149735A JP14973596A JPH08330532A JP H08330532 A JPH08330532 A JP H08330532A JP 8149735 A JP8149735 A JP 8149735A JP 14973596 A JP14973596 A JP 14973596A JP H08330532 A JPH08330532 A JP H08330532A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリセルとしてワントランジスタメモリセ
ルを含んでおり、また１ＧＢｉｔ世代に対して必要な実
装密度で製造可能であるＤＲＡＭセル装置を提供する。 【解決手段】 ＤＲＡＭセル装置はメモリセルあたり１
つの垂直ＭＯＳトランジスタを含んでおり、その第１の
ソース／ドレイン領域はメモリコンデンサのメモリ節点
と接続されており、そのチャネル領域３はリング状にゲ
ート電極１３により囲まれ、またその第２のソース／ド
レイン領域は埋められたビット線と接続されている。Ｄ
ＲＡＭセル装置は４Ｆ2 のメモリセル面積を有するただ
２つのマスクの使用のもとに製造可能である。ここでＦ
はそのつどのテクノロジーで最小製造可能な構造寸法で
ある。
ルを含んでおり、また１ＧＢｉｔ世代に対して必要な実
装密度で製造可能であるＤＲＡＭセル装置を提供する。 【解決手段】 ＤＲＡＭセル装置はメモリセルあたり１
つの垂直ＭＯＳトランジスタを含んでおり、その第１の
ソース／ドレイン領域はメモリコンデンサのメモリ節点
と接続されており、そのチャネル領域３はリング状にゲ
ート電極１３により囲まれ、またその第２のソース／ド
レイン領域は埋められたビット線と接続されている。Ｄ
ＲＡＭセル装置は４Ｆ2 のメモリセル面積を有するただ
２つのマスクの使用のもとに製造可能である。ここでＦ
はそのつどのテクノロジーで最小製造可能な構造寸法で
ある。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセル装置お
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置、すなわちダイナミッ
クランダムアクセスメモリセル装置では、ほとんど専ら
いわゆるワントランジスタメモリセルが使用される。ワ
ントランジスタメモリセルは読出しトランジスタおよび
メモリコンデンサを含んでいる。メモリコンデンサでは
情報は論理値である０または１を表す電荷の形態で記憶
される。ワード線を介しての読出しトランジスタの駆動
によりこの情報がビット線を介して読出される。
クランダムアクセスメモリセル装置では、ほとんど専ら
いわゆるワントランジスタメモリセルが使用される。ワ
ントランジスタメモリセルは読出しトランジスタおよび
メモリコンデンサを含んでいる。メモリコンデンサでは
情報は論理値である０または１を表す電荷の形態で記憶
される。ワード線を介しての読出しトランジスタの駆動
によりこの情報がビット線を介して読出される。
【０００３】メモリ世代から次のメモリ世代へとメモリ
密度が増大するので、ワントランジスタメモリセルの必
要とされる面積は世代から世代へと減少されなければな
らない。構造的大きさの減少はそのつどのテクノロジー
で製造可能な最小の構造的大きさＦにより限度を課せら
れているので、このことはワントランジスタメモリセル
の変更とも結び付けられている。たとえば１ＭＢｉｔ世
代までは読出しトランジスタもメモリコンデンサもプレ
ーナ構成要素として実現された。４ＭＢｉｔ世代からは
さらに面積減少が読出しトランジスタおよびメモリコン
デンサの三次元配置により行われなければならなかっ
た。その１つの可能性は、メモリコンデンサをトレンチ
内に実現することにある（たとえばヤマダ（K.Yamada）
ほか著「４ＭＢｉｔ・ＤＲＡＭ用の深く掘られたキャパ
シタテクノロジー」国際電子デバイスおよび材料ＩＥＤ
Ｍ８５論文集、第７０２頁参照）。
密度が増大するので、ワントランジスタメモリセルの必
要とされる面積は世代から世代へと減少されなければな
らない。構造的大きさの減少はそのつどのテクノロジー
で製造可能な最小の構造的大きさＦにより限度を課せら
れているので、このことはワントランジスタメモリセル
の変更とも結び付けられている。たとえば１ＭＢｉｔ世
代までは読出しトランジスタもメモリコンデンサもプレ
ーナ構成要素として実現された。４ＭＢｉｔ世代からは
さらに面積減少が読出しトランジスタおよびメモリコン
デンサの三次元配置により行われなければならなかっ
た。その１つの可能性は、メモリコンデンサをトレンチ
内に実現することにある（たとえばヤマダ（K.Yamada）
ほか著「４ＭＢｉｔ・ＤＲＡＭ用の深く掘られたキャパ
シタテクノロジー」国際電子デバイスおよび材料ＩＥＤ
Ｍ８５論文集、第７０２頁参照）。
【０００４】さらに、メモリコンデンサをスタックコン
デンサ、いわゆる積層キャパシタとして構成することも
提案されている（たとえばヤマダ（K.Yamada）ほか著
「６４ＭＢｉｔ・ＤＲＡＭテクノロジー用の１．２８μ
ｍ2 ビット線遮蔽メモリセルテクノロジー」ＶＬＳＩシ
ンポジウム１９９０年の抄録、第１３頁参照）。その際
ワード線の上に基板と接触されるポリシリコンから成る
構造、たとえば冠構造または円筒が形成される。このポ
リシリコン構造がメモリ節点を形成する。この節点には
コンデンサ誘電体およびコンデンサ板が設けられる。こ
のコンセプトは、広範囲に論理プロセスと両立可能であ
るという利点を有する。
デンサ、いわゆる積層キャパシタとして構成することも
提案されている（たとえばヤマダ（K.Yamada）ほか著
「６４ＭＢｉｔ・ＤＲＡＭテクノロジー用の１．２８μ
ｍ2 ビット線遮蔽メモリセルテクノロジー」ＶＬＳＩシ
ンポジウム１９９０年の抄録、第１３頁参照）。その際
ワード線の上に基板と接触されるポリシリコンから成る
構造、たとえば冠構造または円筒が形成される。このポ
リシリコン構造がメモリ節点を形成する。この節点には
コンデンサ誘電体およびコンデンサ板が設けられる。こ
のコンセプトは、広範囲に論理プロセスと両立可能であ
るという利点を有する。
【０００５】１ＧＢｉｔ世代のＤＲＡＭのメモリセルの
面積は約０．２μｍ2 以下でなければならない。その際
にメモリコンデンサは２０ないし３０ｆＦのキャパシタ
ンスを有する。このようなキャパシタンスは、１ＧＢｉ
ｔ世代で利用可能なセル面積においてスタックコンデン
サにおいてポリシリコン構造の比較的複雑な構造によっ
てしか実現可能でない。これらの複雑な構造は追加的に
そのテクノロジーによりしばしば製造に困難を伴う。
面積は約０．２μｍ2 以下でなければならない。その際
にメモリコンデンサは２０ないし３０ｆＦのキャパシタ
ンスを有する。このようなキャパシタンスは、１ＧＢｉ
ｔ世代で利用可能なセル面積においてスタックコンデン
サにおいてポリシリコン構造の比較的複雑な構造によっ
てしか実現可能でない。これらの複雑な構造は追加的に
そのテクノロジーによりしばしば製造に困難を伴う。
【０００６】さらに、面積あたり達成可能なキャパシタ
ンスを高い誘電定数を有する誘電体の使用により高める
ことが提案されている。高い誘電定数を有する誘電体と
しては特に常および強誘電体が適している（たとえば国
際特許出願公開第ＷＯ９３／１２５４２号明細書参
照）。
ンスを高い誘電定数を有する誘電体の使用により高める
ことが提案されている。高い誘電定数を有する誘電体と
しては特に常および強誘電体が適している（たとえば国
際特許出願公開第ＷＯ９３／１２５４２号明細書参
照）。
【０００７】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルとしてワントランジスタメモリセルを含んでお
り、また１ＧＢｉｔ世代に対して必要な実装密度で製造
可能であるＤＲＡＭセル装置を提供することにある。さ
らに、このようなＤＲＡＭセル装置に対する製造方法が
示されなければならない。
リセルとしてワントランジスタメモリセルを含んでお
り、また１ＧＢｉｔ世代に対して必要な実装密度で製造
可能であるＤＲＡＭセル装置を提供することにある。さ
らに、このようなＤＲＡＭセル装置に対する製造方法が
示されなければならない。
【０００８】
【課題を解決するための手段】この課題は請求項１によ
るＤＲＡＭセル装置ならびに請求項７によるその製造の
ための方法により解決される。本発明の実施態様は従属
請求項にあげられている。
るＤＲＡＭセル装置ならびに請求項７によるその製造の
ための方法により解決される。本発明の実施態様は従属
請求項にあげられている。
【０００９】本発明によるＤＲＡＭセル装置にはワント
ランジスタメモリセルが設けられており、そのなかに読
出しトランジスタが垂直ＭＯＳトランジスタとして構成
されている。その際に垂直ＭＯＳトランジスタの第１の
ソース／ドレイン領域は、ＤＲＡＭセル装置が実現され
ている半導体基板の主面に境を接している。第２のソー
ス／ドレイン領域は埋められたビット線に境を接してい
る。
ランジスタメモリセルが設けられており、そのなかに読
出しトランジスタが垂直ＭＯＳトランジスタとして構成
されている。その際に垂直ＭＯＳトランジスタの第１の
ソース／ドレイン領域は、ＤＲＡＭセル装置が実現され
ている半導体基板の主面に境を接している。第２のソー
ス／ドレイン領域は埋められたビット線に境を接してい
る。
【００１０】メモリコンデンサは主面の上側に配置され
ている。それは第１のソース／ドレイン領域と電気的に
接続されているメモリ節点を含んでいる。メモリ節点は
プレーナに構成されていてもよいし、スタックコンデン
サから知られているような多少複雑なポリシリコン構造
として構成されていてもよい。
ている。それは第１のソース／ドレイン領域と電気的に
接続されているメモリ節点を含んでいる。メモリ節点は
プレーナに構成されていてもよいし、スタックコンデン
サから知られているような多少複雑なポリシリコン構造
として構成されていてもよい。
【００１１】１つの実施態様では、主面上に境を接して
いる第１のソース／ドレイン領域の表面にコンデンサ誘
電体が、またその上にコンデンサ板が配置されている。
主面に境を接している第１のソース／ドレイン領域は、
この実施態様では、追加的に、コンデンサ板、コンデン
サ誘電体およびソース／ドレイン領域から形成されるメ
モリコンデンサに対するメモリ節点として使用される。
メモリ節点の小さい面積において十分なキャパシタンス
を達成するため、コンデンサ誘電体として１００と１０
００との間の範囲内の相対的誘電定数を有する材料を使
用することは有利である。
いる第１のソース／ドレイン領域の表面にコンデンサ誘
電体が、またその上にコンデンサ板が配置されている。
主面に境を接している第１のソース／ドレイン領域は、
この実施態様では、追加的に、コンデンサ板、コンデン
サ誘電体およびソース／ドレイン領域から形成されるメ
モリコンデンサに対するメモリ節点として使用される。
メモリ節点の小さい面積において十分なキャパシタンス
を達成するため、コンデンサ誘電体として１００と１０
００との間の範囲内の相対的誘電定数を有する材料を使
用することは有利である。
【００１２】第１のソース／ドレイン領域と第２のソー
ス／ドレイン領域との間の半導体基板には、ゲート酸化
物およびゲート電極によりリング状に囲まれるチャネル
領域が配置されている。ワード線に沿って隣接する垂直
ＭＯＳトランジスタのゲート電極は互いに境を接してい
る。
ス／ドレイン領域との間の半導体基板には、ゲート酸化
物およびゲート電極によりリング状に囲まれるチャネル
領域が配置されている。ワード線に沿って隣接する垂直
ＭＯＳトランジスタのゲート電極は互いに境を接してい
る。
【００１３】ＤＲＡＭセル装置は、好ましくは、少なく
ともＤＲＡＭセル装置に対する範囲内に単結晶シリコン
を含んでいる半導体基板において実現される。この基板
は単結晶シリコンだけから成る円板であってもよいし、
シリコン円板の上に絶縁層、またその上に薄い単結晶シ
リコン層を含んでいるＳＯＩ基板であってもよい。
ともＤＲＡＭセル装置に対する範囲内に単結晶シリコン
を含んでいる半導体基板において実現される。この基板
は単結晶シリコンだけから成る円板であってもよいし、
シリコン円板の上に絶縁層、またその上に薄い単結晶シ
リコン層を含んでいるＳＯＩ基板であってもよい。
【００１４】本発明によるＤＲＡＭセル装置は、メモリ
節点として第１のソース／ドレイン領域を使用する際
に、平らな表面を有するものとして、または平らなトポ
ロジーを有する表面を有するものとして製造され得るの
で、コンデンサ誘電体として強誘電性層または常誘電性
層が使用され得る。強誘電性層および常誘電性層は５０
０ないし１０００の範囲内の高い相対的誘電定数εr を
有する。これらの層がスパッタリングにより析出される
ならば、それらは平らな表面または平らなトポロジーを
有する表面の上にのみ使用可能である。一層良好なエッ
ジカバリングを有するＣＶＤまたはゾル‐ゲル法の際に
も、層の必要とされる厚みにより、複雑な三次元構造は
製造できない。コンデンサ誘電体として、好ましくは、
バリウム‐ストロンチウム‐チタン酸塩、ストロンチウ
ム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩が使
用される。さらに、国際特許出願公開第ＷＯ９３／１２
５４２号明細書から公知の材料がコンデンサ誘電体とし
て適している。高い相対的誘電定数を有するこの誘電体
により２０ないし３０ｆＦの必要なキャパシタンスが約
０．１ないし０．４μｍの面積上にも達成され得る。
節点として第１のソース／ドレイン領域を使用する際
に、平らな表面を有するものとして、または平らなトポ
ロジーを有する表面を有するものとして製造され得るの
で、コンデンサ誘電体として強誘電性層または常誘電性
層が使用され得る。強誘電性層および常誘電性層は５０
０ないし１０００の範囲内の高い相対的誘電定数εr を
有する。これらの層がスパッタリングにより析出される
ならば、それらは平らな表面または平らなトポロジーを
有する表面の上にのみ使用可能である。一層良好なエッ
ジカバリングを有するＣＶＤまたはゾル‐ゲル法の際に
も、層の必要とされる厚みにより、複雑な三次元構造は
製造できない。コンデンサ誘電体として、好ましくは、
バリウム‐ストロンチウム‐チタン酸塩、ストロンチウ
ム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩が使
用される。さらに、国際特許出願公開第ＷＯ９３／１２
５４２号明細書から公知の材料がコンデンサ誘電体とし
て適している。高い相対的誘電定数を有するこの誘電体
により２０ないし３０ｆＦの必要なキャパシタンスが約
０．１ないし０．４μｍの面積上にも達成され得る。
【００１５】ワード線がそれぞれ互いに境を接するゲー
ト電極から形成されることは本発明の範囲内にある。
ト電極から形成されることは本発明の範囲内にある。
【００１６】本発明によるＤＲＡＭセル装置の製造は、
好ましくは、自己調節法で行われる。その際に半導体基
板には、ＤＲＡＭセル装置に対する範囲の上に延びてお
りまたソース／ドレイン領域に対する相応のドーピング
を有する領域と、それらの間に配置されているチャネル
領域とが形成される。続いて、ソース／ドレイン領域に
対する領域、チャネル領域およびビット線を切断する第
１のトレンチが形成される。第１のトレンチのエッチン
グの際にこうしてビット線が画定される。第１のトレン
チを絶縁構造で満たした後に、それに対して横方向に延
びている第２のトレンチがエッチングされ、この第２の
トレンチはソース／ドレイン領域に対する領域およびチ
ャネル領域を切断するが、ビット線は切断しない。第２
のトレンチには第２の絶縁構造が設けられる。続いて、
第１のトレンチおよび第２のトレンチの側面においてチ
ャネル領域および第１のソース／ドレイン領域に対する
ドープされた領域の表面が露出されるまで、第１の絶縁
構造および第２の絶縁構造が半導体材料に対して選択的
にエッチングされる。次いでゲート酸化物が形成され
る。続いてゲート電極を形成するため、ほぼ同一のエッ
ジカバリングを有するドープされたポリシリコン層が形
成される。
好ましくは、自己調節法で行われる。その際に半導体基
板には、ＤＲＡＭセル装置に対する範囲の上に延びてお
りまたソース／ドレイン領域に対する相応のドーピング
を有する領域と、それらの間に配置されているチャネル
領域とが形成される。続いて、ソース／ドレイン領域に
対する領域、チャネル領域およびビット線を切断する第
１のトレンチが形成される。第１のトレンチのエッチン
グの際にこうしてビット線が画定される。第１のトレン
チを絶縁構造で満たした後に、それに対して横方向に延
びている第２のトレンチがエッチングされ、この第２の
トレンチはソース／ドレイン領域に対する領域およびチ
ャネル領域を切断するが、ビット線は切断しない。第２
のトレンチには第２の絶縁構造が設けられる。続いて、
第１のトレンチおよび第２のトレンチの側面においてチ
ャネル領域および第１のソース／ドレイン領域に対する
ドープされた領域の表面が露出されるまで、第１の絶縁
構造および第２の絶縁構造が半導体材料に対して選択的
にエッチングされる。次いでゲート酸化物が形成され
る。続いてゲート電極を形成するため、ほぼ同一のエッ
ジカバリングを有するドープされたポリシリコン層が形
成される。
【００１７】第１のトレンチは第２のトレンチよりも小
さい幅を有するものとして形成される。ポリシリコン層
の厚みは、ポリシリコン層が第１のトレンチは満たす
が、第２のトレンチは満たさないように選定される。ポ
リシリコン層の異方性バックエッチングにより第２のト
レンチ内で第２の絶縁構造の表面が部分的に露出され
る。第２のトレンチの側面にその際にドープされたポリ
シリコンスペーサがとどまる。この異方性バックエッチ
ングの際に、第１のトレンチ内にとどまるポリシリコン
層は同じく浸食されるが、第１のトレンチ内の第１の絶
縁構造の表面はドープされたポリシリコンで覆われた状
態にとどまる。このようにしてゲート電極がドープされ
たポリシリコンから成るリング状の構造として生じ、そ
の際にそれぞれ第１のトレンチ内に配置されている構造
部分は２つの隣接するゲート電極に属し、またこれらを
製造上互いに接続する。
さい幅を有するものとして形成される。ポリシリコン層
の厚みは、ポリシリコン層が第１のトレンチは満たす
が、第２のトレンチは満たさないように選定される。ポ
リシリコン層の異方性バックエッチングにより第２のト
レンチ内で第２の絶縁構造の表面が部分的に露出され
る。第２のトレンチの側面にその際にドープされたポリ
シリコンスペーサがとどまる。この異方性バックエッチ
ングの際に、第１のトレンチ内にとどまるポリシリコン
層は同じく浸食されるが、第１のトレンチ内の第１の絶
縁構造の表面はドープされたポリシリコンで覆われた状
態にとどまる。このようにしてゲート電極がドープされ
たポリシリコンから成るリング状の構造として生じ、そ
の際にそれぞれ第１のトレンチ内に配置されている構造
部分は２つの隣接するゲート電極に属し、またこれらを
製造上互いに接続する。
【００１８】ゲート電極は最後に第３の絶縁構造により
覆われる。第３の絶縁構造はほぼ完全にゲート電極の上
側で第１のトレンチおよび第２のトレンチを満たす。第
２のトレンチ内では第３の絶縁構造は向かい合う側面に
配置されているゲート電極を絶縁する。続いてコンデン
サ誘電体およびコンデンサ板が被覆される。第３の絶縁
構造は好ましくは同じくほぼ同一のエッジカバリングを
有する層の析出およびこの層のバックエッチ１グにより
形成される。
覆われる。第３の絶縁構造はほぼ完全にゲート電極の上
側で第１のトレンチおよび第２のトレンチを満たす。第
２のトレンチ内では第３の絶縁構造は向かい合う側面に
配置されているゲート電極を絶縁する。続いてコンデン
サ誘電体およびコンデンサ板が被覆される。第３の絶縁
構造は好ましくは同じくほぼ同一のエッジカバリングを
有する層の析出およびこの層のバックエッチ１グにより
形成される。
【００１９】自己調整法による製造のために、ポリシリ
コン層が第１のトレンチは満たすが、第２のトレンチは
満たさないように、第１のトレンチおよび第２のトレン
チの幅が相い異なっていることが重要である。それによ
り同時にワード線を形成するゲート電極の構造化がホト
リソグラフ過程なしに可能にされる。この方法では２つ
のホトリソグラフ過程のみが必要とされる。第１のトレ
ンチのエッチングおよび第２のトレンチのエッチングは
それぞれトレンチマスクにより行われる。しかし、これ
らのトレンチマスクはそれらの調整に関して完全に非臨
界的である。
コン層が第１のトレンチは満たすが、第２のトレンチは
満たさないように、第１のトレンチおよび第２のトレン
チの幅が相い異なっていることが重要である。それによ
り同時にワード線を形成するゲート電極の構造化がホト
リソグラフ過程なしに可能にされる。この方法では２つ
のホトリソグラフ過程のみが必要とされる。第１のトレ
ンチのエッチングおよび第２のトレンチのエッチングは
それぞれトレンチマスクにより行われる。しかし、これ
らのトレンチマスクはそれらの調整に関して完全に非臨
界的である。
【００２０】第１のトレンチをエッチングするために、
下記のように製造される第１のトレンチマスクを使用す
ると特に有利である。第１のＳｉＯ2 層が析出され、ま
たホトリソグラフ法を用いて構造化される。その上に、
構造化された第１のＳｉＯ2層の側面に第１のトレンチ
の幅を定めるＳｉＯ2 スペーサが生ずるように、ほぼ同
一のエッジカバリングを有する第２のＳｉＯ2 層が析出
され、また異方性にエッチングされる。このようにして
そのつどのテクノロジーでの最小製造可能な構造寸法Ｆ
の幅よりも小さい幅を有する第１のトレンチを製造する
ことが可能である。このようにして第２のトレンチの幅
はそのつどのテクノロジーでの最小の構造寸法Ｆ、たと
えば０．２５μｍであり得るし、第１のトレンチの幅は
スペーサ幅の２倍だけ小さい幅であり得る。なぜなら
ば、第１のＳｉＯ2 層内に形成される構造は同じく最小
構造幅Ｆにより制限されているからである。それにより
４Ｆ2 のメモリセルあたり占有場所を有するＤＲＡＭセ
ル装置が製造される。
下記のように製造される第１のトレンチマスクを使用す
ると特に有利である。第１のＳｉＯ2 層が析出され、ま
たホトリソグラフ法を用いて構造化される。その上に、
構造化された第１のＳｉＯ2層の側面に第１のトレンチ
の幅を定めるＳｉＯ2 スペーサが生ずるように、ほぼ同
一のエッジカバリングを有する第２のＳｉＯ2 層が析出
され、また異方性にエッチングされる。このようにして
そのつどのテクノロジーでの最小製造可能な構造寸法Ｆ
の幅よりも小さい幅を有する第１のトレンチを製造する
ことが可能である。このようにして第２のトレンチの幅
はそのつどのテクノロジーでの最小の構造寸法Ｆ、たと
えば０．２５μｍであり得るし、第１のトレンチの幅は
スペーサ幅の２倍だけ小さい幅であり得る。なぜなら
ば、第１のＳｉＯ2 層内に形成される構造は同じく最小
構造幅Ｆにより制限されているからである。それにより
４Ｆ2 のメモリセルあたり占有場所を有するＤＲＡＭセ
ル装置が製造される。
【００２１】ソース／ドレイン領域およびチャネル領域
ならびにビット線に対する領域を全面的な層としてエピ
タキシャル成長させることは本発明の範囲内にある。そ
の際に、ＤＲＡＭセル装置の範囲内に単結晶シリコンを
含んでいる基板を使用する際に、ビット線の導電性を改
善するために第２のソース／ドレイン領域の下にエピタ
キシャル成長させられたＣｏＳｉ2 から成る導電層が形
成される。この導電層は第１のトレンチのエッチングの
際に同じく切断され、またビット線の構成部分である。
ならびにビット線に対する領域を全面的な層としてエピ
タキシャル成長させることは本発明の範囲内にある。そ
の際に、ＤＲＡＭセル装置の範囲内に単結晶シリコンを
含んでいる基板を使用する際に、ビット線の導電性を改
善するために第２のソース／ドレイン領域の下にエピタ
キシャル成長させられたＣｏＳｉ2 から成る導電層が形
成される。この導電層は第１のトレンチのエッチングの
際に同じく切断され、またビット線の構成部分である。
【００２２】
【実施例】以下、図面に示す実施例により本発明を一層
詳細に説明する。
詳細に説明する。
【００２３】出発材料は、たとえば１０17ｃｍ-3のドー
ピング濃度を有するたとえばｐドープされた単結晶シリ
コンから成る範囲１と、たとえば１０20ｃｍ-3のドーピ
ング濃度を有するｎ+ ドープされたシリコンから成る第
１の層２と、たとえば３×１０17ｃｍ-3のドーピング濃
度を有するｐドープされたシリコンから成る第２の層３
と、たとえば１０21ｃｍ-3のドーピング濃度を有するｎ
+ ドープされたシリコンから成る第３の層４とを有する
基板である（図１参照）。第１の層２、第２の層３およ
び第３の層４は好ましくはエピタキシャル成長より形成
される。第３の層４は基板の主面５を形成する。第１の
層２はたとえば５００ｎｍの厚みを、第２の層３はたと
えば２００ｎｍの厚みを、また第３の層４はたとえば１
００ｎｍの厚みを有する。
ピング濃度を有するたとえばｐドープされた単結晶シリ
コンから成る範囲１と、たとえば１０20ｃｍ-3のドーピ
ング濃度を有するｎ+ ドープされたシリコンから成る第
１の層２と、たとえば３×１０17ｃｍ-3のドーピング濃
度を有するｐドープされたシリコンから成る第２の層３
と、たとえば１０21ｃｍ-3のドーピング濃度を有するｎ
+ ドープされたシリコンから成る第３の層４とを有する
基板である（図１参照）。第１の層２、第２の層３およ
び第３の層４は好ましくはエピタキシャル成長より形成
される。第３の層４は基板の主面５を形成する。第１の
層２はたとえば５００ｎｍの厚みを、第２の層３はたと
えば２００ｎｍの厚みを、また第３の層４はたとえば１
００ｎｍの厚みを有する。
【００２４】主面５の上に第１のＳｉＯ2 層６が被覆さ
れ、また構造化される。第１のＳｉＯ2 層６はたとえば
ＴＥＯＳ法で１５０ｎｍの厚みに析出される。第１のＳ
ｉＯ2 層６を構造化するためホトレジストマスク（図示
せず）が使用される。構造化は乾式エッチングプロセス
で行われる。その際に主面５が露出される。
れ、また構造化される。第１のＳｉＯ2 層６はたとえば
ＴＥＯＳ法で１５０ｎｍの厚みに析出される。第１のＳ
ｉＯ2 層６を構造化するためホトレジストマスク（図示
せず）が使用される。構造化は乾式エッチングプロセス
で行われる。その際に主面５が露出される。
【００２５】ホトレジストマスクの除去後に構造化され
た第１のＳｉＯ2 層６の垂直な側面にＳｉＯ2 スペーサ
７が形成される。加えて第２のＳｉＯ2 層がＴＥＯＳ法
でたとえば８０ｎｍの厚みに析出される。異方性の乾式
エッチングによりシリコンに対して選択的に第２のＳｉ
Ｏ2 層からスペーサ７が形成される（図２参照）。
た第１のＳｉＯ2 層６の垂直な側面にＳｉＯ2 スペーサ
７が形成される。加えて第２のＳｉＯ2 層がＴＥＯＳ法
でたとえば８０ｎｍの厚みに析出される。異方性の乾式
エッチングによりシリコンに対して選択的に第２のＳｉ
Ｏ2 層からスペーサ７が形成される（図２参照）。
【００２６】構造化された第１のＳｉＯ2 層６およびＳ
ｉＯ2 スペーサ７の使用のもとに異方性乾式エッチング
プロセスで第１のトレンチ８がエッチングされる。エッ
チングプロセスとしてはたとえばＨＢｒ、ＮＦ3 、Ｈ
ｅ、Ｏ2 が適している。第１のトレンチ８はたとえば１
０００ｎｍの深さで形成される。それによって第１のト
レンチ８は半導体基板のｐドープされた範囲１内まで達
する。第１のトレンチ８は第１の層２、第２の層３およ
び第３の層４を切断する。主面５に対して平行に第１の
トレンチ８はストリップ状の横断面を有する。第１のト
レンチ８はセル領域全体にわたりほぼ平行に延びてい
る。第１のトレンチ８はたとえば９０ｎｍの幅および６
４ｎｍの長さを有する。隣接する第１のトレンチ８の中
心間の間隔はたとえば５００ｎｍであり、これは使用さ
れるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍの２
倍に相当する。
ｉＯ2 スペーサ７の使用のもとに異方性乾式エッチング
プロセスで第１のトレンチ８がエッチングされる。エッ
チングプロセスとしてはたとえばＨＢｒ、ＮＦ3 、Ｈ
ｅ、Ｏ2 が適している。第１のトレンチ８はたとえば１
０００ｎｍの深さで形成される。それによって第１のト
レンチ８は半導体基板のｐドープされた範囲１内まで達
する。第１のトレンチ８は第１の層２、第２の層３およ
び第３の層４を切断する。主面５に対して平行に第１の
トレンチ８はストリップ状の横断面を有する。第１のト
レンチ８はセル領域全体にわたりほぼ平行に延びてい
る。第１のトレンチ８はたとえば９０ｎｍの幅および６
４ｎｍの長さを有する。隣接する第１のトレンチ８の中
心間の間隔はたとえば５００ｎｍであり、これは使用さ
れるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍの２
倍に相当する。
【００２７】続いてたとえばＮＨ4 Ｆ（３０％）／ＨＦ
（６％）による湿式エッチングにより構造化された第１
のＳｉＯ2 層６およびＳｉＯ2 スペーサ７が除去され
る。
（６％）による湿式エッチングにより構造化された第１
のＳｉＯ2 層６およびＳｉＯ2 スペーサ７が除去され
る。
【００２８】ＴＥＯＳ法により１００ｎｍの層厚に別の
ＳｉＯ2 層を析出することにより第１のトレンチ８が第
１の絶縁構造９（図７）で満たされる。第１の絶縁構造
９を形成するため、トレンチ８の外側に主面５が露出さ
れるまで、ＳｉＯ2 層がバックエッチングされ、またプ
レーナ化される。バックエッチングはたとえばＣＨ
Ｆ3 、Ｏ2 により乾式エッチングプロセスで行われる。
ＳｉＯ2 層を析出することにより第１のトレンチ８が第
１の絶縁構造９（図７）で満たされる。第１の絶縁構造
９を形成するため、トレンチ８の外側に主面５が露出さ
れるまで、ＳｉＯ2 層がバックエッチングされ、またプ
レーナ化される。バックエッチングはたとえばＣＨ
Ｆ3 、Ｏ2 により乾式エッチングプロセスで行われる。
【００２９】続いて、第２のトレンチ１０をエッチング
するためのエッチングマスクとして使用される別のトレ
ンチマスクがホトリソグラフ法を用いて形成される（図
３参照）。第２のトレンチ１０を形成するためには、シ
リコンをＳｉＯ2 に対して選択的に侵食するエッチング
法が使用されなければならない。特にそのためにＨＢ
ｒ、Ｃｌ2 、Ｈｅ、Ｏ2 が適している。第２のトレンチ
１０はたとえば第１のトレンチ８に対して垂直に延びて
いる（図３は図２に対して垂直に装置を通る断面を示
す）。後で短絡が生じるのを防止するため、第２のトレ
ンチ１０のエッチングの際に第１の絶縁構造９の側壁に
おけるシリコンが残滓なしに除去されることが重要であ
る。このことを確実にするため、異方性の乾式エッチン
グの後にたとえばコリン（Cholin）による湿式エッチン
グも追加される。第２のトレンチ１０はたとえば５００
ｎｍの深さにエッチングされる。第２のトレンチ１０は
第１の層２内まで達するが、これを切断はしない。完成
したＤＲＡＭセル装置において第１の層２の通しの部分
はそれぞれビット線として作用する。主面５に対して平
行に第２のトレンチ１０はストリップ状の横断面を有す
る。それらはほぼ平行に延びており、また２５０ｎｍの
幅および１２８μｍの長さを有する。隣接する第２のト
レンチ１０の中心間隔はたとえば５００ｎｍ、すなわち
２Ｆである。
するためのエッチングマスクとして使用される別のトレ
ンチマスクがホトリソグラフ法を用いて形成される（図
３参照）。第２のトレンチ１０を形成するためには、シ
リコンをＳｉＯ2 に対して選択的に侵食するエッチング
法が使用されなければならない。特にそのためにＨＢ
ｒ、Ｃｌ2 、Ｈｅ、Ｏ2 が適している。第２のトレンチ
１０はたとえば第１のトレンチ８に対して垂直に延びて
いる（図３は図２に対して垂直に装置を通る断面を示
す）。後で短絡が生じるのを防止するため、第２のトレ
ンチ１０のエッチングの際に第１の絶縁構造９の側壁に
おけるシリコンが残滓なしに除去されることが重要であ
る。このことを確実にするため、異方性の乾式エッチン
グの後にたとえばコリン（Cholin）による湿式エッチン
グも追加される。第２のトレンチ１０はたとえば５００
ｎｍの深さにエッチングされる。第２のトレンチ１０は
第１の層２内まで達するが、これを切断はしない。完成
したＤＲＡＭセル装置において第１の層２の通しの部分
はそれぞれビット線として作用する。主面５に対して平
行に第２のトレンチ１０はストリップ状の横断面を有す
る。それらはほぼ平行に延びており、また２５０ｎｍの
幅および１２８μｍの長さを有する。隣接する第２のト
レンチ１０の中心間隔はたとえば５００ｎｍ、すなわち
２Ｆである。
【００３０】トレンチマスクを除去した後に第２のトレ
ンチ１０はたとえば３００ｎｍの層厚でＴＥＯＳ法でＳ
ｉＯ2 層１１´を析出することにより満たされる。
ンチ１０はたとえば３００ｎｍの層厚でＴＥＯＳ法でＳ
ｉＯ2 層１１´を析出することにより満たされる。
【００３１】たとえばＣＨＦ3 、Ｏ2 による異方性乾式
エッチングによりＳｉＯ2 層１１´がバックエッチング
される。その際に第２のトレンチ１０内に第２の絶縁構
造１１が形成される（図４）。異方性乾式エッチングプ
ロセスはＳｉＯ2 をシリコンに対して選択的に侵食す
る。エッチングプロセスは、第２の絶縁構造１１の表面
が主面５の下４００ｎｍに位置するまで継続される。こ
の乾式エッチングプロセスで第１の絶縁構造９も侵食さ
れ、その表面は乾式エッチングプロセスの後に第２の絶
縁構造１１の表面と等しい高さに位置する。バックエッ
チングの際に第１のトレンチ８および第２のトレンチ１
０内でそのつどのトレンチの側面に境を接する第３の層
４および第２の層３の表面は完全に露出される。必要な
場合には、これはたとえばＨＦ（１％）による追加的な
湿式エッチング過程により確実にされる。
エッチングによりＳｉＯ2 層１１´がバックエッチング
される。その際に第２のトレンチ１０内に第２の絶縁構
造１１が形成される（図４）。異方性乾式エッチングプ
ロセスはＳｉＯ2 をシリコンに対して選択的に侵食す
る。エッチングプロセスは、第２の絶縁構造１１の表面
が主面５の下４００ｎｍに位置するまで継続される。こ
の乾式エッチングプロセスで第１の絶縁構造９も侵食さ
れ、その表面は乾式エッチングプロセスの後に第２の絶
縁構造１１の表面と等しい高さに位置する。バックエッ
チングの際に第１のトレンチ８および第２のトレンチ１
０内でそのつどのトレンチの側面に境を接する第３の層
４および第２の層３の表面は完全に露出される。必要な
場合には、これはたとえばＨＦ（１％）による追加的な
湿式エッチング過程により確実にされる。
【００３２】第２の層３の表面にゲート酸化物１２を形
成するため、続いて、たとえば８００°Ｃにおいて熱的
酸化が行われる。ゲート酸化物１２はたとえば５ｎｍの
厚みに形成される。熱的酸化の際にすべての露出したシ
リコン表面に５ｎｍ厚みのＳｉＯ2 層が生ずる。最後
に、本来の場所にドープされたポリシリコン層１３´が
析出される。ドープされたポリシリコン層、たとえば燐
により１０21ｃｍ-3のドーピング濃度でｎドープされた
ポリシリコン層は８０ｎｍの厚みに析出される（図４参
照）。ドープされたポリシリコン層１３´は同一のエッ
ジカバリングを有するものとして析出される。それによ
り第２のトレンチ１０は満たされない。しかし、その際
に、第２のトレンチ１０よりも小さい幅を有する第１の
トレンチ８は満たされる。
成するため、続いて、たとえば８００°Ｃにおいて熱的
酸化が行われる。ゲート酸化物１２はたとえば５ｎｍの
厚みに形成される。熱的酸化の際にすべての露出したシ
リコン表面に５ｎｍ厚みのＳｉＯ2 層が生ずる。最後
に、本来の場所にドープされたポリシリコン層１３´が
析出される。ドープされたポリシリコン層、たとえば燐
により１０21ｃｍ-3のドーピング濃度でｎドープされた
ポリシリコン層は８０ｎｍの厚みに析出される（図４参
照）。ドープされたポリシリコン層１３´は同一のエッ
ジカバリングを有するものとして析出される。それによ
り第２のトレンチ１０は満たされない。しかし、その際
に、第２のトレンチ１０よりも小さい幅を有する第１の
トレンチ８は満たされる。
【００３３】ゲート電極１３を形成するため、ドープさ
れたポリシリコン層１３´が異方性乾式エッチングプロ
セスでバックエッチングされる。その際に第２のトレン
チ１０内で第２の絶縁構造１１の表面が露出される。第
２のトレンチ１０内に配置されているゲート電極１３の
部分は第２のトレンチ１０の側面に沿うスペーサとして
生ずる。異方性エッチングがたとえばＨＢｒ、Ｃｌ2 、
Ｈｅ、Ｏ2 により行われ、その際に１５０ｎｍのポリシ
リコンの厚みがエッチングされる。すなわちエッチング
は、ゲート酸化物で覆われた第３の層４の側面が第２の
トレンチ１０の範囲内で露出されるように、強く覆われ
ている（図５参照）。主面５の範囲内の第３の層４の表
面にゲート酸化の際に形成される薄いＳｉＯ2 層は異方
性エッチングの際にエッチングストップとして作用す
る。
れたポリシリコン層１３´が異方性乾式エッチングプロ
セスでバックエッチングされる。その際に第２のトレン
チ１０内で第２の絶縁構造１１の表面が露出される。第
２のトレンチ１０内に配置されているゲート電極１３の
部分は第２のトレンチ１０の側面に沿うスペーサとして
生ずる。異方性エッチングがたとえばＨＢｒ、Ｃｌ2 、
Ｈｅ、Ｏ2 により行われ、その際に１５０ｎｍのポリシ
リコンの厚みがエッチングされる。すなわちエッチング
は、ゲート酸化物で覆われた第３の層４の側面が第２の
トレンチ１０の範囲内で露出されるように、強く覆われ
ている（図５参照）。主面５の範囲内の第３の層４の表
面にゲート酸化の際に形成される薄いＳｉＯ2 層は異方
性エッチングの際にエッチングストップとして作用す
る。
【００３４】ゲート電極１３を形成するための異方性エ
ッチングの際に、ドープされたポリシリコン層１３´に
より満たされている第１のトレンチ８内のドープされた
ポリシリコン層１３´は主面５の高さの下側までバック
エッチングされる（図７参照）。ゲート電極１３はそれ
ぞれ、２つの隣接する第１のトレンチおよび２つの隣接
する第２のトレンチにより境される第２の層３の部分を
リング状に囲んでいる（図６参照）。第１のトレンチ８
の幅は小さいので、隣接するゲート電極１３はそのつど
の第１のトレンチ８内に配置されている部分を介して互
いに接続されている。
ッチングの際に、ドープされたポリシリコン層１３´に
より満たされている第１のトレンチ８内のドープされた
ポリシリコン層１３´は主面５の高さの下側までバック
エッチングされる（図７参照）。ゲート電極１３はそれ
ぞれ、２つの隣接する第１のトレンチおよび２つの隣接
する第２のトレンチにより境される第２の層３の部分を
リング状に囲んでいる（図６参照）。第１のトレンチ８
の幅は小さいので、隣接するゲート電極１３はそのつど
の第１のトレンチ８内に配置されている部分を介して互
いに接続されている。
【００３５】別のＳｉＯ2 層がＴＥＯＳ法でたとえば１
５０ｎｍの厚みに析出され、また乾式エッチング法で異
方性にバックエッチングされる。それにより第３の絶縁
構造１４が形成される。第３の絶縁構造１４は同一の第
２のトレンチ１０の向かい合う側面に配置されているゲ
ート電極１３を互いに絶縁する（図５参照）。第１のト
レンチ内で第３の絶縁構造１４はゲート電極１３を覆
う。第２のトレンチ１０は同じく第３の絶縁構造１４に
よりほぼ満たされている。より大きい厚みでＳｉＯ2 層
を析出することにより避けられ得るわずかな非平坦性だ
けが残留する。
５０ｎｍの厚みに析出され、また乾式エッチング法で異
方性にバックエッチングされる。それにより第３の絶縁
構造１４が形成される。第３の絶縁構造１４は同一の第
２のトレンチ１０の向かい合う側面に配置されているゲ
ート電極１３を互いに絶縁する（図５参照）。第１のト
レンチ内で第３の絶縁構造１４はゲート電極１３を覆
う。第２のトレンチ１０は同じく第３の絶縁構造１４に
よりほぼ満たされている。より大きい厚みでＳｉＯ2 層
を析出することにより避けられ得るわずかな非平坦性だ
けが残留する。
【００３６】続いてコンデンサ誘電体１５が被覆され
る。コンデンサ誘電体１５は高い相対的誘電定数εr を
有する材料から製造される。好ましくはコンデンサ誘電
体１５はバリウム‐ストロンチウム‐チタン酸塩、スト
ロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン
酸塩の１つから形成される。これらの強誘電性および常
誘電性層はたとえばスパッタリングにより、またはＣＶ
Ｄまたはゾル‐ゲル法により被覆される。コンデンサ誘
電体１５はたとえば５０ｎｍの層厚で形成される。
る。コンデンサ誘電体１５は高い相対的誘電定数εr を
有する材料から製造される。好ましくはコンデンサ誘電
体１５はバリウム‐ストロンチウム‐チタン酸塩、スト
ロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン
酸塩の１つから形成される。これらの強誘電性および常
誘電性層はたとえばスパッタリングにより、またはＣＶ
Ｄまたはゾル‐ゲル法により被覆される。コンデンサ誘
電体１５はたとえば５０ｎｍの層厚で形成される。
【００３７】コンデンサ誘電体１５の材料による第３の
層４のシリコンの侵害が危惧される場合に、第３の層４
とコンデンサ誘電体１５との間にたとえばＴｉＮ、Ｐ
ｔ、ＷまたはＲｕＯ2 から成る中間層を設けることは本
発明の範囲内にある。
層４のシリコンの侵害が危惧される場合に、第３の層４
とコンデンサ誘電体１５との間にたとえばＴｉＮ、Ｐ
ｔ、ＷまたはＲｕＯ2 から成る中間層を設けることは本
発明の範囲内にある。
【００３８】メモリ応用に対してコンデンサ誘電体内の
漏れ電流が受け入れられない場合には、コンデンサ誘電
体が構造化され得る。しかし、そのためには追加的なマ
スクが必要である。
漏れ電流が受け入れられない場合には、コンデンサ誘電
体が構造化され得る。しかし、そのためには追加的なマ
スクが必要である。
【００３９】コンデンサ誘電体の上に全面にコンデンサ
板１６が被覆される。そのためにたとえばＴｉＮ、Ｐ
ｔ、Ｗ、ＲｕＯ2 またはｎ+ ドープされたポリシリコン
から成る導電層が析出される。コンデンサ板１６はたと
えば１００ｎｍの厚みに形成される。
板１６が被覆される。そのためにたとえばＴｉＮ、Ｐ
ｔ、Ｗ、ＲｕＯ2 またはｎ+ ドープされたポリシリコン
から成る導電層が析出される。コンデンサ板１６はたと
えば１００ｎｍの厚みに形成される。
【００４０】ＤＲＡＭセル装置内で各メモリセルは、そ
れぞれ隣接する第１のトレンチおよび隣接する第２のト
レンチにより境されており、またそこに配置されている
ソース／ドレイン領域としての第１の層２、チャネル領
域としての第２の層３およびソース／ドレイン領域とし
ての第３の層４の部分を含んでいる垂直ＭＯＳトランジ
スタから成る読出しトランジスタを含んでいる。第１の
層２の通しの部分（図５参照）はビット線として作用す
る。ビット線方向に対して垂直に隣接しておりまた第１
のトレンチ８の範囲内で互いに接続されているゲート電
極１３は、埋められたワード線を形成する。隣接するワ
ード線は第３の絶縁構造により互いに絶縁されている。
メモリセルはさらに、メモリ節点としての第３の層４の
そのつどの部分、コンデンサ誘電体１５およびコンデン
サ板１７から形成されるメモリコンデンサを含んでい
る。
れぞれ隣接する第１のトレンチおよび隣接する第２のト
レンチにより境されており、またそこに配置されている
ソース／ドレイン領域としての第１の層２、チャネル領
域としての第２の層３およびソース／ドレイン領域とし
ての第３の層４の部分を含んでいる垂直ＭＯＳトランジ
スタから成る読出しトランジスタを含んでいる。第１の
層２の通しの部分（図５参照）はビット線として作用す
る。ビット線方向に対して垂直に隣接しておりまた第１
のトレンチ８の範囲内で互いに接続されているゲート電
極１３は、埋められたワード線を形成する。隣接するワ
ード線は第３の絶縁構造により互いに絶縁されている。
メモリセルはさらに、メモリ節点としての第３の層４の
そのつどの部分、コンデンサ誘電体１５およびコンデン
サ板１７から形成されるメモリコンデンサを含んでい
る。
【００４１】ＤＲＡＭセル装置を製造するために、ただ
２つのマスクが必要である。第１のＳｉＯ2 層６を構造
化するための第１のマスク、第２のトレンチ１０をエッ
チングするための第２のマスク。両マスク内の構造が最
小製造可能な構造寸法Ｆに相応してそのつどのテクノロ
ジーで製造されると、メモリセルあたり４Ｆ2 の占有場
所が生ずる。Ｆ＝０．２５μｍを有するテクノロジーを
基礎とすると、０．２５μｍ2 のメモリセルあたりの占
有場所が生ずる。使用される両マスクはそれらの調整に
関して非臨界的である。ゲート電極、従ってまたワード
線の構造化のために別のマスクは必要でない。
２つのマスクが必要である。第１のＳｉＯ2 層６を構造
化するための第１のマスク、第２のトレンチ１０をエッ
チングするための第２のマスク。両マスク内の構造が最
小製造可能な構造寸法Ｆに相応してそのつどのテクノロ
ジーで製造されると、メモリセルあたり４Ｆ2 の占有場
所が生ずる。Ｆ＝０．２５μｍを有するテクノロジーを
基礎とすると、０．２５μｍ2 のメモリセルあたりの占
有場所が生ずる。使用される両マスクはそれらの調整に
関して非臨界的である。ゲート電極、従ってまたワード
線の構造化のために別のマスクは必要でない。
【図１】第１の構造化されたＳｉＯ2 層を有する半導体
基板の断面図。
基板の断面図。
【図２】第１のトレンチマスクの形成および第１のトレ
ンチのエッチング後の半導体基板の断面図。
ンチのエッチング後の半導体基板の断面図。
【図３】第２のトレンチのエッチングおよび第２のトレ
ンチの充填後の半導体基板を通る図２に示されている断
面に対して垂直な断面図。
ンチの充填後の半導体基板を通る図２に示されている断
面に対して垂直な断面図。
【図４】ゲート酸化物の形成およびドープされたポリシ
リコン層の析出後の半導体基板を通る図３に示されてい
る断面図。
リコン層の析出後の半導体基板を通る図３に示されてい
る断面図。
【図５】ゲート電極の形成およびメモリコンデンサの完
成後の半導体基板を通る図４に示されている断面図。
成後の半導体基板を通る図４に示されている断面図。
【図６】半導体基板を通る図５中にＶＩ−ＶＩにより示
されている断面図。
されている断面図。
【図７】半導体基板を通る図６中にＶＩＩ−ＶＩＩによ
り示されている断面図。
り示されている断面図。
２ 第２のソース／ドレイン領域 ３ チャネル領域 ４ 第１のソース／ドレイン領域 ５ 主面 ８ 第１のトレンチ ９ 第１の絶縁構造 １０ 第２のトレンチ １２ ゲート酸化物 １３ ゲート電極 １５ コンデンサ誘電体 １６ コンデンサ板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 80995 ミユンヘン ヘルベルクシユトラーセ 25ベー (72)発明者 ウオルフガング クラウチユナイダー ドイツ連邦共和国 83104 ホーエンタン アム オーバーフエルト 50
Claims (14)
- 【請求項１】 それぞれ１つの読出しトランジスタおよ
び１つのメモリコンデンサを含んでいるメモリセルを有
し、読出しトランジスタがそれぞれ半導体基板に集積さ
れた垂直ＭＯＳトランジスタとして構成されており、そ
の第１のソース／ドレイン領域（４）が基板の主面
（５）に、その第２のソース／ドレイン領域（２）が基
板内に埋められたビット線（２）に境を接しており、ま
たそのゲート酸化物（１２）およびゲート電極（１３）
が両ソース／ドレイン領域（２、４）の間に配置されて
いるチャネル領域（３）をリング状に囲んでおり、ワー
ド線に沿って隣接した垂直のＭＯＳトランジスタのゲー
ト電極（１３）が互いに境を接しており、メモリコンデ
ンサが主面（５）に境を接している第１のソース／ドレ
イン領域（４）と接続されているそれぞれ１つのメモリ
節点を有することを特徴とするＤＲＡＭセル装置。 - 【請求項２】 ビット線に沿って隣接した垂直のＭＯＳ
トランジスタの第２のソース／ドレイン領域（２）がド
ープされた領域を介して互いに接続されており、ワード
線がそれぞれ互いに境を接しているゲート電極（１３）
から形成されることを特徴とする請求項１記載のＤＲＡ
Ｍセル装置。 - 【請求項３】 半導体基板が少なくともＤＲＡＭセル装
置の範囲内に単結晶シリコンを含んでおり、ソース／ド
レイン領域（２、４）およびチャネル領域（３）がドー
プされた領域として半導体基板内に構成されており、ビ
ット線が半導体基板内のドープされた領域（２）および
／またはエピタキシャル成長したＣｏＳｉ2 から成る層
として構成されており、ゲート電極（１３）がドープさ
れたポリシリコンを含んでいることを特徴とする請求項
１または２記載のＤＲＡＭセル装置。 - 【請求項４】 メモリコンデンサがそれぞれ主面（５）
に境を接しているメモリ節点としての第１のソース／ド
レイン領域（４）と、メモリ節点の上側に配置されてい
るコンデンサ誘電体（１５）と、コンデンサ板（１６）
とから構成されていることを特徴とする請求項１ないし
３の１つに記載のＤＲＡＭセル装置。 - 【請求項５】 コンデンサ誘電体（１５）がバリウム‐
ストロンチウム‐チタン酸塩、ストロンチウム‐チタン
酸塩または鉛‐ジルコニア‐チタン酸塩の１つを含んで
いることを特徴とする請求項４記載のＤＲＡＭセル装
置。 - 【請求項６】 コンデンサ誘電体（１５）が通しの層と
して構成されていることを特徴とする請求項４または５
記載のＤＲＡＭセル装置。 - 【請求項７】 メモリセルがそれぞれ１つの読出しトラ
ンジスタおよび１つのメモリコンデンサにより製造さ
れ、半導体基板内に埋められたビット線（２）が製造さ
れ、読出しトランジスタが垂直ＭＯＳトランジスタとし
て半導体基板内に形成され、その第１のソース／ドレイ
ン領域（４）がそれぞれ半導体基板の主面（５）に境を
接しており、またその第２のソース／ドレイン領域
（２）がそれぞれ埋められたビット線（２）に境を接し
ており、またそのゲート酸化物（１２）およびゲート電
極（１３）が両ソース／ドレイン領域（２、４）の間に
配置されているチャネル領域（３）をリング状に囲んで
おり、ワード線に沿って隣接した垂直のＭＯＳトランジ
スタが、それらのゲート電極（１３）が互いに境を接し
ているように配置され、メモリコンデンサがそれぞれ第
１のソース／ドレイン領域（４）と電気的に接続される
メモリ節点により製造されることを特徴とするＤＲＡＭ
セル装置の製造方法。 - 【請求項８】 半導体基板が第１の導電形にドープされ
ている第１の層（２）と、第１の導電形と逆の第２の導
電形にドープされている第２の層（３）と、第１の導電
形にドープされておりまた主面（５）に境を接している
第３の層（４）とを含んでおり、それぞれストリップ状
でほぼ平行に延びておりまた第１の層（２）、第２の層
（３）および第３の層（４）を切断する第１のトレンチ
（８）がエッチングされ、第１のトレンチ（８）が第１
の絶縁構造（９）により満たされ、それぞれストリップ
状でほぼ平行に延びておりまた第１のトレンチ（８）と
交わり第１の層（２）を切断することなしに第１の層
（２）内まで達する第２のトレンチ（１０）がエッチン
グされ、第２のトレンチ（１０）が第２の絶縁構造（１
１）を設けられ、第２のトレンチ（１０）の幅が第１の
トレンチ（８）の幅よりも大きく、第１のトレンチ
（８）および第２のトレンチ（１０）の側面において構
造化された第２の層（３）および第３の層（４）の表面
が露出されるまで、第１の絶縁構造（９）および第２の
絶縁構造（１１）が半導体材料に対して選択的にエッチ
ングされ、第２の層（３）の少なくとも露出した表面を
覆うゲート酸化物（１２）が形成され、ゲート電極（１
３）を形成するためほぼ一致したエッジカバリングを有
するドープされたポリシリコン層（１３´）が製造さ
れ、その厚みは第１のトレンチ（８）を満たすが第２の
トレンチ（１０）は満たさないように選定され、また第
２のトレンチの側面にドープされたポリシリコンスペー
サが生じ、また第２のトレンチ内で第２の絶縁構造（１
１）の表面が部分的に露出され、他方において第１のト
レンチ（８）内の第１の絶縁構造の表面はドープされた
ポリシリコンにより覆われた状態にとどまるように、異
方性にバックエッチングされ、ゲート電極（１３）を覆
う第３の絶縁構造（１４）が製造されることを特徴とす
る請求項７記載の方法。 - 【請求項９】 第１のトレンチ（８）をエッチングする
ために第１のトレンチマスクが使用され、第１のトレン
チマスクを形成するために第１のＳｉＯ2 層（６）が析
出され、またホトリソグラフ法を用いて構造化され、ほ
ぼ一致したエッジカバリングを有する第２のＳｉＯ2 層
が析出され、また構造化された第１のＳｉＯ2 層（６）
の側面にＳｉＯ2 スペーサが生じ、それにより第１のト
レンチ（８）の幅が定められるように、異方性にバック
エッチングされることを特徴とする請求項８記載の方
法。 - 【請求項１０】 半導体基板が少なくともＤＲＡＭセル
装置の範囲内に単結晶シリコンを含んでおり、第１の層
（２）、第２の層（３）および第３の層（４）がエピタ
キシャル成長させられることを特徴とする請求項８また
は９記載の方法。 - 【請求項１１】 第１の層（２）の下にエピタキシャル
成長させられたＣｏＳｉ2 から成る導電層が製造され、
この導電層が第１のトレンチ（８）のエッチングの際に
切断されることを特徴とする請求項１０記載の方法。 - 【請求項１２】 メモリコンデンサを形成するため、第
１のソース／ドレイン領域（４）が同時にメモリ節点と
して作用するように、第１のソース／ドレイン領域
（４）の上側にコンデンサ誘電体（１５）およびコンデ
ンサ板（１６）が被覆されることを特徴とする請求項７
ないし１１の１つに記載の方法。 - 【請求項１３】 コンデンサ誘電体（１５）がバリウム
‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタ
ン酸塩または鉛‐ジルコニア‐チタン酸塩の１つから形
成されることを特徴とする請求項１２記載の方法。 - 【請求項１４】 コンデンサ誘電体（１５）が通しの層
として形成されることを特徴とする請求項１２または１
３記載の方法。
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