JPH08330582A - Ｍｏｓｆｅｔおよびその製造方法 - Google Patents

Ｍｏｓｆｅｔおよびその製造方法

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Publication number
JPH08330582A
JPH08330582A JP13667195A JP13667195A JPH08330582A JP H08330582 A JPH08330582 A JP H08330582A JP 13667195 A JP13667195 A JP 13667195A JP 13667195 A JP13667195 A JP 13667195A JP H08330582 A JPH08330582 A JP H08330582A
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JP
Japan
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sidewall
insulating film
source
layer
substrate
Prior art date
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Application number
JP13667195A
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English (en)
Inventor
Satoru Nishikawa
哲 西川
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 オーバーラップ容量を増やすことなくショー
トチャネル効果を抑制できるＭＯＳＦＥＴの提供。 【構成】 ｐ型のシリコン基板１０上にゲート絶縁膜１
２を介してゲート１４を具え、このゲート１４の両側に
ＳｉＯ2 からなるサイドウォール２０を介してソース層
２２およびドレイン層をそれぞれ具えている。このサイ
ドウォール２０は、第１サイドウォール１６ｂおよび第
２サイドウォール１８ａからなり、第１サイドウォール
１６ｂは、ゲート絶縁膜１２およびシリコン基板１０に
接しており、かつ、ソース層１８ａとシリコン基板１０
直上で接している。また、第２サイドウォール１８ａ
は、第１サイドウォール１６ｂに接し、かつ、第１サイ
ドウォール１６ｂと接するソース層２２部分の上にそれ
ぞれ張り出して設けてある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＭＯＳＦＥＴおよび
その製造方法、特にエレベーティッド・ソースドレイン
法を用いたＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】従来の、ＭＯＳＦＥＴの製造方法の一例
として、エレベーティッド・ソースドレイン法を用いた
方法が、文献：「Extended abstract of the 1994 Inte
rnational conference on solid state devices and ma
terials (Yokohama,1994)pp.482-484 」に開示されてい
る。エレベーティッド・ソースドレイン法では、ゲート
との間にサイドウォールを介在させてゲートの両側に成
長させたソース・ドレイン層をソース・ドレイン領域の
一部にする。このため、このソース・ドレイン層を厚く
することで、ソース・ドレイン抵抗の低減を図ることが
できる。さらに、この方法では、このソース・ドレイン
層から不純物を拡散させて、浅い接合のソース・ドレイ
ン領域を形成することにより、ショートチャネル効果を
抑制することができる。
【０００３】
【発明が解決しようとする課題】ところで、基板におけ
る不純物の横方向の拡散距離は、縦方向の拡散距離と同
程度である。従って、ソース・ドレインの接合深さを浅
くするために、拡散拡散層を浅くすると、横方向の拡散
距離も短くなってしまう。一方、素子が動作するために
は、ソースドレイン領域とゲート下に形成されるチャネ
ルとが接続される必要がある。このため、ソース・ドレ
インの接合深さを浅くし、かつ、この接続を実現するた
めには、ゲートとソース・ドレイン層との間に介在する
サイドウォールの厚さを薄くする必要がある。
【０００４】例えば、この接合深さが４０ｎｍ程度の場
合、一般に横方向拡散距離は縦方向拡散距離の６０〜７
０％であるので、チャネルとの接合を実現するためにサ
イドウォールの厚さを２０ｎｍ程度に薄くする必要があ
る。
【０００５】しかしながら、サイドウォールを薄くする
と、ゲートとソースドレイン間の容量（オーバーラップ
容量）が増大する。その結果、ＭＯＳＦＥＴの高速動作
の障害になるという問題があった。
【０００６】
【課題を解決するための手段】
（第１の発明）この出願に係る第１の発明のＭＯＳＦＥ
Ｔによれば、第１導電型の基板上にゲート絶縁膜を介し
てゲートを具え、このゲートの両側にサイドウォールを
介してソース層およびドレイン層をそれぞれ具え、この
ソース層および当該ソース層から基板に第２導電型の不
純物が拡散した領域をソース領域とし、このドレイン層
および当該ドレイン層から基板に第２導電型の不純物が
拡散した領域をドレイン領域としてなるＭＯＳＦＥＴに
おいて、サイドウォールは、第１サイドウォールおよび
第２サイドウォールからなり、この第１サイドウォール
は、少なくともゲート絶縁膜および基板に接しており、
かつ、ソース層またはドレイン層と基板直上で接してお
り、この第２サイドウォールは、第１サイドウォールに
接し、かつ、第１サイドウォールと接するソース層部分
およびドレイン層部分の上にそれぞれ張り出して設けて
なることを特徴とする。
【０００７】尚、このＭＯＳＦＥＴにおいては、第１お
よび第２ソース・ドレイン層、および拡散層が、ソース
・ドレイン領域に含まれる。
【０００８】また、ソース・ドレイン層は、ゲート部の
両側のうちのどちらか一方をソースとし、もう一方をド
レインとする。
【０００９】（第２の発明）また、この出願に係る第２
の発明のＭＯＳＦＥＴの製造方法によれば、第１導電型
の基板上に、ゲート絶縁膜を介してゲート部を形成する
工程と、このゲート部および露出した基板面を覆う第１
絶縁膜を形成する工程と、この第１絶縁膜に対して１回
目の異方性エッチングを行うことにより、ゲート部の側
壁に第１サイドウォールを形成する工程と、１回目の異
方性エッチングによって露出した基板上に、選択的に第
１ソース・ドレイン層を成長させる工程と、この第１ソ
ース・ドレイン層上およびゲート部の上側を覆う第２絶
縁膜を形成する工程と、この第２絶縁膜に対して２回目
の異方性エッチングを行うことにより、第１サイドウォ
ールの側壁に、第２サイドウォールを形成する工程と、
２回目の異方性エッチングによって露出した第１ソース
・ドレイン層上に、選択的に第２ソース・ドレイン層を
成長させる工程と、熱処理を行うことにより、第１ソー
ス・ドレイン層から基板へ第２導電型の不純物を固相拡
散させて拡散層を形成する工程とを含むことを特徴とす
る。
【００１０】尚、このＭＯＳＦＥＴにおいては、第１お
よび第２ソース・ドレイン層、および拡散層が、ソース
・ドレイン領域に含まれる。
【００１１】また、ソース・ドレイン層は、ゲート部の
両側のうちのどちらか一方をソースとし、もう一方をド
レインとする。
【００１２】（第３の発明）また、この出願に係る第３
の発明のＭＯＳＦＥＴの製造方法によれば、第１導電型
の基板上に、ゲート絶縁膜を介してゲート部を形成する
工程と、このゲート部および露出した基板面を覆う第１
絶縁膜および当該第１絶縁膜と異なる材料からなる第２
絶縁膜を順次に形成する工程と、この第２絶縁膜に対し
て１回目の異方性エッチングを行うことにより、ゲート
部の側壁に、第１絶縁膜を介して第２サイドウォールを
形成する工程と、この第２サイドウォールをエッチング
マスクとして用いて、この第１絶縁膜に対して２回目の
異方性エッチングを行うことにより、ゲート部と第２サ
イドウォールとに挟まれた部分およびこの第２サイドウ
ォールの下側に予備第１サイドウォールを形成する工程
と、この予備第１サイドウォールに対して選択的に等方
性エッチングを行うことにより、少なくともゲート絶縁
膜、基板および第２サイドウォールに接した第１サイド
ウォールを形成する工程と、２回目の異方性エッチング
および等方性エッチングにより露出した基板上に、選択
的にソース・ドレイン層を成長させる工程と、熱処理を
行うことにより、このソース・ドレイン層から基板へ第
２導電型の不純物を固相拡散させて拡散層を形成する工
程とを含むことを特徴とする。
【００１３】尚、このＭＯＳＦＥＴにおいては、ソース
・ドレイン層および拡散層が、ソース・ドレイン領域に
含まれる。
【００１４】また、ソース・ドレイン層は、ゲート部の
両側のうちのどちらか一方がソースとなり、もう一方が
ドレインとなる。
【００１５】
【作用】
（第１の発明）この出願に係る第１の発明のＭＯＳＦＥ
Ｔの構造によれば、エレベーティッド・ソースドレイン
を設けたことにより、従来同様、ソース・ドレイン抵抗
の低減を図り、さらに、ソース・ドレイン接合を浅くす
ることによって、ショートチャネル効果を低減すること
ができる。さらに、本発明では、サイドウォールを第１
および第２サイドウォールを以って構成し、第１サイド
ウォールの膜厚を薄くすることによって、基板直上での
ゲート部とソース・ドレイン層との距離を短くし、一
方、第２サイドウォールによって、基板直上部分以外出
のゲート部とソース・ドレイン層との距離を長くしてい
る。その結果、オーバーラップ容量を増やすことなく拡
散層とチャネルを接続することができる。このため、Ｍ
ＯＳＦＥＴの高速動作が可能となる。
【００１６】（第２および第３の発明）この出願に係る
第２および第３の発明のＭＯＳＦＥＴの製造方法によれ
ば、第１サイドウォールの厚さを制御することによっ
て、オーバーラップ容量を制御することができる。ま
た、第２サイドウォールの厚さを制御することによっ
て、基板特上でのゲート部とソース・ドレイン領域との
水平距離を制御することができる。そして、これらの発
明では、この第１および第２サイドウォールの厚さを個
別に制御することができる。従って、非常に浅いソース
・ドレイン接合を有するＭＯＳＦＥＴをオーバーラップ
容量を増加させることなく実現することができる。
【００１７】
【実施例】以下、図面を参照して、この出願に係る発明
のＭＯＳＦＥＴおよびその製造方法について説明する。
尚、参照する図面は、これらの発明が理解できる程度に
各構成成分の大きさ、形状および配置関係を概略的に示
してあるに過ぎない。従って、これらの発明は図示例に
のみ限定されるものでないことは明らかである。また、
各図では、断面を表すハッチングを一部省略して示す。
【００１８】（第１実施例）第１実施例では、図１を参
照して、第１の発明のＭＯＳＦＥＴの構造の一例につい
て説明する。図１は、第１実施例のＭＯＳＦＥＴの説明
に供する要部断面図であり、ゲート長方向に添った切り
口での縦断面を示す。
【００１９】第１の発明のＭＯＳＦＥＴによれば、ｐ型
のシリコン基板１０上に厚さ１０ｎｍのゲート絶縁膜１
２を介してゲート１４を具えている。このゲート１４
は、ポリシリコンからなり、ゲート長は０．２μｍであ
る。
【００２０】また、このゲート１４の両側にＳｉＯ2 か
らなるサイドウォール２０を介してソース層２２および
ドレイン層をそれぞれ具えている。このソース層２２お
よびドレイン層はエピタキシャル成長させたシリコンか
らなる。
【００２１】また、このソース層２２および当該ソース
層からシリコン基板１０にｎ型の不純物を拡散させた拡
散層２４をソース領域２６とし、一方、このドレイン層
および当該ドレイン層からシリコン基板にｎ型の不純物
が拡散した領域をドレイン領域としている。この実施例
では、ｎ型の不純物として燐（Ｐ）を用いる。
【００２２】尚、ソース領域とドレイン領域との断面構
成はゲートを挟んで対称であるため、図１ではドレイン
領域の図示を省略する。
【００２３】そして、このＭＯＳＦＥＴでは、サイドウ
ォール２０は、第１サイドウォール１６ｂおよび第２サ
イドウォール１８ａからなる。
【００２４】この第１サイドウォール１６ｂは、少なく
ともゲート絶縁膜１２およびシリコン基板１０に接して
おり、かつ、ソース層１８ａとシリコン基板１０直上で
接している。尚、ドレイン側の構成もソース側と同様と
する。
【００２５】また、この第２サイドウォール１８ａは、
第１サイドウォール２０に接し、かつ、第１サイドウォ
ール１６ａと接するソース層２２部分の上にそれぞれ張
り出して設けてある。
【００２６】この実施例では、第１サイドウォールの横
方向の幅Ｗ1 を２０ｎｍとし、第２サイドウォールの張
り出し部の下側で、第１サイドウォールとソース層２２
とが接する部分（以下、隣接部とも称する）２２ａの高
さＨ1 を３０ｎｍとする。この高さＨ1 を３０ｎｍとし
た場合、この隣接部２２ａの抵抗値はチャネル抵抗より
も小さくなる。例えば、ゲート長が０．２μｍの場合の
チャネル抵抗は１０ｋΩ程度であるのに対して、この隣
接部２２ａの抵抗は約１ｋΩと小さくなる。また、この
高さＨ1 を３０ｎｍとした場合、ゲート部とソース層と
間の第１サイドウォールを介した容量（Ｃ１）は、ゲー
ト部とシリコン基板との間のゲート絶縁膜を介した容量
（Ｃ０）に比べて１０分の１以下に小さくなる。例え
ば、ゲート長が０．２μｍ、ゲート絶縁膜の膜厚が１０
ｎｍの場合は、第１サイドウォールの厚さを４０ｎｍ以
下にすれば、Ｃ１の容量がＣ０の容量の１０分の１以下
になる。
【００２７】（第２実施例）第２実施例では、図２〜図
４を参照して、第２の発明のＭＯＳＦＥＴの製造方法の
一例について説明する。図２の（Ａ）〜（Ｃ）は、第２
実施例の説明に供する断面工程図である。図３の（Ａ）
〜（Ｃ）は、図２の（Ｃ）に続く断面工程図である。図
４の（Ａ）および（Ｂ）は、図３の（Ｃ）に続く断面工
程図である。尚、各図は、ゲート長方向に添った切り口
での縦断面を示す。尚、ソース領域とドレイン領域との
断面構成はゲートを挟んで対称であるため、各図ではド
レイン領域の図示を省略する。
【００２８】第２実施例では、先ず、ｐ型のシリコン基
板１０上に、厚さ１０ｎｍのゲート絶縁膜１２を介し
て、ポリシリコンからなるゲート１４を形成する。この
ゲート１４のゲート長は０．２μｍである（図２の
（Ａ））。
【００２９】次に、このゲート部１４および露出した基
板１０面を覆う第１絶縁膜３０を形成する。この実施例
では、第１絶縁膜３０として、均一な厚さ２０ｎｍのＳ
ｉＯ2 膜３０を形成する（図２の（Ｂ））。
【００３０】次に、この第１絶縁膜３０に対して１回目
の異方性ドライエッチングを行うことにより、ゲート部
１４の側壁に第１サイドウォール３０ａを形成する。こ
のサイドウォールのゲート長方向の幅（厚さ）は、約２
０ｎｍとなる（図２の（Ｃ））。
【００３１】次に、１回目の異方性エッチングによって
露出した基板１０上に、選択エピタキシャル成長によ
り、選択的に第１ソース・ドレイン層（以下、第１エピ
層とも称する）３２成長させる。選択エピタキシャル成
長を行うにあたり、この実施例では、基板温度を７５０
℃、チャンバの圧力４０Ｔｏｒｒとし、原料ガスとし
て、Ｈ2 １０Ｌ／分、ジクロールシラン１００ｃｃ／
分、不純物としてＰＨ2 （１０００ｐｐｍＨ2 希釈）を
チャンバに供給し、成膜速度６ｎｍ／分の条件の下で膜
厚３０ｎｍのエピタキシャル層を成長させた。この第１
エピ層の不純物濃度は約３×１０20原子／ｃｍ3 とな
る。尚、第１エピ層を成長させる際に、ゲート部１４上
には、ポリシリコン層３４が成長する（図３の
（Ａ））。
【００３２】次に、この第１ソース・ドレイン層３２上
およびゲート部１４の上側（この実施例では、ポリシリ
コン層１４ａ）を覆う第２絶縁膜３６を形成する。この
実施例では、第２絶縁膜として、厚さ２００ｎｍの窒化
膜を形成する（図３の（Ｂ））。
【００３３】次に、この第２絶縁膜３６に対して２回目
の異方性エッチングを行うことにより、第１サイドウォ
ール３０ａの側壁に、第２サイドウォール３６ａを形成
する。この第１および第２サイドウォール３０ａおよび
３６ａがサイドウォール３８を構成する（図３の
（Ｃ））。
【００３４】次に、２回目の異方性エッチングによって
露出した第１エピ層３２上に、選択エピタキシャル成長
により、選択的に第２ソース・ドレイン層（以下、第２
エピ層とも称する）４０を成長させる。第２エピ層３４
を成長させるにあたり、この実施例では、基板温度を８
００℃とする他は、第１エピ層の成長時と同一条件で、
成膜速度３０ｎｍ／分で２００ｎｍの膜厚に成長させ
る。第２エピ層の厚さが２００ｎｍ程度の場合、第２エ
ピ層とゲートとの間の容量は、ゲート部１４とシリコン
基板１０との間のゲート絶縁膜を介した容量の１０分の
１以下になる。１０分１以下にするためには、第２エピ
層の厚さは少なくとも１００ｎｍ程度あれば良い。
【００３５】尚、第２エピ層を成長させる際に、ポリシ
リコン層３４上には、ポリシリコン層４２ａが成長す
る。このポリシリコン層４２ａおよび３４およびゲート
部１４は、ゲートとして機能する。また、第１および第
２エピ層３２および４０を合わせてソース・ドレイン層
４４とする（図４の（Ａ））。
【００３６】次に、８５０℃の温度下で３０分間熱処理
を行うことにより、第１ソース・ドレイン層から基板へ
ｎ型の不純物を固相拡散させて厚さ４０ｎｍ程度の拡散
層４６を形成する。この拡散層４６、第１および第２エ
ピ層３２および４０がソース領域４８となる（図４の
（Ｂ））。
【００３７】（第３実施例）第３実施例では、図５〜図
７を参照して、第３の発明のＭＯＳＦＥＴの製造方法の
一例について説明する。図５の（Ａ）〜（Ｃ）は、第３
実施例の説明に供する断面工程図である。図６の（Ａ）
〜（Ｃ）は、図５の（Ｃ）に続く断面工程図である。図
７の（Ａ）および（Ｂ）は、図６の（Ｃ）に続く断面工
程図である。尚、各図は、ゲート長方向に添った切り口
での縦断面を示す。
【００３８】第３実施例では、先ず、ｐ型のシリコン基
板１０上に、厚さ１０ｎｍのゲート絶縁膜１２を介し
て、ポリシリコンからなるゲート１４を形成する。この
ゲート１４のゲート長は０．２μｍである（図５の
（Ａ））。
【００３９】次に、このゲート部１４および露出したシ
リコン基板１０面を覆う第１絶縁膜および当該第１絶縁
膜と異なる材料からなる第２絶縁膜を順次に形成する。
ここでは、先ず、膜厚３０ｎｍ程度のシリコン酸化膜１
６を形成する（図５の（Ｂ））。
【００４０】次に、シリコン酸化膜１６上に、膜厚２０
０ｎｍ程度のシリコン窒化膜１８を形成する（図５の
（Ｃ））。
【００４１】次に、この第２絶縁膜１８に対して１回目
の異方性ドライエッチングを行うことにより、ゲート部
１４の側壁に、第１絶縁膜１６を介して第２サイドウォ
ール１８ａを形成する（図６の（Ａ））。
【００４２】次に、この第２サイドウォール１８ａをエ
ッチングマスクとして用いて、この第１絶縁膜１６に対
して２回目の異方性エッチングを行うことにより、ゲー
ト部１４と第２サイドウォール１８ａとに挟まれた部分
およびこの第２サイドウォール１８の下側に予備第１サ
イドウォール１６ａを形成する（図６の（Ｂ））。
【００４３】次に、この予備第１サイドウォール１６ａ
に対して選択的に等方性エッチングを行うことにより、
少なくともゲート絶縁膜１２、シリコン基板１０および
第２サイドウォール１８ａに接した第１サイドウォール
１６ｂを形成する（図６の（Ｃ））。
【００４４】次に、２回目の異方性エッチングおよび等
方性エッチングにより露出したシリコン基板１０上に、
ソース・ドレイン層（以下、エピ層とも称する）２２を
減圧ＣＶＤ法を用いて選択的にエピタキシャル成長させ
る。（尚、図７では、ソース層２２のみを図示する。）
選択エピタキシャル成長を行うにあたり、この実施例で
は、基板温度を７５０℃、チャンバの圧力４０Ｔｏｒｒ
とし、原料ガスとして、Ｈ2 １０Ｌ／分、ジクロールシ
ラン１００ｃｃ／分、不純物としてＰＨ2 （１０００ｐ
ｐｍＨ2 希釈）をチャンバに供給する。そして、成膜速
度６ｎｍ／分の条件の下で膜厚２００ｎｍにエピタキシ
ャル成長させた。この第１エピ層の不純物濃度は約３×
１０20原子／ｃｍ3 となる。
【００４５】尚、エピ層を成長させる際に、ゲート部１
４上には、ポリシリコン層１４ａが成長する（図７の
（Ａ））。
【００４６】次に、８５０℃の温度下で３０分間熱処理
を行うことにより、ソース・ドレイン層２２からシリコ
ン基板１０へｎ型の不純物を固相拡散させて厚さ４０ｎ
ｍ程度の拡散層２４を形成する。この拡散層２４、エピ
層２２がソース領域４６となる（図７の（Ｂ））。
【００４７】このようにして、第１実施例で説明した構
造のＭＯＳＦＥＴが得られる。
【００４８】ところで、基板上に選択的にエピタキシャ
ル層を成長させる場合、成長条件によっては、いわゆる
ファセットが発生することがある。例えば、図１１に示
すように、ゲート部の直近の部分にファセットが発生し
た場合、第２サイドウォールを形成しなくとも、オーバ
ーラップ容量を低減することができる。また、ファセッ
トが発生しても、素子の特性上特に問題はない。従っ
て、ファセットをわざと発生させることによりオーバー
ラップ容量を低減し、かつ、接合深さの浅い拡散領域を
形成したＭＯＳＦＥＴを得ることも考えられる。しか
し、エピタキシャル層を成長させる際に、ファセットを
再現性良く発生させる条件を設定するのは必ずしも容易
ではない。
【００４９】この点、この出願に係る発明のＭＯＳＦＥ
Ｔの製造方法によれば、ファセットの発生の有無を考慮
することなく、即ち、ファセットの発生条件に束縛され
ることなくエピタキシャル成長を容易に行うことができ
る。
【００５０】（第４実施例）第４実施例では、図８〜図
１０を参照して、第３の発明のＭＯＳＦＥＴの製造方法
の一例について説明する。図８の（Ａ）〜（Ｃ）は、第
４実施例の説明に供する断面工程図である。図９の
（Ａ）〜（Ｃ）は、図８の（Ｃ）に続く断面工程図であ
る。図１０の（Ａ）および（Ｂ）は、図９の（Ｃ）に続
く断面工程図である。尚、各図は、ゲート長方向に添っ
た切り口での縦断面を示す。
【００５１】第４実施例では、先ず、ｐ型のシリコン基
板１０上に、厚さ１０ｎｍのゲート絶縁膜１２を介し
て、ポリシリコンからなるゲート１４を形成する。この
ゲート１４のゲート長は０．２μｍである（図８の
（Ａ））。
【００５２】次に、このゲート部１４および露出したシ
リコン基板１０面を覆う第１絶縁膜５０および当該第１
絶縁膜５０と異なる材料からなる第２絶縁膜５２を順次
に形成する。ここでは、先ず、膜厚３０ｎｍ程度のシリ
コン窒化膜５０を形成する（図８の（Ｂ））。
【００５３】次に、シリコン酸化膜５２上に、膜厚２０
０ｎｍ程度のシリコン酸化膜５２を形成する（図８の
（Ｃ））。
【００５４】次に、この第２絶縁膜５２に対して１回目
の異方性ドライエッチングを行うことにより、ゲート部
１４の側壁に、第１絶縁膜５０を介して第２サイドウォ
ール５２ａを形成する（図９の（Ａ））。
【００５５】次に、この第２サイドウォール５２ａをエ
ッチングマスクとして用いて、この第１絶縁膜５０に対
して２回目の異方性エッチングを行うことにより、ゲー
ト部１４と第２サイドウォール５２ａとに挟まれた部分
およびこの第２サイドウォール１８の下側に予備第１サ
イドウォール５０ａを形成する（図９の（Ｂ））。
【００５６】次に、この予備第１サイドウォール５０ａ
に対して選択的に等方性エッチングを行うことにより、
少なくともゲート絶縁膜１２、シリコン基板１０および
第２サイドウォール１８ａに接した第１サイドウォール
１６ｂを形成する（図９の（Ｃ））。
【００５７】次に、２回目の異方性エッチングおよび等
方性エッチングにより露出したシリコン基板１０上に、
ソース・ドレイン層（以下、エピ層とも称する）２２を
ＵＨＶ−ＣＶＤ法を用いて選択的にエピタキシャル成長
させる。（尚、図１０では、ソース層２２のみを図示す
る。）選択エピタキシャル成長を行うにあたり、この実
施例では、基板温度を６００℃、チャンバ内の圧力１×
１０-4Ｔｏｒｒとし、原料ガスとして、ＳｉＨ4 １０ｃ
ｃ／分、不純物としてＰＨ3 １ｃｃ／分（Ｈ２希釈、１
％）をチャンバに供給し、成膜速度１０ｎｍ／分の条件
の下で膜厚２００ｎｍにエピタキシャル成長させた。こ
の第１エピ層の不純物濃度は約３×１０２０原子／ｃｍ
3 となる。
【００５８】尚、エピ層を成長させる際に、ゲート部１
４上には、ポリシリコン層１４ａが成長する（図１０の
（Ａ））。
【００５９】次に、８５０℃の温度下で３０分間熱処理
を行うことにより、ソース・ドレイン層２２からシリコ
ン基板１０へｎ型の不純物を固相拡散させて厚さ４０ｎ
ｍ程度の拡散層２４を形成する。この拡散層２４、エピ
層２２がソース領域４６となる（図１０の（Ｂ））。
【００６０】上述した各実施例では、これらの発明を特
定の材料を使用し、特定の条件で形成した例についての
み説明したが、これらの発明は多くの変更および変形を
行うことができる。例えば、上述した各実施例では第１
導電型をｐ型、第２導電型をｎ型としたが、これらの発
明では第１導電型をｎ型、第２導電型をｐ型としても良
い。
【００６１】また、上述した各実施例では基板としてシ
リコン基板を用いたが、これらの発明では、シリコン系
基板ならば良く、例えば、シリコン基板上にＳｉＧｅま
たはＳｉＣをエピタキシャル成長したものを基板として
も良い。
【００６２】また、上述した各実施例では、ソース・ド
レイン層としてシリコンのエピタキシャル層を選択成長
させたが、これらの発明では、例えばポリシリコン層を
選択成長させても良い。また、これらの層として、シリ
コンの代わりに例えばＳｉＧｅを選択成長させても良
い。
【００６３】また、上述した第２〜４実施例では、異方
性エッチングとして異方性ドライエッチングを行った
が、これらの発明では異方性エッチングとして異方性ウ
エットエッチングを行っても良い。
【００６４】また、上述した第２〜４実施例では、ソー
ス・ドレイン層を選択エピタキシャル成長する際に、不
純物をドープしたが、これらの発明では、エピタキシャ
ル成長させた後に、不純物をイオン注入しても良い。
【００６５】また、上述した第２〜４実施例では、ソー
ス・ドレイン層を選択エピタキシャル成長する際にゲー
ト部１４上にポリシリコン層を成長させたが、これらの
発明では、ゲート部１４上には、必ずしもポリシリコン
層を成長させなくとも良い。
【００６６】
【発明の効果】
（第１の発明）この出願に係る第１の発明のＭＯＳＦＥ
Ｔの構造によれば、エレベーティッド・ソースドレイン
を設けたことにより、従来同様、ソース・ドレイン抵抗
の低減を図り、さらに、ソース・ドレイン接合を浅くす
ることによって、ショートチャネル効果を低減すること
ができる。さらに、本発明では、サイドウォールを第１
および第２サイドウォールを以って構成し、第１サイド
ウォールの膜厚を薄くすることによって、基板直上での
ゲート部とソース・ドレイン層との距離を短くし、一
方、第２サイドウォールによって、基板直上部分以外出
のゲート部とソース・ドレイン層との距離を長くしてい
る。その結果、オーバーラップ容量を増やすことなく拡
散層とチャネルを接続することができる。このため、Ｍ
ＯＳＦＥＴの高速動作が可能となる。
【００６７】（第２および第３の発明）この出願に係る
第２および第３の発明のＭＯＳＦＥＴの製造方法によれ
ば、第１サイドウォールの厚さを制御することによっ
て、オーバーラップ容量を制御することができる。ま
た、第２サイドウォールの厚さを制御することによっ
て、基板特上でのゲート部とソース・ドレイン領域との
水平距離を制御することができる。そして、これらの発
明では、この第１および第２サイドウォールの厚さを個
別に制御することができる。従って、非常に浅いソース
・ドレイン接合を有するＭＯＳＦＥＴをオーバーラップ
容量を増加させることなく実現することができる。
【図面の簡単な説明】
【図１】第１実施例のＭＯＳＦＥＴの説明に供する要部
断面図である。
【図２】（Ａ）〜（Ｃ）は、第２実施例のＭＯＳＦＥＴ
の製造方法の説明に供する断面工程図である。
【図３】（Ａ）〜（Ｃ）は、図２の（Ｃ）に続く断面工
程図である。
【図４】（Ａ）および（Ｂ）は、図３の（Ｃ）に続く断
面工程図である。
【図５】（Ａ）〜（Ｃ）は、第３実施例のＭＯＳＦＥＴ
の製造方法の説明に供する断面工程図である。
【図６】（Ａ）〜（Ｃ）は、図５の（Ｃ）に続く断面工
程図である。
【図７】（Ａ）および（Ｂ）は、図６の（Ｃ）に続く断
面工程図である。
【図８】（Ａ）〜（Ｃ）は、第４実施例のＭＯＳＦＥＴ
の製造方法の説明に供する断面工程図である。
【図９】（Ａ）〜（Ｃ）は、図８の（Ｃ）に続く断面工
程図である。
【図１０】（Ａ）および（Ｂ）は、図９の（Ｃ）に続く
断面工程図である。
【図１１】ファセットの説明に供する図である。
【符号の説明】
１０：シリコン基板 １２：ゲート絶縁膜 １４：ゲート部 １４ａ：ポリシリコン層 １６：第１絶縁膜 １６ａ：予備第１サイドウォール １６ｂ：第１サイドウォール １８：第２絶縁膜 １８ａ：第２サイドウォール ２０：サイドウォール ２２：ソース層 ２２ａ：隣接部 ２４：拡散層 ２６：ソース領域 ３０：第１絶縁膜 ３０ａ：第１サイドウォール ３２：第１ソース・ドレイン層（第１エピ層） ３４：ポリシリコン層 ３６：第２絶縁膜 ３６ａ：第２サイドウォール ３８：サイドウォール ４０：第２ソース・ドレイン層（第２エピ層） ４２：ポリシリコン層 ４４：ソース・ドレイン層 ４６：拡散層 ４８：ソース領域 ５０：第１絶縁膜 ５０ａ：予備第１サイドウォール ５２：第２絶縁膜 ５２ａ：第２サイドウォール ５４：サイドウォール ６０：絶縁膜 ６２：シリコンエピタキシャル層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の基板上にゲート絶縁膜を介
    してゲートを具え、 該ゲートの両側にサイドウォールを介してソース層およ
    びドレイン層をそれぞれ具え、 該ソース層および当該ソース層から前記基板に第２導電
    型の不純物が拡散した領域をソース領域とし、 該ドレイン層および当該ドレイン層から前記基板に第２
    導電型の不純物が拡散した領域をドレイン領域としてな
    るＭＯＳＦＥＴにおいて、 前記サイドウォールは、第１サイドウォールおよび第２
    サイドウォールからなり、 該第１サイドウォールは、少なくとも前記ゲート絶縁膜
    および前記基板に接しており、かつ、前記ソース層また
    は前記ドレイン層と基板直上で接しており、 該第２サイドウォールは、前記第１サイドウォールに接
    し、かつ、前記第１サイドウォールと接する前記ソース
    層部分および前記ドレイン層部分の上にそれぞれ張り出
    して設けてなることを特徴とするＭＯＳＦＥＴ。
  2. 【請求項２】 第１導電型の基板上に、ゲート絶縁膜を
    介してゲート部を形成する工程と、 該ゲート部および露出した基板面を覆う第１絶縁膜を形
    成する工程と、 該第１絶縁膜に対して１回目の異方性エッチングを行う
    ことにより、前記ゲート部の側壁に第１サイドウォール
    を形成する工程と、 前記１回目の異方性エッチングによって露出した基板上
    に、選択的に第１ソース・ドレイン層を成長させる工程
    と、 該第１ソース・ドレイン層上および前記ゲート部の上側
    を覆う第２絶縁膜を形成する工程と、 該第２絶縁膜に対して２回目の異方性エッチングを行う
    ことにより、前記第１サイドウォールの側壁に、第２サ
    イドウォールを形成する工程と、 前記２回目の異方性エッチングによって露出した第１ソ
    ース・ドレイン層上に、選択的に第２ソース・ドレイン
    層を成長させる工程と、 熱処理を行うことにより、前記第１ソース・ドレイン層
    から前記基板へ第２導電型の不純物を固相拡散させて拡
    散層を形成する工程とを含むことを特徴とするＭＯＳＦ
    ＥＴの製造方法。
  3. 【請求項３】 第１導電型の基板上に、ゲート絶縁膜を
    介してゲート部を形成する工程と、 該ゲート部および露出した基板面を覆う第１絶縁膜およ
    び当該第１絶縁膜と異なる材料からなる第２絶縁膜を順
    次に形成する工程と、 該第２絶縁膜に対して１回目の異方性エッチングを行う
    ことにより、前記ゲート部の側壁に、第１絶縁膜を介し
    て第２サイドウォールを形成する工程と、 該第２サイドウォールをエッチングマスクとして用い
    て、該第１絶縁膜に対して２回目の異方性エッチングを
    行うことにより、前記ゲート部と前記第２サイドウォー
    ルとに挟まれた部分および該第２サイドウォールの下側
    に予備第１サイドウォールを形成する工程と、 該予備第１サイドウォールに対して選択的に等方性エッ
    チングを行うことにより、少なくとも前記ゲート絶縁
    膜、前記基板および前記第２サイドウォールに接した第
    １サイドウォールを形成する工程と、 前記２回目の異方性エッチングおよび前記等方性エッチ
    ングにより露出した前記基板上に、選択的にソース・ド
    レイン層を成長させる工程と、 熱処理を行うことにより、該ソース・ドレイン層から前
    記基板へ第２導電型の不純物を固相拡散させて拡散層を
    形成する工程とを含むことを特徴とするＭＯＳＦＥＴの
    製造方法。
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