JPH08330599A

JPH08330599A - 薄膜トランジスタ、その製造方法及び表示装置

Info

Publication number: JPH08330599A
Application number: JP31144295A
Authority: JP
Inventors: Keiichi Sano; 景一佐野; Tomoyuki Noda; 朋幸納田; Yoichiro Aya; 洋一郎綾
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-11-29
Filing date: 1995-11-29
Publication date: 1996-12-13

Abstract

(57)【要約】【課題】チャンネル層となる半導体薄膜のエッジ部を
テーパ加工してゲート電極の断線を防止しつつ薄膜トラ
ンジスタのサブスレッショルド特性の低下を回避できる
薄膜トランジスタを提供することを目的とする。【解決手段】絶縁性基板９上に形成したｐｏｌｙ−Ｓ
ｉ膜１にチャンネル部１ａとソース部１ｂとドレイン部
１ｃとを形成し、前記チャンネル部１ａ上にゲート絶縁
膜２を介してゲート電極３を形成して成る薄膜トランジ
スタであり、前記ｐｏｌｙ−Ｓｉ１の少なくともチャン
ネル部１ａのエッジ部に絶縁性傾斜部を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジス
タ、薄膜トランジスタの製造方法、並びにこれら薄膜ト
ランジスタ及び薄膜トランジスタを用いた表示装置に関
する。

【０００２】

【従来の技術】図１０は、アクティブマトリックス液晶
ディスプレイなどを駆動する回路を構成している従来の
薄膜トランジスタ群の一つを示した斜視図であり、図１
１は図１０のＡ−Ａ矢視断面図、図１２は図１０のＢ−
Ｂ矢視断面図である。なお、図１１、１２は絶縁基板２
９とパッシベーション膜２４を付加して表している。

【０００３】図中の２１は、絶縁基板２９上に素子間絶
縁のためにアイランド上に形成された多結晶シリコン膜
（以下、ｐｏｌｙ−Ｓｉ膜という）であり、このｐｏｌ
ｙ−Ｓｉ２１膜は、非晶質シリコン膜（以下、ａ−Ｓｉ
膜という）を絶縁基板２９上に堆積してパターンニング
した後またはパターニング前に、レーザー再結晶化処理
を行うことにより得られる。

【０００４】前記ｐｏｌｙ−Ｓｉ膜２１のチャンネル２
１ａとなるべき領域上には、ＳｉＯ ₂膜からなるゲート
絶縁膜２２が形成され、このゲート絶縁膜２２上にゲー
ト電極２３が形成されている。これらゲート絶縁膜２２
及びゲート電極２３は、例えば、前記ｐｏｌｙ−Ｓｉ膜
２１上にゲート絶縁膜２２となるＳｉＯ₂膜およびゲー
ト電極２３となるｐｏｌｙ−Ｓｉ膜を形成した後、この
ｐｏｌｙ−Ｓｉ膜上にレジスト膜を塗布し、図示しない
マスクを介してのレジスト露光および現像処理を行って
チャネルとなる領域に対応した位置のレジスト膜を残
し、このレジスト膜が残されている部分以外のｐｏｌｙ
−Ｓｉ膜及びＳｉＯ₂膜をエッチングした後、上記レジ
スト膜を除去することにより得られる。

【０００５】前記ｐｏｌｙ−Ｓｉ膜１の前記チャンネル
２１ａの両側には、ソース領域２１ｂ及びドレイン領域
２１ｃが形成されている。ソース領域２１ｂ、ドレイン
領域２１ｃ及び、前記ゲート電極２３は、これらを構成
しているｐｏｌｙ−Ｓｉ膜に不純物ドーピングが行われ
ることにより形成される。そして、前記ガラス基板上に
は、ゲート電極２３等を覆うようにパッシベーション膜
２４が形成されており、前記ソース領域２１ｂ及びドレ
イン領域２１ｃ上の前記パッシベーション膜２４に形成
されたコンタクトホールを通じて、前記パッシベーショ
ン膜２４上に堆積されたソース電極２５及びドレイン電
極２６が、前記ソース領域２１ｂ及びドレイン領域２１
ｃにそれぞれコンタクトされている。

【０００６】

【発明が解決しようとする課題】上記の薄膜トランジス
タでは、ｐｏｌｙ−Ｓｉ膜２１は５０〜１００ｎｍの膜
厚で形成されるが、このｐｏｌｙ−Ｓｉ膜２１上に前記
ゲート絶縁膜２２を介して形成されるゲート電極２３
は、前記ｐｏｌｙ−Ｓｉ膜２１のエッジ部上ではその段
差のために薄くなる。

【０００７】そして、ゲート電極２３は、前述の如く、
耐熱性が良くて形成プロセスが簡単なｐｏｌｙ−Ｓｉ膜
にて形成されるが、このｐｏｌｙ−Ｓｉ膜を低温かつ短
時間のプロセスで十分に低抵抗化するには、レーザ活性
化手法が有望である。この場合、ｐｏｌｙ−Ｓｉ膜をゲ
ート絶縁膜２２との境界面まで十分に活性化させるため
に、ｐｏｌｙ−Ｓｉ膜の膜厚を１００ｎｍ以下にするの
が望ましい。

【０００８】しかしながら、ゲート電極２３となる前記
ｐｏｌｙ−Ｓｉ膜を薄く形成すると、前述のように、ゲ
ート電極２３が前記ｐｏｌｙ−Ｓｉ膜２１のエッジ部上
では薄くなることから、当該部分で断線が生じやすい。
一方、この断線を回避するために、前記ｐｏｌｙ−Ｓｉ
膜１のチャンネルのエッジ部をテーパ形状（傾斜形状）
に形成することが考えられる。しかし、テーパ形状に加
工したチャンネル層を用いた薄膜トランジスタは、テー
パ加工を施していない薄膜トランジスタに比べ、サブス
レッショルド特性が悪いという欠点がある。

【０００９】図１３は、エッジ部にテーパ加工が施され
た薄膜トランジスタ（図中Ｂ）と、テーパ加工が施され
ていない薄膜トランジスタ（図中Ａ）のドレイン電流−
ゲート電圧特性図である。この図から明らかなように、
テーパ加工をした薄膜トランジスタの方が特性が劣化し
ていることが分かる。なお、両薄膜トランジスタとも
に、ｎチャンネル型のもので、チャンネル部は、Ｗ／Ｌ
＝１０／１０（μｍ）としたものである。

【００１０】本発明は、上記の事情に鑑み、チャンネル
となる半導体薄膜のエッジ部をテーパ加工してゲート電
極の断線を防止しつつ薄膜トランジスタのサブスレッシ
ョルド特性の低下を回避できる薄膜トランジスタを提供
することを目的とする。

【００１１】

【課題を解決するための手段】本発明の薄膜トランジス
タは、上記の課題を解決するために、絶縁性基板上に形
成した半導体薄膜にチャンネル部とソース部とドレイン
部とを形成し、前記チャンネル部上に絶縁膜を介してゲ
ート電極を形成して成る薄膜トランジスタにおいて、前
記半導体薄膜の少なくともチャンネル部のエッジ部に絶
縁性傾斜部又は高抵抗傾斜部が形成されていることを特
徴としている。

【００１２】また、上記の構成において、前記半導体薄
膜が多結晶半導体膜から成り、高抵抗傾斜部がアモルフ
ァス半導体膜から成っていてもよい。また、本発明の薄
膜トランジスタの製造方法は、絶縁性基板上に、チャン
ネル部及びソース部及びドレイン部となる半導体薄膜を
形成する工程と、前記半導体薄膜の少なくとも前記チャ
ンネル部のエッジ部に傾斜部を形成する工程と、前記傾
斜部を絶縁化又は高抵抗化する工程とを含むことを特徴
とする。

【００１３】また、上記の製造方法において、前記半導
体薄膜として多結晶半導体膜を形成し、前記傾斜部の高
抵抗化の処理として、当該傾斜部をアモルファス化して
もよい。また、本発明の表示装置は、前記薄膜トランジ
スタを画素駆動素子として用いることを特徴とする。

【００１４】さらにまた、本発明の表示装置は、前記多
結晶半導体膜の製造方法によって形成された薄膜トラン
ジスタを画素駆動素子として用いることを特徴とする。
上記の薄膜トランジスタによれば、半導体薄膜の少なく
ともチャンネル部のエッジ部に絶縁性傾斜部又は高抵抗
傾斜部が形成されているので、当該傾斜部の傾斜により
ゲート電極の断線が防止されるとともに、当該傾斜部の
絶縁性又は高抵抗によりスレッショルド立ち上がりの劣
化を回避することができる。

【００１５】そして、上記の薄膜トランジスタの製造方
法によれば、上記構成の薄膜トランジスタを簡単に製造
することができるとともに、特性のよい薄膜トランジス
タを得ることができる。さらには、その薄膜トランジス
タを画像表示素子として用いることで良好な表示を提供
する表示装置を得ることが可能となる。

【００１６】

【発明の実施の形態】以下、本発明をその実施例を示す
図に基づいて説明する。図１は、本発明の薄膜トランジ
スタを示す断面図であり、図２は図１のＡ−Ａ矢視図で
ある。図中の１は、絶縁性基板９上に、素子間絶縁のた
めにアイランド状に形成された多結晶シリコン膜（以
下、ｐｏｌｙ−Ｓｉ膜という）である。このｐｏｌｙ−
Ｓｉ膜１のチャンネル１ａとなるべき領域上には、Ｓｉ
Ｏ₂膜からなるゲート絶縁膜２が形成され、このゲート
絶縁膜２上にゲート電極３が形成されている。また、前
記ｐｏｌｙ−Ｓｉ膜１の前記チャンネル領域１ａの両側
には、ソース領域１ｂ及びドレイン領域１ｃが形成され
ている。

【００１７】前記ゲート電極３等を覆うようにパッシベ
ーション膜４が形成されており、前記ソース領域１ｂお
よびドレイン領域１ｃ上の前記パッシベーション膜４に
形成されたコンタクトホールを通じて、前記パッシベー
ション膜４上に堆積されたソース電極５及びドレイン電
極６が、前記ソース領域１ｂおよびドレイン領域１ｃに
それぞれコンタクトされている。

【００１８】そして、前記のアイランド状に形成された
ｐｏｌｙ−Ｓｉ膜１の全周囲エッジ部には、３０〜７０
°の角度で下り傾斜する形状を成す絶縁性傾斜部１０が
形成されている。このような構成であれば、ｐｏｌｙ−
Ｓｉ膜１のエッジ部に絶縁性傾斜部１０が形成されてい
るので、当該傾斜部１０の傾斜によりゲート電極３の断
線が防止されるとともに、当該傾斜部１０の絶縁性によ
り、スレッショルド特性の低下を回避することができ
る。即ち、従来例の説明で示した図１３のグラフＡで示
される特性がほぼ維持されることになる。

【００１９】次に、上記薄膜トランジスタの製造方法を
図３を用いて説明する。なお、図３は前記図１のＡ−Ａ
矢視方向から見た図に対応する。まず、同図（ａ）に示
すように、前記絶縁性基板９上に、ＬＰＣＶＤ（減圧Ｃ
ＶＤ）法により、非晶質シリコン膜（以下、ａ−Ｓｉ膜
という）１’を５００Åの厚みに形成する。そして、Ａ
ｒＦエキシマレーザを３００〜４００ｍＪ／ｃｍ ²の強
さで前記ａ−Ｓｉ膜１’に照射することにより、このａ
−Ｓｉ膜１’を再結晶化させてｐｏｌｙ−Ｓｉ膜１を得
る。そして、素子間絶縁のためにアイランド化すべく、
前記ｐｏｌｙ−Ｓｉ膜を残すべき領域より幾分広い領域
にレジスト膜１１を形成する。

【００２０】次に、同図（ｂ）に示すように、前記レジ
スト膜１１とｐｏｌｙ−Ｓｉ膜１を同一程度のエッチン
グレートで等方性エッチングを行う。これにより、全周
囲のエッジ部に傾斜部１０’を有したｐｏｌｙ−Ｓｉ膜
１が得られる。なお、エッチングレートを調整すること
により、前記傾斜部１０’の傾斜角を調整することがで
きる。エッチングを行うに当たっては、ドライエッチン
グでは、エッチングガスとしてＳＦ₆＋Ｏ₂、ウェットエ
ッチングの場合には、ＨＦ／ＨＮＯ₃系のエッチャント
用いる。

【００２１】次に、同図（ｃ）に示すように、レジスト
膜１１を残したまま、絶縁性基板９の上方から酸素イオ
ンを、ドーズ量が５×１０¹⁶ｃｍ^-2、打ち込み強さが３
０ｋｅＶの条件で前記傾斜部１０’に注入する。これに
より、前記傾斜部１０’の酸素濃度が上昇し、当該部分
が絶縁化し、絶縁性傾斜部１０が形成される。以後は、
公知の手法を用い、同図（ｄ）に示すように、レジスト
膜１１を除去した後、ゲート絶縁膜２となるＳｉＯ₂膜
２’をスパッタ法等により形成した後、このＳｉＯ₂膜
２’上にｐｏｌｙ−Ｓｉ膜３’を１０００Åの厚みに形
成する。そして、これらＳｉＯ₂膜２’およびｐｏｌｙ
−Ｓｉ膜３’をパターニングし、これをマスクとして当
該ｐｏｌｙ−Ｓｉ膜３’及び前記ｐｏｌｙ−Ｓｉ膜１
に、リン（Ｐ⁺）やボロン（Ｂ⁺）などをイオン注入し、
活性化する。これにより、ｐｏｌｙ−Ｓｉ膜１にソース
領域１ｂ及びドレイン領域１ｃが形成され、前記ｐｏｌ
ｙ−Ｓｉ膜３’にてゲート電極３が形成される。

【００２２】更に、ＳｉＯ₂膜等からなるパッシベーシ
ョン膜４を、ＡＰＣＶＤ（常圧ＣＶＤ）法により形成す
る。そして、前記ソース領域１ｂ及びドレイン領域１ｃ
上の前記パッシベション膜４にコンタクトホールを形成
した後、Ａｌ等をパッシベーション膜４上に堆積し、ソ
ース領域１ｂ及びドレイン領域１ｃに前記コンタクトホ
ールを通じてコンタクトするソース電極５およびドレイ
ン電極６を形成する。

【００２３】以上の製造方法であれば、ｐｏｌｙ−Ｓｉ
膜１における傾斜部１０’の形成は素子間絶縁のための
アイランド化に際して行うことができ、傾斜部１０’を
絶縁化させて絶縁性傾斜部１０とする工程は、アイラン
ド化のためのレジスト膜１１を残したままの酸素イオン
注入により行うことができるので、工程として増えるの
はこの酸素イオン注入工程だけであることから、前記絶
縁性傾斜部１０を備える薄膜トランジスタを比較的簡単
にコストアップを招くことなく形成することができる。

【００２４】なお、上記の実施例では、傾斜部１０’に
酸素イオンを注入して絶縁性傾斜部１０を形成したが、
これに限るものではなく、例えば、窒素イオンの注入、
酸素や窒素雰囲気下でのレーザドーピング処理、或いは
プラズマ処理等によっても行うことができる。この絶縁
化処理は、ｐｏｌｙ−Ｓｉ膜１に代えてａ−Ｓｉ膜とす
る薄膜トランジスタにも適用することができる。

【００２５】また、ｐｏｌｙ−Ｓｉ膜１から成る傾斜部
１０’に、例えばレーザを照射して非晶質化させること
により、絶縁化とまではいかない高抵抗性の高抵抗傾斜
部を形成してもよい。かかる場合でも、上記実施例と同
等のスレッショルド特性が得られる。そして、このよう
に高抵抗傾斜部を非晶質半導体膜にて形成する場合に
は、基板上に形成したａ−Ｓｉ膜１’に対し、その高抵
抗傾斜部となる部分を除いて再結晶化させる工程を含む
方法を用いることができる。

【００２６】また、以上の説明においては、半導体薄膜
に絶縁性傾斜部が形成されるものであったが、これに限
らず、半導体薄膜とは別にＳｉＯ₂膜等の絶縁材料にて
絶縁性傾斜部を形成するようにしてもよい。このために
は、アイランド化したｐｏｌｙ−Ｓｉ膜１のチャンネル
部１ａ上にＳｉＯ₂膜を形成し、異方性エッチングを行
うことにより、いわばサイドウォール形成工程の要領で
エッジ部に絶縁性傾斜部を形成することも可能である。

【００２７】また、絶縁性傾斜部または高抵抗傾斜部
は、階段状に形成された傾斜部としてもよいものであ
る。この階段状の傾斜部は、レジスト膜の大きさを順次
小さくしてエッチングを繰り返すことにより形成でき
る。ここで、上記のように本願の多結晶シリコン膜の製
造方法によって製造された多結晶シリコンＴＦＴ及びそ
のＴＦＴを画素駆動素子として用いた透過型のＬＣＤ
（Liquid Crystal Display）の画素部の製造方法を図に
従って説明する。

【００２８】図４は画素部周辺の具体的な平面構造図で
あり、図５及び図６は図４中の切断線Ａ−Ａに沿った方
向からの断面構造図である。画素部は、駆動素子として
のＴＦＴと、液晶セル及び補助容量ＣＳから構成され
る。ゲート配線ＧmにはＴＦＴのゲートＧが接続され、
ドレイン配線ＤnにはＴＦＴのドレインＤが接続されて
いる。そして、ＴＦＴのソースＳには、液晶セルの表示
電極と補助容量電極ＣＳとが接続されている。この液晶
セルと補助容量とにより信号蓄積素子が構成される。

【００２９】図５（ａ）に示すように、全面に絶縁膜３
１を形成した基板３０上に、本願製造方法にて、ＴＦＴ
の能動層となる、傾斜部を有する多結晶シリコン膜３２
を形成する。さらに、図５（ｂ）に示すように、前記多
結晶シリコン膜３２上に常圧ＣＶＤ（ＡＰ−ＣＶＤ）
法、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法などを用いてゲート
絶縁膜３３、その上に熱ＣＶＤ法を用いて多結晶シリコ
ン膜３４を形成する。

【００３０】その後、図５（ｃ）に示すように、前記多
結晶シリコン膜３４上にレジスト３５をパターニング
し、多結晶シリコン膜をエッチングしてゲート電極３６
を形成する。なお、このゲート電極３６は、金属、例え
ばアルミニウム、クロムなどを蒸着法またはスパッタ法
によって形成してもよい。また、ゲート絶縁膜３３の形
成方法としては、常圧ＣＶＤ（ＡＰ−ＣＶＤ）法、減圧
ＣＶＤ（ＬＰ−ＣＶＤ）法などが用いられる。ゲート絶
縁膜の材質としては、シリコン酸化膜、シリケートガラ
ス、シリコン窒化膜などが用いられる。

【００３１】そして、図５（ｄ）に示すように、ゲート
絶縁膜３３上にパターニング３７して、異方性エッチン
グを用いてゲート絶縁膜中に開口部３８を形成し、イオ
ンシャワードーピング法などによりリンなどのｎ型不純
物をドープ３９する。更に、図６（ｅ）に示すように、
多結晶シリコン膜中にｎ型のドレイン領域４０及びソー
ス領域４１が形成される。同時に、ゲート電極中にもリ
ンなどのｎ型不純物がドープされる。これにより、ゲー
ト電極３６の低抵抗化が図られる。

【００３２】図６（ｆ）に示すように、基板の画素領域
上に、インジウム錫酸化物（ＩＴＯ：Indium Thin Oxid
e）ＩＴＯなどからなる補助容量電極４２を形成する。
さらに、スパッタ法によりゲート電極の上にモリブデン
などの金属、あるいは金属シリサイド、または多結晶シ
リコン膜などからなるゲート配線４３を形成する。

【００３３】更に、図６（ｇ）に示すように、基板上の
全面に窒化シリコンなどからなる層間絶縁膜４４を形成
する。そして、エッチングにより層間絶縁膜４４を部分
的に除去し、ドレイン領域４０及びソース領域４１の上
方にコンタクトホール４５を形成する。そして、スパッ
タ法により、画素部に位置する層間絶縁膜の上に、ＩＴ
Ｏからなる表示電極４６を形成する。表示電極４６の一
部は、コンタクトホール４５を通してソース領域４１に
電気的に接続されている。さらに、全面に導電材料を形
成した後、パターニングし、各々ドレイン領域４０及び
ソース領域４１に接続されるドレイン電極４７及びソー
ス電極４８を形成する。

【００３４】以上の工程を経ることにより、多結晶シリ
コン膜を能動層としたＴＦＴが完成する。ところで、上
述のＴＦＴを画素駆動素子としたＬＣＤの画素部は、図
７に示すように、多結晶シリコンＴＦＴが形成された透
明絶縁基板４０と、表面に共通電極４２が形成された透
明絶縁基板４１とを相対向させ、各基板の間に液晶を封
入して液晶層４３を形成することで完成する。

【００３５】図８に、本実施例のアクティブマトリック
ス方式のＬＣＤブロック構成を示す。画素部５０には各
走査線（ゲート配線）Ｇ1・・・Ｇn,Ｇn+1・・・Ｇmと各デー
タ線（ドレイン配線）Ｄ1・・・Ｄn,Ｄn+1・・・Ｄmとが配置
されている。各ゲート配線と各ドレイン配線とはそれぞ
れ直交し、その直交部分に画素５１が設けられている。
そして、各ゲート配線はゲートドライバ５２に接続さ
れ、ゲート信号（走査信号）が印加されるようになって
いる。また、各ドレイン配線はドレインドライバ（デー
タドライバ）５３に接続され、データ信号（ビデオ信
号）が印加されるようになっている。これらのドライバ
によって周辺駆動回路５４が構成されている。そして、
各ドライバのうち少なくともいずれか一方を画素部５０
と同一基板上に形成したＬＣＤは、一般にドライバ一体
型（ドライバ内蔵型）ＬＣＤと呼ばれる。尚、ゲートド
ライバ５２が、画素部５０の両側に設けられている場合
もある。また、ドレインドライバ５３が、画素部５０の
両側に設けられている場合もある。

【００３６】図９にゲート配線Ｇnとドレイン配線Ｄnと
の直交部分に設けられている画素の等価回路を示す。画
素は、画素駆動素子としてのＴＦＴ、液晶セルＬＣ、補
助容量から構成される。ゲート配線Ｇnには、ＴＦＴの
ゲートが接続され、ドレイン配線ＤnにはＴＦＴのドレ
インが接続されている。そして、ＴＦＴのソースには、
液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積
容量または付加容量）とが接続されている。この液晶セ
ルＬＣと補助容量とにより、前記信号蓄積素子が構成さ
れる。液晶セルＬＣの共通電極（補助容量電極の反対側
の電極）には電圧Ｖcomが印加されている。一方、補助
容量において、ＴＦＴのソースと接続される側の電極の
反対側の電極には定電圧ＶRが印加されている。この液
晶セルＬＣの共通電極は、文字どおり全ての画素に対し
て共通した電極となっている。そして、液晶セルＬＣの
表示電極と共通電極との間には静電容量が形成されてい
る。尚、補助容量において、ＴＦＴのソースと接続され
る側の電極の反対側の電極は、隣のゲート配線Ｇn+1と
接続されている場合もある。

【００３７】このように構成された画素において、ゲー
ト配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧を印
加すると、ＴＦＴがオンとなる。すると、ドレイン配線
Ｄnに印加されたデータ信号で、液晶セルＬＣの静電容
量と補助容量とが充電される。反対に、ゲート配線Ｇn
を負電圧にしてＴＦＴのゲートに負電圧を印加すると、
ＴＦＴがオフとなり、その時点でドレイン配線Ｄnに印
加されていた電圧が、液晶セルＬＣの静電容量と補助容
量とによって保持される。このように、画素へ書き込み
たいデータ信号をドレイン配線Ｄnに与えてゲート配線
Ｇnの電圧を制御することにより、画素に任意のデータ
信号を保持させておくことができる。その画素の保持し
ているデータ信号に応じて液晶セルＬＣの透過率が変化
し、画像が表示される。

【００３８】

【発明の効果】以上のように、本発明によれば、絶縁性
傾斜部又は高抵抗傾斜部の傾斜によりゲート電極の断線
が防止されるとともに、当該傾斜部の絶縁性又は高抵抗
によりスレッショルド立ち上がりの劣化が回避される。
また、この構成の薄膜トランジスタを簡単に製造できる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタを示す断面図であ
る。

【図２】図１のＡ−Ａ矢視断面図である。

【図３】本発明の薄膜トランジスタの製造工程を示す断
面図である。

【図４】画素部周辺の具体的な平面構造図である。

【図５】図４のＡ−Ａ矢視断面図である。

【図６】図４のＢ−Ｂ矢視断面図である。

【図７】ＴＦＴを画素駆動素子としたＬＣＤの画素部の
断面図である。

【図８】本実施例のアクティブマトリックス方式のＬＣ
Ｄブロック構成図である。

【図９】ゲート配線Ｇnとドレイン配線Ｄnとの直交部分
に設けられている画素の等価回路図である。

【図１０】アクティブマトリックス液晶ディスプレイな
どを駆動する回路を構成している従来の薄膜トランジス
タ群の一つを示した斜視図である。

【図１１】図１０のＡ−Ａ矢視断面図である。

【図１２】図１０のＢ−Ｂ矢視断面図である。

【図１３】エッジ部にテーパ加工が施された薄膜トラン
ジスタと、テーパ加工が施されていない薄膜トランジス
タのドレイン電流−ゲート電圧特性図である。

【符号の説明】

１ｐｏｌｙ−Ｓｉ膜１ａチャンネル部１ｂソース部１ｃドレイン部２ゲート絶縁膜３ゲート電極４パッシベーション膜１０絶縁性傾斜部

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に形成した半導体薄膜にチ
ャンネル部とソース部とドレイン部とを形成し、前記チ
ャンネル部上に絶縁膜を介してゲート電極を形成して成
る薄膜トランジスタにおいて、前記半導体薄膜の少なく
ともチャンネル部のエッジ部に絶縁性傾斜部又は高抵抗
傾斜部が形成されていることを特徴とする薄膜トランジ
スタ。
【請求項２】前記半導体薄膜が多結晶半導体膜から成
り、高抵抗傾斜部がアモルファス半導体膜から成ること
を特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】絶縁性基板上に、チャンネル部及びソー
ス部及びドレイン部となる半導体薄膜を形成する工程
と、前記半導体薄膜の少なくとも前記チャンネル部のエ
ッジ部に傾斜部を形成する工程と、前記傾斜部を絶縁化
又は高抵抗化する工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法。
【請求項４】前記半導体薄膜として多結晶半導体膜を
形成し、前記傾斜部の高抵抗化の処理として当該傾斜部
をアモルファス化することを特徴とする請求項３に記載
の薄膜トランジスタの製造方法。
【請求項５】請求項１または２に記載の薄膜トランジ
スタを画素駆動素子として用いることを特徴とする表示
装置。
【請求項６】請求項３または４に記載の多結晶半導体
膜の製造方法によって形成された薄膜トランジスタを画
素駆動素子として用いることを特徴とする表示装置。