JPH098311A - 薄膜半導体装置の製造方法とその構造 - Google Patents
薄膜半導体装置の製造方法とその構造Info
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- JPH098311A JPH098311A JP15434895A JP15434895A JPH098311A JP H098311 A JPH098311 A JP H098311A JP 15434895 A JP15434895 A JP 15434895A JP 15434895 A JP15434895 A JP 15434895A JP H098311 A JPH098311 A JP H098311A
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Abstract
(57)【要約】
【目的】エッチングストッパ層を持つ逆スタガー型の薄
膜トランジスタで、その製造工程数を削減する。 【構成】ガラス基板１上にＣｒゲート電極２，ゲート絶
縁膜窒化シリコン３，一括してパターニングし島状にし
た能動層８及びエッチングストッパ層９を形成する。次
いで、ｎ型非晶質シリコン７を堆積した後、これを異方
性エッチングして除去し、能動層８とエッチングストッ
パ層９の側壁のみにｎ型非晶質シリコンを残留させオー
ミックコンタクト層１０を形成する。次いで、ソース−
ドレイン電極１１，１２を形成した後、等方性エッチン
グでソース−ドレイン電極間に残留したｎ型非晶質シリ
コンを除去し、最後に保護膜１３を形成する。
膜トランジスタで、その製造工程数を削減する。 【構成】ガラス基板１上にＣｒゲート電極２，ゲート絶
縁膜窒化シリコン３，一括してパターニングし島状にし
た能動層８及びエッチングストッパ層９を形成する。次
いで、ｎ型非晶質シリコン７を堆積した後、これを異方
性エッチングして除去し、能動層８とエッチングストッ
パ層９の側壁のみにｎ型非晶質シリコンを残留させオー
ミックコンタクト層１０を形成する。次いで、ソース−
ドレイン電極１１，１２を形成した後、等方性エッチン
グでソース−ドレイン電極間に残留したｎ型非晶質シリ
コンを除去し、最後に保護膜１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置および薄
膜トランジスタの製造方法とその構造に関する。
膜トランジスタの製造方法とその構造に関する。
【０００２】
【従来の技術】一般にエッチングストッパ層を有する逆
スタガー型の薄膜トランジスタの構造は文献（Extended
Abstracts of the ２２nd (１９９０ International)
Conference on Solid State Devices and Mterials：Ｓ
−Ｅ−２３，１０２７）に記載されているように絶縁性
基板上にゲート電極，ゲート絶縁膜，半導体からなる能
動層，その上面に能動層よりも小さい面積の絶縁膜から
なるエッチングストッパ層，エッチングストッパ層上面
の一部から能動層の端まで接する形で、半導体に不純物
をドーピングして形成されたオーミックコンタクト層、
そしてソース−ドレイン電極からなっている。
スタガー型の薄膜トランジスタの構造は文献（Extended
Abstracts of the ２２nd (１９９０ International)
Conference on Solid State Devices and Mterials：Ｓ
−Ｅ−２３，１０２７）に記載されているように絶縁性
基板上にゲート電極，ゲート絶縁膜，半導体からなる能
動層，その上面に能動層よりも小さい面積の絶縁膜から
なるエッチングストッパ層，エッチングストッパ層上面
の一部から能動層の端まで接する形で、半導体に不純物
をドーピングして形成されたオーミックコンタクト層、
そしてソース−ドレイン電極からなっている。
【０００３】
【発明が解決しようとする課題】上記従来技術は逆スタ
ガー型の薄膜トランジスタに関するものであり、低オフ
電流化や光による電子の励起低減の目的で、能動層の薄
膜化を達成するためにドライエッチングガスに対してエ
ッチング速度の差が大きくない能動層とオーミックコン
タクト層の間に部分的にエッチングストッパ層を入れて
いる。このためエッチングストッパ層を形成するために
製造工程が増加する問題がある。
ガー型の薄膜トランジスタに関するものであり、低オフ
電流化や光による電子の励起低減の目的で、能動層の薄
膜化を達成するためにドライエッチングガスに対してエ
ッチング速度の差が大きくない能動層とオーミックコン
タクト層の間に部分的にエッチングストッパ層を入れて
いる。このためエッチングストッパ層を形成するために
製造工程が増加する問題がある。
【０００４】本発明の目的は、エッチングストッパ層を
持つ薄膜トランジスタ製造工程数を削減することにあ
る。
持つ薄膜トランジスタ製造工程数を削減することにあ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明の特徴は薄膜トランジスタの製造方法におい
て、能動層及びエッチングストッパ層を島状に一括して
パターニングした後、不純物をドーピングした半導体を
堆積し、これを異方性エッチングして能動層の側壁もし
くは能動層及びエッチングストッパ層の側壁のみにオー
ミックコンタクト層を形成すること、または、能動層及
びエッチングストッパ層を島状かつテーパ状に一括して
パターニングした後、エッチングストッパ層からはみ出
した能動層に不純物をドーピングしてオーミックコンタ
クト層を形成することにある。
め、本発明の特徴は薄膜トランジスタの製造方法におい
て、能動層及びエッチングストッパ層を島状に一括して
パターニングした後、不純物をドーピングした半導体を
堆積し、これを異方性エッチングして能動層の側壁もし
くは能動層及びエッチングストッパ層の側壁のみにオー
ミックコンタクト層を形成すること、または、能動層及
びエッチングストッパ層を島状かつテーパ状に一括して
パターニングした後、エッチングストッパ層からはみ出
した能動層に不純物をドーピングしてオーミックコンタ
クト層を形成することにある。
【０００６】
【作用】上記手段に従えば、能動層及びエッチングスト
ッパ層を島状に一括してパターニングでき、従って、エ
ッチングストッパ層を別工程でパターニングする分の製
造工程を削減することが可能となる。また、このトラン
ジスタを液晶表示装置の画素駆動素子として用いる場
合、能動層の側壁部分のみにオーミックコンタクト層が
あるので、ソース−ドレイン電極に透明な導電体を使用
することが可能となり、これによっても製造工程数を削
減できる。
ッパ層を島状に一括してパターニングでき、従って、エ
ッチングストッパ層を別工程でパターニングする分の製
造工程を削減することが可能となる。また、このトラン
ジスタを液晶表示装置の画素駆動素子として用いる場
合、能動層の側壁部分のみにオーミックコンタクト層が
あるので、ソース−ドレイン電極に透明な導電体を使用
することが可能となり、これによっても製造工程数を削
減できる。
【０００７】
【実施例】まず、本発明を薄膜トランジスタの製造に適
用した第一実施例について説明する。
用した第一実施例について説明する。
【０００８】図１は本発明の一実施例における薄膜トラ
ンジスタの製造工程を示す断面図である。まず図１
（ａ）が示すように、ガラス基板１上にＣｒを１２００
Åスパッタリング法で堆積しパターニングしてゲート電
極２を形成する。そして、プラズマＣＶＤ法でそれぞれ
原料ガスＳｉＨ4，ＮＨ3，Ｎ2 を用いて３５００Åのゲ
ート絶縁膜である窒化シリコン膜３，ＳｉＨ4，Ｈ2を用
いて２００〜６００Åの能動層となる非晶質シリコン膜
４，ＳｉＨ4，ＮＨ3，Ｎ2 を用いて２０００Åのエッチ
ングストッパ層となる窒化シリコン膜５を連続堆積す
る。次いでレジスト６を塗布しフォトリソグラフィーに
より島状のパターンにする。そして、図１(ｂ)が示すよ
うに窒化シリコン５及び非晶質シリコン４をそれぞれＣ
Ｆ4＋Ｏ2，ＢＣｌ3 を用いたプラズマドライエッチング
により順次エッチングし島状に加工する。次いで、図１
（ｃ）が示すようにレジスト６を除去した後、Ｓｉ
Ｈ4，Ｈ2，ＰＨ3 を用いて３４０Åのｎ型の非晶質シリ
コン７を堆積する。そして、このｎ型の非晶質シリコン
７をＢＣｌ3 を用いた反応性イオンエッチングで異方性
エッチングする。すると図１（ｄ）が示すように垂直方
向に膜厚が最も厚い能動層８とエッチングストッパ層９
の側壁に接合したｎ型の非晶質シリコンだけが残留し、
能動層８とエッチングストッパ層９の側壁のみにオーミ
ックコンタクト層１０が形成される。次いで、図１
（ｅ）が示すようにスパッタリング法により２８００Å
のＩＴＯ(Indium Tin Oxide)を堆積しパターニングして
ソース，ドレイン電極１１，１２を形成した後、ソー
ス，ドレイン電極間の能動層の側壁に残留したｎ型の非
晶質シリコンをＢＣｌ3 を用いた等方性のドライエッチ
ングにより除去し、最後に保護膜１３を堆積して薄膜ト
ランジスタが完成する。
ンジスタの製造工程を示す断面図である。まず図１
（ａ）が示すように、ガラス基板１上にＣｒを１２００
Åスパッタリング法で堆積しパターニングしてゲート電
極２を形成する。そして、プラズマＣＶＤ法でそれぞれ
原料ガスＳｉＨ4，ＮＨ3，Ｎ2 を用いて３５００Åのゲ
ート絶縁膜である窒化シリコン膜３，ＳｉＨ4，Ｈ2を用
いて２００〜６００Åの能動層となる非晶質シリコン膜
４，ＳｉＨ4，ＮＨ3，Ｎ2 を用いて２０００Åのエッチ
ングストッパ層となる窒化シリコン膜５を連続堆積す
る。次いでレジスト６を塗布しフォトリソグラフィーに
より島状のパターンにする。そして、図１(ｂ)が示すよ
うに窒化シリコン５及び非晶質シリコン４をそれぞれＣ
Ｆ4＋Ｏ2，ＢＣｌ3 を用いたプラズマドライエッチング
により順次エッチングし島状に加工する。次いで、図１
（ｃ）が示すようにレジスト６を除去した後、Ｓｉ
Ｈ4，Ｈ2，ＰＨ3 を用いて３４０Åのｎ型の非晶質シリ
コン７を堆積する。そして、このｎ型の非晶質シリコン
７をＢＣｌ3 を用いた反応性イオンエッチングで異方性
エッチングする。すると図１（ｄ）が示すように垂直方
向に膜厚が最も厚い能動層８とエッチングストッパ層９
の側壁に接合したｎ型の非晶質シリコンだけが残留し、
能動層８とエッチングストッパ層９の側壁のみにオーミ
ックコンタクト層１０が形成される。次いで、図１
（ｅ）が示すようにスパッタリング法により２８００Å
のＩＴＯ(Indium Tin Oxide)を堆積しパターニングして
ソース，ドレイン電極１１，１２を形成した後、ソー
ス，ドレイン電極間の能動層の側壁に残留したｎ型の非
晶質シリコンをＢＣｌ3 を用いた等方性のドライエッチ
ングにより除去し、最後に保護膜１３を堆積して薄膜ト
ランジスタが完成する。
【０００９】実施例によれば、エッチングストッパ層９
と能動層８を一括してパターニングするので、エッチン
グストッパ層を単独でパターニングする場合と比較し
て、製造工程数は減少し製造コストが低減する。さら
に、ｎ型の非晶質シリコンを能動層の上にＰＣＶＤで堆
積するため能動層８とオーミックコンタクト層１０の格
子が不連続となり、オーミックコンタクト層をイオンド
ーピング等で形成する場合と比較して、二層間のコンタ
クト抵抗が大きくなって、その結果トランジスタのオフ
電流が低下する。
と能動層８を一括してパターニングするので、エッチン
グストッパ層を単独でパターニングする場合と比較し
て、製造工程数は減少し製造コストが低減する。さら
に、ｎ型の非晶質シリコンを能動層の上にＰＣＶＤで堆
積するため能動層８とオーミックコンタクト層１０の格
子が不連続となり、オーミックコンタクト層をイオンド
ーピング等で形成する場合と比較して、二層間のコンタ
クト抵抗が大きくなって、その結果トランジスタのオフ
電流が低下する。
【００１０】なお能動層はシリコンに限定されるもので
はなく、シリコンゲルマー，ゲルマニウム等半導体であ
ればその種類は選ばない。また、エッチングストッパ層
に用いる絶縁体も窒化シリコンに限定されるものでな
く、エッチングガスに対する耐性が十分であれば、特に
種類は選ばない。さらに、耐性がなくとも膜厚が十分に
厚ければ半導体の使用も可能であり、半導体を使用する
ことでスループットが向上する利点がある。
はなく、シリコンゲルマー，ゲルマニウム等半導体であ
ればその種類は選ばない。また、エッチングストッパ層
に用いる絶縁体も窒化シリコンに限定されるものでな
く、エッチングガスに対する耐性が十分であれば、特に
種類は選ばない。さらに、耐性がなくとも膜厚が十分に
厚ければ半導体の使用も可能であり、半導体を使用する
ことでスループットが向上する利点がある。
【００１１】また、実施例で能動層となる非晶質シリコ
ン４を堆積した後、エネルギビームを照射して多結晶シ
リコンにすることも可能である。例えば非晶質シリコン
４を堆積した後、２２０ｍＪ／cm2 のＸｅＣｌレーザを
照射して、シリコン膜を多結晶化し、残りの工程は前述
の実施例と同じにすることで、非晶質シリコン薄膜トラ
ンジスタと比較して高い移動度である薄膜トランジスタ
を製造できる。
ン４を堆積した後、エネルギビームを照射して多結晶シ
リコンにすることも可能である。例えば非晶質シリコン
４を堆積した後、２２０ｍＪ／cm2 のＸｅＣｌレーザを
照射して、シリコン膜を多結晶化し、残りの工程は前述
の実施例と同じにすることで、非晶質シリコン薄膜トラ
ンジスタと比較して高い移動度である薄膜トランジスタ
を製造できる。
【００１２】さらに実施例でｎ型の非晶質シリコン７の
代わりにｐ型の非晶質シリコンを堆積することでｐチャ
ンネルの薄膜トランジスタの製造も可能である。
代わりにｐ型の非晶質シリコンを堆積することでｐチャ
ンネルの薄膜トランジスタの製造も可能である。
【００１３】次に第一実施例とはオーミックコンタクト
層の形成方法が異なる薄膜トランジスタの製造方法を示
した第二実施例について説明する。
層の形成方法が異なる薄膜トランジスタの製造方法を示
した第二実施例について説明する。
【００１４】図２は図１と同じく薄膜トランジスタの製
造工程を示す断面図である。図２（ａ）が示すように第
一実施例と同様にガラス基板１上にゲート電極２，ゲー
ト絶縁膜窒化シリコン３，能動層となる非晶質シリコン
４，エッチングストッパ層となる酸化シリコン膜５，島
状にパターニングしたレジスト６を形成する。ここで第
一実施例と異なるのはエッチングストッパ層をＴＥＯＳ
(Tetra Ethyl OxideSilan−e）を原料としてＰＣＶＤで
成膜した酸化シリコン膜で形成したことである。そし
て、図２（ｂ）が示すように酸化シリコン膜５及び非晶
質シリコン４をＣＦ4＋Ｈ2を用いてプラズマドライエッ
チングにより一括して等方エッチングする。すると酸化
シリコン膜５は非晶質シリコン膜４よりエッチング速度
が速いので、加工された非晶質シリコン膜４と酸化シリ
コン膜５の側壁はテーパ（傾斜）状になり、非晶質シリ
コン４膜の端部が酸化シリコン膜５よりはみ出す。次い
で、図２（ｃ）が示すようにレジスト６を除去した後、
ＰＨ3 を用いてイオンドーピング法によりＰをはみ出た
非晶質シリコンの端部にドーピングして熱アニールもし
くはレーザアニールして、活性化しｎ型のシリコンにす
る。すると、能動層８の側壁のみにオーミックコンタク
ト層１０が形成される。次いで、図２（ｄ）が示すよう
に残りの工程を第一実施例と同じにすることで薄膜トラ
ンジスタは完成する。そして、この製造方法でも製造工
程数を削減でき、製造コストを低減できる。さらに、こ
の方法では能動層８とオーミックコンタクト層１０の格
子が連続となるので、二層間のコンタクト抵抗が小さく
なり、その結果トランジスタのオン電流が増加する。な
お能動層はシリコンに限定されるものではなく、シリコ
ンゲルマー，ゲルマニウム等半導体であればその種類は
選ばない。
造工程を示す断面図である。図２（ａ）が示すように第
一実施例と同様にガラス基板１上にゲート電極２，ゲー
ト絶縁膜窒化シリコン３，能動層となる非晶質シリコン
４，エッチングストッパ層となる酸化シリコン膜５，島
状にパターニングしたレジスト６を形成する。ここで第
一実施例と異なるのはエッチングストッパ層をＴＥＯＳ
(Tetra Ethyl OxideSilan−e）を原料としてＰＣＶＤで
成膜した酸化シリコン膜で形成したことである。そし
て、図２（ｂ）が示すように酸化シリコン膜５及び非晶
質シリコン４をＣＦ4＋Ｈ2を用いてプラズマドライエッ
チングにより一括して等方エッチングする。すると酸化
シリコン膜５は非晶質シリコン膜４よりエッチング速度
が速いので、加工された非晶質シリコン膜４と酸化シリ
コン膜５の側壁はテーパ（傾斜）状になり、非晶質シリ
コン４膜の端部が酸化シリコン膜５よりはみ出す。次い
で、図２（ｃ）が示すようにレジスト６を除去した後、
ＰＨ3 を用いてイオンドーピング法によりＰをはみ出た
非晶質シリコンの端部にドーピングして熱アニールもし
くはレーザアニールして、活性化しｎ型のシリコンにす
る。すると、能動層８の側壁のみにオーミックコンタク
ト層１０が形成される。次いで、図２（ｄ）が示すよう
に残りの工程を第一実施例と同じにすることで薄膜トラ
ンジスタは完成する。そして、この製造方法でも製造工
程数を削減でき、製造コストを低減できる。さらに、こ
の方法では能動層８とオーミックコンタクト層１０の格
子が連続となるので、二層間のコンタクト抵抗が小さく
なり、その結果トランジスタのオン電流が増加する。な
お能動層はシリコンに限定されるものではなく、シリコ
ンゲルマー，ゲルマニウム等半導体であればその種類は
選ばない。
【００１５】また、第二実施例でも能動層となる非晶質
シリコン４を堆積した後、エネルギビームを照射して多
結晶シリコンにすることも可能である。例えば、非晶質
シリコン４を堆積した後、２２０ｍＪ／cm2 のＸｅＣｌ
レーザを照射して、シリコン膜を多結晶化し、残りの工
程は第二実施例と同じにすることで、非晶質シリコン薄
膜トランジスタと比較して高い移動度である薄膜トラン
ジスタを製造できる。さらに第二実施例でエッチングス
トッパ層からはみ出た能動層の端部にＰをドーピングす
る代わりにＢをドーピングすることで、ｐチャンネルの
薄膜トランジスタの製造も可能である。
シリコン４を堆積した後、エネルギビームを照射して多
結晶シリコンにすることも可能である。例えば、非晶質
シリコン４を堆積した後、２２０ｍＪ／cm2 のＸｅＣｌ
レーザを照射して、シリコン膜を多結晶化し、残りの工
程は第二実施例と同じにすることで、非晶質シリコン薄
膜トランジスタと比較して高い移動度である薄膜トラン
ジスタを製造できる。さらに第二実施例でエッチングス
トッパ層からはみ出た能動層の端部にＰをドーピングす
る代わりにＢをドーピングすることで、ｐチャンネルの
薄膜トランジスタの製造も可能である。
【００１６】次に、本発明により製造した薄膜トランジ
スタ（以下ＴＦＴ）をアクティブマトリクス型液晶表示
装置の表示部画素の駆動素子として用いた第三実施例に
ついて説明する。
スタ（以下ＴＦＴ）をアクティブマトリクス型液晶表示
装置の表示部画素の駆動素子として用いた第三実施例に
ついて説明する。
【００１７】図３は本発明の一実施例であるアクティブ
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル（ＬＣ）に対
して、それぞれＴＦＴを設け、このＴＦＴのスイッチン
グ動作によって各液晶セルを駆動するようにしたもので
ある。ここで、ガラス基板１上で横方向に並んだTFTの
各ゲートから共通に引き出した電極であるゲートライン
Ｇ１〜ＧＭに対して順次ゲート電圧を印加し、各ゲート
ライン毎にゲートをオンしていく。一方、縦方向に並ん
だＴＦＴの各ドレインから共通に引き出した電極である
ドレインラインＤ１〜ＤＮに対して、オンされたゲート
ライン毎のデ−タ電圧を順次印加し、各液晶セルに与え
ていく。一つの液晶セルとＴＦＴからなる一画素の平面
構造を図４に示す。さらに図４中の破線Ｘ−Ｘ′におけ
る断面構造を図５に示す。ドレイン配線Ｄとゲート配線
Ｇの交点の近くに形成されたＴＦＴとそれにソース電極
１１を介して接続された液晶セルＬＣの配置からなる。
ＴＦＴの断面構造は第１の実施例とほぼ同じである。本
構造は同実施例に記載の製造方法により得られるが、プ
ロセスとの変更点のみ記すと以下のようになる。即ち、
ゲート配線Ｇ，ドレイン配線Ｄ及び画素電極をそれぞれ
ゲート電極２，ドレイン電極１２，ソース電極１１と同
時に成膜，エッチング加工して形成した。この他液晶１
４等ＴＦＴ以外の部分について以下に記す。ＴＮ型液晶
１４はＴＦＴを形成したガラス基板と対向するガラス基
板（対向基板）１５間に封入される。対向基板上には不
要な光線を遮蔽するためのブラックマトリクス１６とＩ
ＴＯ１７膜が形成されている。液晶は、対向基板のＩＴ
Ｏ１７とＴＦＴ基板の画素電極ＩＴＯの間の電圧により
駆動され、画素ごとに表示する明度をかえて画素のマト
リクス上で画像を表示する。ガラス基板１，１５のいず
れにも光を偏向させるための偏向板１８が貼付けられて
いる。この２枚の偏向板の偏向軸を直交、又は平行配置
させると、それぞれノーマリーブラック，ノーマリーホ
ワイトの表示モードとなる。又、図には示していないが
液晶を配向させるための配向膜１９が、液晶と接する
面、すなわち、ガラス基板１側では保護膜１３と画素電
極ＩＴＯ膜１１の表面に、対向基板１５側ではＩＴＯ膜
の表面に塗布されている。配向膜は塗布後に表面をラビ
ング法により処理され、液晶分子を配向させるための異
方性を与えられている。このように本発明により製造し
たＴＦＴをアクティブマトリクス型液晶表示装置の表示
部画素の駆動素子として用いれば、エッチングストッパ
層と能動層が一括で形成できること及び画素電極とソー
ス，ドレイン電極が透明導電体で一括に形成できるた
め、製造工程数を削減でき、製造コストを低減できる。
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル（ＬＣ）に対
して、それぞれＴＦＴを設け、このＴＦＴのスイッチン
グ動作によって各液晶セルを駆動するようにしたもので
ある。ここで、ガラス基板１上で横方向に並んだTFTの
各ゲートから共通に引き出した電極であるゲートライン
Ｇ１〜ＧＭに対して順次ゲート電圧を印加し、各ゲート
ライン毎にゲートをオンしていく。一方、縦方向に並ん
だＴＦＴの各ドレインから共通に引き出した電極である
ドレインラインＤ１〜ＤＮに対して、オンされたゲート
ライン毎のデ−タ電圧を順次印加し、各液晶セルに与え
ていく。一つの液晶セルとＴＦＴからなる一画素の平面
構造を図４に示す。さらに図４中の破線Ｘ−Ｘ′におけ
る断面構造を図５に示す。ドレイン配線Ｄとゲート配線
Ｇの交点の近くに形成されたＴＦＴとそれにソース電極
１１を介して接続された液晶セルＬＣの配置からなる。
ＴＦＴの断面構造は第１の実施例とほぼ同じである。本
構造は同実施例に記載の製造方法により得られるが、プ
ロセスとの変更点のみ記すと以下のようになる。即ち、
ゲート配線Ｇ，ドレイン配線Ｄ及び画素電極をそれぞれ
ゲート電極２，ドレイン電極１２，ソース電極１１と同
時に成膜，エッチング加工して形成した。この他液晶１
４等ＴＦＴ以外の部分について以下に記す。ＴＮ型液晶
１４はＴＦＴを形成したガラス基板と対向するガラス基
板（対向基板）１５間に封入される。対向基板上には不
要な光線を遮蔽するためのブラックマトリクス１６とＩ
ＴＯ１７膜が形成されている。液晶は、対向基板のＩＴ
Ｏ１７とＴＦＴ基板の画素電極ＩＴＯの間の電圧により
駆動され、画素ごとに表示する明度をかえて画素のマト
リクス上で画像を表示する。ガラス基板１，１５のいず
れにも光を偏向させるための偏向板１８が貼付けられて
いる。この２枚の偏向板の偏向軸を直交、又は平行配置
させると、それぞれノーマリーブラック，ノーマリーホ
ワイトの表示モードとなる。又、図には示していないが
液晶を配向させるための配向膜１９が、液晶と接する
面、すなわち、ガラス基板１側では保護膜１３と画素電
極ＩＴＯ膜１１の表面に、対向基板１５側ではＩＴＯ膜
の表面に塗布されている。配向膜は塗布後に表面をラビ
ング法により処理され、液晶分子を配向させるための異
方性を与えられている。このように本発明により製造し
たＴＦＴをアクティブマトリクス型液晶表示装置の表示
部画素の駆動素子として用いれば、エッチングストッパ
層と能動層が一括で形成できること及び画素電極とソー
ス，ドレイン電極が透明導電体で一括に形成できるた
め、製造工程数を削減でき、製造コストを低減できる。
【００１８】次に、本発明による結晶性薄膜トランジス
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いた第四
実施例について説明する。
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いた第四
実施例について説明する。
【００１９】図６は本発明を用いたアクティブマトリク
ス型の液晶表示装置の構成を示す。本実施例では駆動回
路の機能の一部分を画素の薄膜トランジスタと同じガラ
ス基板上に形成している。同図では、マトリクス状に配
置された複数の液晶セル(LC)に対して、それぞれ薄膜ト
ランジスタを設け、この薄膜トランジスタのスイッチン
グ動作によって各液晶セルを駆動するようにしたもので
ある。ここで、ガラス基板１上で横方向に並んだ薄膜ト
ランジスタの各ゲートから共通に引き出した電極である
ゲートラインＧ１〜ＧＭに対して、ゲート駆動回路（ド
ライバーＩＣ）２０から順次ゲート電圧を印加し、各ゲ
ートライン毎にゲートをオンしていく。一方、縦方向に
並んだ薄膜トランジスタの各ドレインから共通に引き出
した電極であるドレインラインＤ１〜ＤＮに対して、上
記オンされたゲートライン毎のデ−タ電圧をデ−タ駆動
回路２１からサンプリング回路２２を経て順次印加し、
各液晶セルに与えていく。また、サンプリング回路２２
は図７に示した様に、各ドレインラインに対してサンプ
リング薄膜トランジスタを持ち、サンプリング薄膜トラ
ンジスタのゲートに画素薄膜トランジスタゲート電圧が
オンしている間に複数の電圧φ１，φ２を供給する。ド
レインラインは２本ずつひとまとめにされ、サンプリン
グ回路２２からデータ駆動回路２１に接続される。サン
プリング回路２２は画素の薄膜トランジスタ同様にガラ
ス基板１上に形成されるので、サンプリング回路２２と
データ駆動回路２１の接続数は半減される。ドレインラ
インＤ１とＤ２がひとまとめにされＤＫ１としてデータ
駆動回路に接続され、結果として画素薄膜トランジスタ
及びサンプリング回路２２の形成された基板とデータ駆
動回路２１との接続数は半減、すなわち、データ駆動回
路を構成するドライバＩＣ数を半減できる。サンプリン
グ回路２２は画素薄膜トランジスタと同じ工程で容易に
形成できるので、ドライバＩＣ数を半減にした効果によ
り、液晶表示コストを低減できる効果がある。なお、画
素薄膜トランジスタは能動層が非晶質であるものであっ
ても良いし、もちろん多結晶薄膜トランジスタであって
も良い。このように本実施例による結晶性薄膜トランジ
スタをアクティブマトリクス型の液晶表示装置の駆動回
路の一部として表示部と同一基板上に形成してもちいれ
ば、第三実施例と同様に製造工程数を削減でき、製造コ
ストを低減できる。
ス型の液晶表示装置の構成を示す。本実施例では駆動回
路の機能の一部分を画素の薄膜トランジスタと同じガラ
ス基板上に形成している。同図では、マトリクス状に配
置された複数の液晶セル(LC)に対して、それぞれ薄膜ト
ランジスタを設け、この薄膜トランジスタのスイッチン
グ動作によって各液晶セルを駆動するようにしたもので
ある。ここで、ガラス基板１上で横方向に並んだ薄膜ト
ランジスタの各ゲートから共通に引き出した電極である
ゲートラインＧ１〜ＧＭに対して、ゲート駆動回路（ド
ライバーＩＣ）２０から順次ゲート電圧を印加し、各ゲ
ートライン毎にゲートをオンしていく。一方、縦方向に
並んだ薄膜トランジスタの各ドレインから共通に引き出
した電極であるドレインラインＤ１〜ＤＮに対して、上
記オンされたゲートライン毎のデ−タ電圧をデ−タ駆動
回路２１からサンプリング回路２２を経て順次印加し、
各液晶セルに与えていく。また、サンプリング回路２２
は図７に示した様に、各ドレインラインに対してサンプ
リング薄膜トランジスタを持ち、サンプリング薄膜トラ
ンジスタのゲートに画素薄膜トランジスタゲート電圧が
オンしている間に複数の電圧φ１，φ２を供給する。ド
レインラインは２本ずつひとまとめにされ、サンプリン
グ回路２２からデータ駆動回路２１に接続される。サン
プリング回路２２は画素の薄膜トランジスタ同様にガラ
ス基板１上に形成されるので、サンプリング回路２２と
データ駆動回路２１の接続数は半減される。ドレインラ
インＤ１とＤ２がひとまとめにされＤＫ１としてデータ
駆動回路に接続され、結果として画素薄膜トランジスタ
及びサンプリング回路２２の形成された基板とデータ駆
動回路２１との接続数は半減、すなわち、データ駆動回
路を構成するドライバＩＣ数を半減できる。サンプリン
グ回路２２は画素薄膜トランジスタと同じ工程で容易に
形成できるので、ドライバＩＣ数を半減にした効果によ
り、液晶表示コストを低減できる効果がある。なお、画
素薄膜トランジスタは能動層が非晶質であるものであっ
ても良いし、もちろん多結晶薄膜トランジスタであって
も良い。このように本実施例による結晶性薄膜トランジ
スタをアクティブマトリクス型の液晶表示装置の駆動回
路の一部として表示部と同一基板上に形成してもちいれ
ば、第三実施例と同様に製造工程数を削減でき、製造コ
ストを低減できる。
【００２０】
【発明の効果】本発明によれば薄膜トランジスタの製造
工程数を削減でき、製造コストを低減できる。
工程数を削減でき、製造コストを低減できる。
【図１】本発明を薄膜トランジスタの製造に適用した一
実施例の製造工程を示す断面図。
実施例の製造工程を示す断面図。
【図２】本発明を薄膜トランジスタの製造に適用した一
実施例の製造工程を示す断面図。
実施例の製造工程を示す断面図。
【図３】本発明により製造した薄膜トランジスタを液晶
セル駆動素子として用いたアクティブマトリクス型の液
晶表示装置の説明図。
セル駆動素子として用いたアクティブマトリクス型の液
晶表示装置の説明図。
【図４】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の平面図。
スタからなる一画素の平面図。
【図５】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の断面図。
スタからなる一画素の断面図。
【図６】本発明を用いたアクティブマトリクス型の液晶
表示装置の説明図。
表示装置の説明図。
【図７】本発明を用いたサンプリング回路の説明図。
１…ガラス基板、２…ゲート電極、３…ゲート絶縁膜窒
化シリコン、４…非晶質シリコン膜、５…エッチングス
トッパ層窒化シリコンもしくは酸化シリコン、６…レジ
スト、７…ｎ型非晶質シリコン、８…能動層、９…エッ
チングストッパ層、１０…オーミックコンタクト層、１
１…ソース電極、１２…ドレイン電極、１３…保護膜。
化シリコン、４…非晶質シリコン膜、５…エッチングス
トッパ層窒化シリコンもしくは酸化シリコン、６…レジ
スト、７…ｎ型非晶質シリコン、８…能動層、９…エッ
チングストッパ層、１０…オーミックコンタクト層、１
１…ソース電極、１２…ドレイン電極、１３…保護膜。
Claims (10)
- 【請求項１】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，絶縁膜もしくは半
導体からなるエッチングストッパ層，前記半導体に不純
物をドーピングして形成されたオーミックコンタクト
層，ソース−ドレイン電極を有する逆スタガー型の薄膜
トランジスタの製造方法において、能動層及び前記エッ
チングストッパ層を島状に一括してパターニングした
後、不純物をドーピングした半導体を堆積し、これを異
方性エッチングして能動層の側壁もしくは能動層及びエ
ッチングストッパ層の側壁のみにオーミックコンタクト
層を形成することを特徴とする薄膜トランジスタの製造
方法。 - 【請求項２】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，絶縁膜もしくは半
導体からなるエッチングストッパ層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース−ドレイン電極を有する逆スタガー型の薄膜トラン
ジスタの構造において、島状にパターニングされた能動
層の側壁もしくは能動層及びエッチングストッパ層の側
壁のみに能動層とは格子が不連続なオーミックコンタク
ト層が接合していることを特徴とする薄膜トランジス
タ。 - 【請求項３】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，絶縁膜もしくは半
導体からなるエッチングストッパ層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース−ドレイン電極を有する逆スタガー型の薄膜トラン
ジスタの製造方法において、能動層及びエッチングスト
ッパ層を島状かつテーパ状に一括してパターニングした
後、エッチングストッパ層からはみ出した能動層に不純
物をドーピングしてオーミックコンタクト層を形成する
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項４】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，絶縁膜もしくは半
導体からなるエッチングストッパ層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース−ドレイン電極を有する逆スタガー型の薄膜トラン
ジスタの構造において、エッチングストッパ層とともに
島状かつテーパ状にパターニングされた能動層のエッチ
ングストッパ層よりはみ出した領域がオーミックコンタ
クト層であることを特徴とする薄膜トランジスタ。 - 【請求項５】表示部の画素を構成する液晶セルの駆動素
子として薄膜トランジスタを用いている液晶表示装置で
あって、請求項２または４に記載の薄膜トランジスタを
液晶セル駆動用素子として用いる液晶表示装置。 - 【請求項６】表示部の画素を構成する液晶セルの駆動素
子として薄膜トランジスタを用いている液晶表示装置の
液晶セル駆動素子の製造方法であって、請求項１または
３に記載の薄膜トランジスタの製造方法を適用する液晶
表示装置の液晶セル駆動用薄膜トランジスタの製造方
法。 - 【請求項７】表示部を駆動するための回路の少なくとも
一部分が、表示部と同一基板上に形成された液晶表示装
置であって、請求項２または４に記載の薄膜トランジス
タを駆動回路用素子として用いる液晶表示装置。 - 【請求項８】表示部を駆動するための回路の少なくとも
一部分が、表示部と同一基板上に形成された液晶表示装
置の表示部駆動用薄膜トランジスタの製造方法であっ
て、請求項１または３に記載の薄膜トランジスタの製造
方法を適用する液晶表示装置の駆動用薄膜トランジスタ
の製造方法。 - 【請求項９】表示部を駆動するための回路の少なくとも
一部分が、表示部と同一基板上に形成された液晶表示装
置であって、請求項２または４に記載の薄膜トランジス
タを液晶セル駆動用素子並びに表示部駆動回路用素子と
して用いる液晶表示装置。 - 【請求項１０】表示部を駆動するための回路の少なくと
も一部分が、表示部と同一基板上に形成された液晶表示
装置の液晶セル駆動用及び表示部駆動用薄膜トランジス
タの製造方法であって、請求項１または３に記載の薄膜
トランジスタの製造方法を適用する液晶表示装置の液晶
セル駆動用及び表示部駆動用薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434895A JPH098311A (ja) | 1995-06-21 | 1995-06-21 | 薄膜半導体装置の製造方法とその構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434895A JPH098311A (ja) | 1995-06-21 | 1995-06-21 | 薄膜半導体装置の製造方法とその構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098311A true JPH098311A (ja) | 1997-01-10 |
Family
ID=15582205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15434895A Pending JPH098311A (ja) | 1995-06-21 | 1995-06-21 | 薄膜半導体装置の製造方法とその構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098311A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
| KR20040022289A (ko) * | 2002-09-03 | 2004-03-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 어레이 기판 제조방법 |
| US8415666B2 (en) | 2008-06-09 | 2013-04-09 | Samsung Display Co., Ltd. | Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same |
| WO2013183251A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US8614442B2 (en) | 2007-02-16 | 2013-12-24 | Samsung Electronics Co., Ltd. | Thin film transistor and method of forming the same |
| US8796692B2 (en) | 2011-10-28 | 2014-08-05 | Panasonic Corporation | Thin-film semiconductor device and method for fabricating thin-film semiconductor device |
| US8907341B2 (en) | 2011-10-28 | 2014-12-09 | Panasonic Corporation | Thin-film semiconductor device and method for fabricating thin-film semiconductor device |
| JPWO2013183255A1 (ja) * | 2012-06-08 | 2016-01-28 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| WO2018119879A1 (zh) * | 2016-12-26 | 2018-07-05 | 武汉华星光电技术有限公司 | 薄膜晶体管及其制作方法 |
-
1995
- 1995-06-21 JP JP15434895A patent/JPH098311A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
| KR20040022289A (ko) * | 2002-09-03 | 2004-03-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 어레이 기판 제조방법 |
| US8614442B2 (en) | 2007-02-16 | 2013-12-24 | Samsung Electronics Co., Ltd. | Thin film transistor and method of forming the same |
| US8415666B2 (en) | 2008-06-09 | 2013-04-09 | Samsung Display Co., Ltd. | Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same |
| US8796692B2 (en) | 2011-10-28 | 2014-08-05 | Panasonic Corporation | Thin-film semiconductor device and method for fabricating thin-film semiconductor device |
| US8907341B2 (en) | 2011-10-28 | 2014-12-09 | Panasonic Corporation | Thin-film semiconductor device and method for fabricating thin-film semiconductor device |
| WO2013183251A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US9012914B2 (en) | 2012-06-08 | 2015-04-21 | Panasonic Corporation | Thin-film transistor and method for manufacturing thin-film transistor |
| JPWO2013183251A1 (ja) * | 2012-06-08 | 2016-01-28 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JPWO2013183255A1 (ja) * | 2012-06-08 | 2016-01-28 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| WO2018119879A1 (zh) * | 2016-12-26 | 2018-07-05 | 武汉华星光电技术有限公司 | 薄膜晶体管及其制作方法 |
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