JPH08330921A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH08330921A JPH08330921A JP7136408A JP13640895A JPH08330921A JP H08330921 A JPH08330921 A JP H08330921A JP 7136408 A JP7136408 A JP 7136408A JP 13640895 A JP13640895 A JP 13640895A JP H08330921 A JPH08330921 A JP H08330921A
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- Japan
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- 230000005669 field effect Effects 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ型ＩＣ内に形成される論理素子を用
いて遅延時間を連続的に変化させることができる可変遅
延回路を提供する。 【構成】 ＣＭＯＳ型ＩＣによって構成した論理素子Ｌ
Ｇを縦続接続し、その縦続接続段数に応じた遅延時間を
得る遅延回路において、論理素子の各段間と共通電位点
との間にＭＯＳ型トランジスタなどコンデンサＣによっ
て構成される直列回路を接続し、ＭＯＳ型トランジスタ
のドレイン−ソース間の抵抗値変化により直列回路の時
定数を変化させ、遅延時間を連続的に変化させる。
いて遅延時間を連続的に変化させることができる可変遅
延回路を提供する。 【構成】 ＣＭＯＳ型ＩＣによって構成した論理素子Ｌ
Ｇを縦続接続し、その縦続接続段数に応じた遅延時間を
得る遅延回路において、論理素子の各段間と共通電位点
との間にＭＯＳ型トランジスタなどコンデンサＣによっ
て構成される直列回路を接続し、ＭＯＳ型トランジスタ
のドレイン−ソース間の抵抗値変化により直列回路の時
定数を変化させ、遅延時間を連続的に変化させる。
Description
【０００１】
【産業上の利用分野】この発明は、例えば各種のタイミ
ング信号を生成する場合等に利用する可変遅延回路に関
する。
ング信号を生成する場合等に利用する可変遅延回路に関
する。
【０００２】
【従来の技術】従来よりＣＭＯＳ構造の半導体集積回路
に形成された各種の論理ゲート素子を縦続接続し、この
縦続接続した各論理ゲート素子の各段間から遅延時間が
異なる信号を取り出し、この取り出した信号を各種のタ
イミング信号として利用するタイミング発生方法があ
る。
に形成された各種の論理ゲート素子を縦続接続し、この
縦続接続した各論理ゲート素子の各段間から遅延時間が
異なる信号を取り出し、この取り出した信号を各種のタ
イミング信号として利用するタイミング発生方法があ
る。
【０００３】
【発明が解決しようとする課題】論理素子を利用した遅
延回路では遅延時間は論理素子の接続段数によって決ま
るため、遅延時間を微細に調整する機能がない。従っ
て、遅延時間を微細な分解能で設定することができない
不都合がある。この発明の目的は微細な分解能で遅延時
間を設定することができる可変遅延回路を提供しようと
するものである。
延回路では遅延時間は論理素子の接続段数によって決ま
るため、遅延時間を微細に調整する機能がない。従っ
て、遅延時間を微細な分解能で設定することができない
不都合がある。この発明の目的は微細な分解能で遅延時
間を設定することができる可変遅延回路を提供しようと
するものである。
【０００４】
【課題を解決するための手段】この出願の請求項１で提
案する可変遅延回路はＣＭＯＳ型集積回路によって構成
された論理素子を縦続接続して構成され、論理素子の縦
続接続段数に応じた遅延時間を得る遅延回路において、
論理素子の各段間と共通電位点との間にＣＭＯＳ型電界
効果トランジスタとコンデンサとによって構成した直列
回路を接続して遅延時間を連続的に変化させることがで
きる可変遅延回路を構成したものである。
案する可変遅延回路はＣＭＯＳ型集積回路によって構成
された論理素子を縦続接続して構成され、論理素子の縦
続接続段数に応じた遅延時間を得る遅延回路において、
論理素子の各段間と共通電位点との間にＣＭＯＳ型電界
効果トランジスタとコンデンサとによって構成した直列
回路を接続して遅延時間を連続的に変化させることがで
きる可変遅延回路を構成したものである。
【０００５】この出願の請求項２で提案する可変遅延回
路はＰ型ＭＯＳ電界効果トランジスタと、Ｎ型ＭＯＳ電
界効果トランジスタとをドレイン電極同士を共通接続し
て直列接続すると共に、これら電界効果トランジスタの
ゲート電極を共通接続して入力端子とし、ドレイン電極
同士の接続点を出力端子として極性反転型の論理回路を
構成し、この論理回路を遅延素子として用いる遅延回路
において、Ｐ型ＭＯＳ電界効果トランジスタと、Ｎ型Ｍ
ＯＳ電界効果トランジスタの各基板電極に与えるバイア
ス電圧を変化させて遅延時間を制御する可変遅延回路を
構成したものである。
路はＰ型ＭＯＳ電界効果トランジスタと、Ｎ型ＭＯＳ電
界効果トランジスタとをドレイン電極同士を共通接続し
て直列接続すると共に、これら電界効果トランジスタの
ゲート電極を共通接続して入力端子とし、ドレイン電極
同士の接続点を出力端子として極性反転型の論理回路を
構成し、この論理回路を遅延素子として用いる遅延回路
において、Ｐ型ＭＯＳ電界効果トランジスタと、Ｎ型Ｍ
ＯＳ電界効果トランジスタの各基板電極に与えるバイア
ス電圧を変化させて遅延時間を制御する可変遅延回路を
構成したものである。
【０００６】請求項１で提案した可変遅延回路によれ
ば、コンデンサと直列接続した電界効果トランジスタの
ゲート電極に順方向バイアスを与え、この順方向バイア
ス電圧を変化させることにより、この電界効果トランジ
スタのドレイン−ソース間の抵抗値を変化させることが
できる。従って、コンデンサと直列に可変抵抗器を接続
したと等価になり、この可変抵抗器の抵抗値を変化させ
ることにより、論理ゲート素子による遅延時間を微細に
調整することができる。
ば、コンデンサと直列接続した電界効果トランジスタの
ゲート電極に順方向バイアスを与え、この順方向バイア
ス電圧を変化させることにより、この電界効果トランジ
スタのドレイン−ソース間の抵抗値を変化させることが
できる。従って、コンデンサと直列に可変抵抗器を接続
したと等価になり、この可変抵抗器の抵抗値を変化させ
ることにより、論理ゲート素子による遅延時間を微細に
調整することができる。
【０００７】請求項２で提案した可変遅延回路によれ
ば、Ｐ型ＭＯＳ電界効果トランジスタ及びＮ型ＭＯＳ電
界効果トランジスタの各基板電極に与える電圧を変化さ
せることにより遅延時間を連続的に変化させることかで
きる。この結果、遅延時間を微細に変化させて設定する
ことができる可変遅延回路を提供することができる。
ば、Ｐ型ＭＯＳ電界効果トランジスタ及びＮ型ＭＯＳ電
界効果トランジスタの各基板電極に与える電圧を変化さ
せることにより遅延時間を連続的に変化させることかで
きる。この結果、遅延時間を微細に変化させて設定する
ことができる可変遅延回路を提供することができる。
【０００８】
【実施例】図１にこの出願の請求項１で提案した可変遅
延回路の実施例を示す。図中１は可変遅延回路、２はそ
の入力端子、３は出力端子を示す。可変遅延回路３はＣ
ＭＯＳ型の半導体集積回路で構成される例えはバッファ
増幅器のような論理素子ＬＧを縦続接続すると共に、こ
の論理素子ＬＧの段間と共通電位点Ｇとの間に電界効果
トランジスタＴr とコンデンサＣとからなる直列回路を
接続して構成する。電界効果トランジスタＴr のゲート
電極は半導体集積回路の外部に設けたコントロール端子
４に接続し、このコントロール端子４に制御電圧を与え
て電界効果トランジスタＴr のドレイン−ソース間の抵
抗値を任意の抵抗値に設定する。
延回路の実施例を示す。図中１は可変遅延回路、２はそ
の入力端子、３は出力端子を示す。可変遅延回路３はＣ
ＭＯＳ型の半導体集積回路で構成される例えはバッファ
増幅器のような論理素子ＬＧを縦続接続すると共に、こ
の論理素子ＬＧの段間と共通電位点Ｇとの間に電界効果
トランジスタＴr とコンデンサＣとからなる直列回路を
接続して構成する。電界効果トランジスタＴr のゲート
電極は半導体集積回路の外部に設けたコントロール端子
４に接続し、このコントロール端子４に制御電圧を与え
て電界効果トランジスタＴr のドレイン−ソース間の抵
抗値を任意の抵抗値に設定する。
【０００９】図１の構成にすることにより、可変遅延回
路１は図２に示すように電界効果トランジスタＴr は可
変抵抗器ＶＲと等価に見える。従って、電界効果トラン
ジスタＴr の抵抗値を変化させることにより、コンデン
サＣとの時定数を変化させることができ、この結果、入
力端子２と出力端子３との間の遅延時間を連続的にかつ
微細に変化させることができる。よって図１に示すよう
な構成の可変遅延回路１を複数縦続接続し、その任意の
段間から遅延信号を取り出す構成にすることにより、遅
延時間が微細に異なる遅延回路を得ることができる。つ
まり、遅延時間を精度よく目標値に設定することができ
る。
路１は図２に示すように電界効果トランジスタＴr は可
変抵抗器ＶＲと等価に見える。従って、電界効果トラン
ジスタＴr の抵抗値を変化させることにより、コンデン
サＣとの時定数を変化させることができ、この結果、入
力端子２と出力端子３との間の遅延時間を連続的にかつ
微細に変化させることができる。よって図１に示すよう
な構成の可変遅延回路１を複数縦続接続し、その任意の
段間から遅延信号を取り出す構成にすることにより、遅
延時間が微細に異なる遅延回路を得ることができる。つ
まり、遅延時間を精度よく目標値に設定することができ
る。
【００１０】図３はこの出願の請求項２で提案した可変
遅延回路の実施例を示す。この例では、Ｐ型ＭＯＳ電界
効果トランジスタＰＭＯＳと、Ｎ型ＭＯＳ電界効果トラ
ンジスタＮＭＯＳとを互いにドレイン電極Ｄを共通接続
して直列接続すると共に、ゲート電極Ｇ同士を共通接続
し、この共通接続したゲート電極Ｇを入力端子２に接続
し、ドレイン電極同士の共通接続点から出力端子３を導
出する。この回路はインバータとも呼ばれる極性反転増
幅器と等価である。
遅延回路の実施例を示す。この例では、Ｐ型ＭＯＳ電界
効果トランジスタＰＭＯＳと、Ｎ型ＭＯＳ電界効果トラ
ンジスタＮＭＯＳとを互いにドレイン電極Ｄを共通接続
して直列接続すると共に、ゲート電極Ｇ同士を共通接続
し、この共通接続したゲート電極Ｇを入力端子２に接続
し、ドレイン電極同士の共通接続点から出力端子３を導
出する。この回路はインバータとも呼ばれる極性反転増
幅器と等価である。
【００１１】この例ではＰ型ＭＯＳ電界効果トランジス
タＰＭＯＳと、Ｎ型ＭＯＳ電界効果トランジスタＮＭＯ
Ｓの各基板電極５と６をソース電極から切離し、この基
板電極５と６に基板バイアス電圧＋ＶBP，と−ＶBNとを
与える。ここで基板バイアス電圧＋ＶBPと−ＶBNはＰ型
ＭＯＳ電界効果トランジスタＰＭＯＳのソースに与える
電圧を＋ＶDD，Ｎ型ＭＯＳ電界効果トランジスタＮＭＯ
Ｓのソース電極に与える電圧を−ＶSSとした場合、 ＶBP＝ＶDD＋β ＶBN＝ＶSS−α ………… （１） となる。
タＰＭＯＳと、Ｎ型ＭＯＳ電界効果トランジスタＮＭＯ
Ｓの各基板電極５と６をソース電極から切離し、この基
板電極５と６に基板バイアス電圧＋ＶBP，と−ＶBNとを
与える。ここで基板バイアス電圧＋ＶBPと−ＶBNはＰ型
ＭＯＳ電界効果トランジスタＰＭＯＳのソースに与える
電圧を＋ＶDD，Ｎ型ＭＯＳ電界効果トランジスタＮＭＯ
Ｓのソース電極に与える電圧を−ＶSSとした場合、 ＶBP＝ＶDD＋β ＶBN＝ＶSS−α ………… （１） となる。
【００１２】図４に図３の等価回路を示す。ゲート電極
Ｇに与える入力電圧を−ＶSSと＋Ｖ DDまで大きく励振さ
せるものとすると、Ｐ型ＭＯＳ電界効果トランジスタＰ
ＭＯＳと、Ｎ型ＭＯＳ電界効果トランジスタＮＭＯＳは
図４に示すようにスイッチＳＷと抵抗器Ｒの直列回路と
見ることができる。基板バイアス電圧＋ＶBP及び−Ｖ BN
を変化させると、各電界効果トランジスタＰＭＯＳ及び
ＮＭＯＳのしきい値電圧が変化し、等価的に抵抗器Ｒの
抵抗値を変えることができる。抵抗値は式（１）におい
てα及びβがα＝０，β＝０のとき、最小値となり、α
及びβの絶対値を大きくすると、抵抗値が大きくなる方
向に制御することができる。
Ｇに与える入力電圧を−ＶSSと＋Ｖ DDまで大きく励振さ
せるものとすると、Ｐ型ＭＯＳ電界効果トランジスタＰ
ＭＯＳと、Ｎ型ＭＯＳ電界効果トランジスタＮＭＯＳは
図４に示すようにスイッチＳＷと抵抗器Ｒの直列回路と
見ることができる。基板バイアス電圧＋ＶBP及び−Ｖ BN
を変化させると、各電界効果トランジスタＰＭＯＳ及び
ＮＭＯＳのしきい値電圧が変化し、等価的に抵抗器Ｒの
抵抗値を変えることができる。抵抗値は式（１）におい
てα及びβがα＝０，β＝０のとき、最小値となり、α
及びβの絶対値を大きくすると、抵抗値が大きくなる方
向に制御することができる。
【００１３】この結果、α＝０，β＝０のとき、トラン
ジスタがオン、オフ動作するに伴って抵抗器Ｒと出力端
子３に接続したコンデンサＣとの時定数は最短時間とな
り、αとβの絶対値を漸次大きくすると時定数を大きく
する方向に制御することができる。従って時定数の変化
から遅延時間を連続的に変化させることができる。図５
は図３に示した実施例の応用例を示す。この例では図３
に示した可変遅延回路の遅延時間を温度変動等に応動す
ることなく、一定遅延時間を維持するように自動制御す
る制御回路を提案するものである。
ジスタがオン、オフ動作するに伴って抵抗器Ｒと出力端
子３に接続したコンデンサＣとの時定数は最短時間とな
り、αとβの絶対値を漸次大きくすると時定数を大きく
する方向に制御することができる。従って時定数の変化
から遅延時間を連続的に変化させることができる。図５
は図３に示した実施例の応用例を示す。この例では図３
に示した可変遅延回路の遅延時間を温度変動等に応動す
ることなく、一定遅延時間を維持するように自動制御す
る制御回路を提案するものである。
【００１４】図５に示す１０は図３に示した極性反転型
可変遅延回路を２段縦続接続して構成した同相増幅型の
可変遅延回路を示す。この同相増幅型可変遅延回路１０
を更にＮ段縦続接続し、Ｎ段可変遅延回路１１を構成す
る。Ｎ段可変遅延回路１１の出力を位相比較器１３の一
方の入力端子に接続する。Ｎ段可変遅延回路１１の入力
端子１２にはパルス列ＣＬＫを与える。ここで入力端子
１２に与えるパルス列ＣＬＫの１パルスの時間間隔とＮ
段可変遅延回路１１の遅延時間は互いに近い値（大きく
違わない関係）にあるものとする。位相比較器１３の他
方の入力端子に入力端子１２に与えたパルス列ＣＬＫを
直接与え、位相比較器１３でＮ段可変遅延回路１１で遅
延したパルスと遅延しないパルスとを位相比較する。
可変遅延回路を２段縦続接続して構成した同相増幅型の
可変遅延回路を示す。この同相増幅型可変遅延回路１０
を更にＮ段縦続接続し、Ｎ段可変遅延回路１１を構成す
る。Ｎ段可変遅延回路１１の出力を位相比較器１３の一
方の入力端子に接続する。Ｎ段可変遅延回路１１の入力
端子１２にはパルス列ＣＬＫを与える。ここで入力端子
１２に与えるパルス列ＣＬＫの１パルスの時間間隔とＮ
段可変遅延回路１１の遅延時間は互いに近い値（大きく
違わない関係）にあるものとする。位相比較器１３の他
方の入力端子に入力端子１２に与えたパルス列ＣＬＫを
直接与え、位相比較器１３でＮ段可変遅延回路１１で遅
延したパルスと遅延しないパルスとを位相比較する。
【００１５】位相比較器１３の位相比較出力をフィルタ
１４で平滑化し、その平滑化した位相比較出力を基板バ
イアス発生器１５に与え、この基板バイアス発生器１５
で図３で説明した基板バイアス電圧＋ＶBP，−ＶBNを発
生させ、この基板バイアス電圧＋ＶBP，−ＶBNを各同相
増幅型可変遅延回路１０から導出した基板電極５と６に
与え、各同相増幅型可変遅延回路１０の遅延時間を制御
するように構成したものである。
１４で平滑化し、その平滑化した位相比較出力を基板バ
イアス発生器１５に与え、この基板バイアス発生器１５
で図３で説明した基板バイアス電圧＋ＶBP，−ＶBNを発
生させ、この基板バイアス電圧＋ＶBP，−ＶBNを各同相
増幅型可変遅延回路１０から導出した基板電極５と６に
与え、各同相増幅型可変遅延回路１０の遅延時間を制御
するように構成したものである。
【００１６】この構成において、Ｎ段可変遅延回路１１
の遅延量が例えば温度変化によって短くなる方向に変動
したとすると、その遅延量の変動は位相比較器１３の比
較出力に現れ、その位相比較出力によって基板バイアス
発生器１５から発生する基板バイアス電圧＋ＶBPと−Ｖ
BNの絶対値が大きくなる方向に制御する。この基板バイ
アス電圧＋ＶBPと−ＶBNの絶対値が大きくなる方向に制
御することにより、各同相増幅型可変遅延回路１０の遅
延時間は長くなる方向に制御され、元の遅延時間に戻さ
れる。
の遅延量が例えば温度変化によって短くなる方向に変動
したとすると、その遅延量の変動は位相比較器１３の比
較出力に現れ、その位相比較出力によって基板バイアス
発生器１５から発生する基板バイアス電圧＋ＶBPと−Ｖ
BNの絶対値が大きくなる方向に制御する。この基板バイ
アス電圧＋ＶBPと−ＶBNの絶対値が大きくなる方向に制
御することにより、各同相増幅型可変遅延回路１０の遅
延時間は長くなる方向に制御され、元の遅延時間に戻さ
れる。
【００１７】Ｎ段可変遅延回路１１の遅延時間が長くな
る方向にずれた場合は、位相比較器１３の位相比較結果
と先の場合とは逆極性となり、これにより基板バイアス
発生器１５は基板バイアス電圧＋ＶBP，−ＶBNの絶対値
を下げる方向に制御される。よって、この基板バイアス
電圧の変化によりＮ段可変遅延回路１１の遅延時間は短
くなる方向に制御される。
る方向にずれた場合は、位相比較器１３の位相比較結果
と先の場合とは逆極性となり、これにより基板バイアス
発生器１５は基板バイアス電圧＋ＶBP，−ＶBNの絶対値
を下げる方向に制御される。よって、この基板バイアス
電圧の変化によりＮ段可変遅延回路１１の遅延時間は短
くなる方向に制御される。
【００１８】このようにして、位相比較器１３の位相比
較結果が常に一定値、例えば０となるように動作し、Ｎ
段可変遅延回路１１の遅延時間を一定値に維持するよう
に動作する。従って、例えばアンドゲート群Ｇを通じて
Ｎ段可変遅延回路１１の何れか一つの段間から遅延信号
を取り出すことにより、任意の遅延量を持つ遅延パルス
を得ることができ、その選択した遅延時間を一定値に維
持することができる。
較結果が常に一定値、例えば０となるように動作し、Ｎ
段可変遅延回路１１の遅延時間を一定値に維持するよう
に動作する。従って、例えばアンドゲート群Ｇを通じて
Ｎ段可変遅延回路１１の何れか一つの段間から遅延信号
を取り出すことにより、任意の遅延量を持つ遅延パルス
を得ることができ、その選択した遅延時間を一定値に維
持することができる。
【００１９】
【発明の効果】以上説明したように、この発明によれば
電界効果トランジスタの抵抗変化を利用して時定数を変
化させることにより遅延時間を変化させる構成としたか
ら、遅延時間を連続的に変化させることができ、微小な
遅延時間を分解能よく設定することができる。
電界効果トランジスタの抵抗変化を利用して時定数を変
化させることにより遅延時間を変化させる構成としたか
ら、遅延時間を連続的に変化させることができ、微小な
遅延時間を分解能よく設定することができる。
【００２０】また、図５に示した実施例のように、自動
制御ループを構成することにより、遅延時間を微小な時
間範囲に安定化することができる。よって、目的とする
遅延時間を精度よく得ることができ、またその遅延時間
を長期にわたって安定に維持させることができる利点が
得られる。
制御ループを構成することにより、遅延時間を微小な時
間範囲に安定化することができる。よって、目的とする
遅延時間を精度よく得ることができ、またその遅延時間
を長期にわたって安定に維持させることができる利点が
得られる。
【図１】この出願の請求項１で提案した発明の実施例を
示す接続図。
示す接続図。
【図２】図１に示した実施例と電気的に等価な接続図。
【図３】この出願の請求項２で提案した発明の実施例を
示す接続図。
示す接続図。
【図４】図３に示した実施例と電気的に等価な接続図。
【図５】図３に示した実施例の応用例を示すブロック
図。
図。
【符号の説明】 １ 可変遅延回路 ２ 入力端子 ３ 出力端子 ４ コントロール端子 Ｔｒ 電界効果トランジスタ Ｃ コンデンサ ＬＧ 論理回路素子 ＶＲ 可変抵抗器 ＰＭＯＳ Ｐ型電界効果トランジスタ ＮＭＯＳ Ｎ型電界効果トランジスタ ５，６ 基板電極
Claims (2)
- 【請求項１】 ＣＭＯＳ型集積回路によって構成された
論理素子を縦続接続して構成され、論理素子の縦続接続
段数に応じた遅延時間を得る遅延回路において、 上記論理素子の各段間と共通電位点との間にＭＯＳ型ト
ランジスタとコンデンサとによって構成される直列回路
を接続したことを特徴とする可変遅延回路。 - 【請求項２】 Ｐ型ＭＯＳ電界効果トランジスタと、Ｎ
型ＭＯＳ電界効果トランジスタとをドレイン電極同士を
接続して直列接続すると共に、ゲートを共通接続して入
力端子とし、上記Ｐ型ＭＯＳ電界効果トランジスタと、
Ｎ型ＭＯＳ電界効果トランジスタのドレイン電極の接続
点を出力端子として極性反転型の論理回路を構成し、こ
の論理回路を遅延素子として用いる遅延回路において、 上記Ｐ型ＭＯＳ電界効果トランジスタと、Ｎ型ＭＯＳ電
界効果トランジスタの各基板電極に与える基板バイアス
電圧を制御して遅延時間を制御する構成としたことを特
徴とする可変遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136408A JPH08330921A (ja) | 1995-06-02 | 1995-06-02 | 可変遅延回路 |
| DE19680525T DE19680525T1 (de) | 1995-06-02 | 1996-05-31 | Veränderbare Verzögerungsschaltung |
| PCT/JP1996/001482 WO1996038912A1 (fr) | 1995-06-02 | 1996-05-31 | Circuit a retard variable |
| KR1019970700673A KR970705234A (ko) | 1995-06-02 | 1996-05-31 | 가변지연회로 |
| TW085107303A TW307955B (ja) | 1995-06-02 | 1996-06-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136408A JPH08330921A (ja) | 1995-06-02 | 1995-06-02 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (12)
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|---|---|---|---|---|
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