JPH08330937A - 集積回路 - Google Patents
集積回路Info
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- JPH08330937A JPH08330937A JP8130783A JP13078396A JPH08330937A JP H08330937 A JPH08330937 A JP H08330937A JP 8130783 A JP8130783 A JP 8130783A JP 13078396 A JP13078396 A JP 13078396A JP H08330937 A JPH08330937 A JP H08330937A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 限定された制限電圧がソースフォロワ回路に
より出力バッファに印加される、低減出力電圧範囲内を
動作する集積回路の出力バッファを提供する。 【解決手段】 低減電圧範囲内を動作することを要する
集積回路の出力のためのバッファ回路構成において、低
減電圧範囲は、出力バッファ段階に電流を供給する各々
のフィードバック増幅器に低減制限電圧が印加される受
動回路により限定される。
より出力バッファに印加される、低減出力電圧範囲内を
動作する集積回路の出力バッファを提供する。 【解決手段】 低減電圧範囲内を動作することを要する
集積回路の出力のためのバッファ回路構成において、低
減電圧範囲は、出力バッファ段階に電流を供給する各々
のフィードバック増幅器に低減制限電圧が印加される受
動回路により限定される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば周波数シン
セサイザ等の集積回路に関し、集積回路のための出力バ
ッファまたはドライバに関する。
セサイザ等の集積回路に関し、集積回路のための出力バ
ッファまたはドライバに関する。
【０００２】
【従来の技術】相補型対称金属酸化物半導体（ＣＭＯ
Ｓ）集積回路は通常５ボルト供給から通電され、信号レ
ベルは集積回路またはチップ内にあり、供給コンダクタ
の電位間で実質的に切り換えられる。
Ｓ）集積回路は通常５ボルト供給から通電され、信号レ
ベルは集積回路またはチップ内にあり、供給コンダクタ
の電位間で実質的に切り換えられる。
【０００３】
【発明が解決しようとする課題】フル５ボルトスイング
を利用する標準出力バッファにおける主要な問題は、隣
接する回路または機器がこれらの出力バッファから所望
しない信号をピックアップすることである。この影響を
最小限に抑えるため、低減出力電圧範囲内を動作する出
力バッファが提案されており、その際限定された制限電
圧がソースフォロワ回路により出力バッファに印加され
る。
を利用する標準出力バッファにおける主要な問題は、隣
接する回路または機器がこれらの出力バッファから所望
しない信号をピックアップすることである。この影響を
最小限に抑えるため、低減出力電圧範囲内を動作する出
力バッファが提案されており、その際限定された制限電
圧がソースフォロワ回路により出力バッファに印加され
る。
【０００４】
【課題を解決するための手段】本発明の１つの態様によ
れば、集積回路の供給コンダクタに予め決定された電位
を提供する供給ソースから通電されるよう構成された前
記集積回路において、出力バッファ構成は、少なくと
も、前記集積回路の出力信号を制御電極に印加された信
号に応答して供給するよう構成された１つの出力トラン
ジスタ機器と、前記トランジスタ機器の端末と前記供給
コンダクタの１つとの間に電流を導通し、一方で前記ト
ランジスタ機器の前記端末を前記供給コンダクタの電位
の中間電位に実質的に維持するフィードバック増幅器手
段とを有する。
れば、集積回路の供給コンダクタに予め決定された電位
を提供する供給ソースから通電されるよう構成された前
記集積回路において、出力バッファ構成は、少なくと
も、前記集積回路の出力信号を制御電極に印加された信
号に応答して供給するよう構成された１つの出力トラン
ジスタ機器と、前記トランジスタ機器の端末と前記供給
コンダクタの１つとの間に電流を導通し、一方で前記ト
ランジスタ機器の前記端末を前記供給コンダクタの電位
の中間電位に実質的に維持するフィードバック増幅器手
段とを有する。
【０００５】本発明の別の態様によれば、集積回路の供
給コンダクタに異なる電位を各々供給する供給ソースか
ら通電されるよう構成された前記集積回路において、出
力バッファ構成は、ドレイン電極が共に結合され、また
前記集積回路の出力端末に接続された１対の相補型出力
トランジスタ機器と、前記供給コンダクタのそれぞれの
間と前記トランジスタ対のそれぞれのソース電極に電流
を導通し、一方で前記ソース電極を前記供給コンダクタ
の電位の中間電位に実質的に維持するよう構成された第
１および第２のフィードバック増幅器手段とを有する。
給コンダクタに異なる電位を各々供給する供給ソースか
ら通電されるよう構成された前記集積回路において、出
力バッファ構成は、ドレイン電極が共に結合され、また
前記集積回路の出力端末に接続された１対の相補型出力
トランジスタ機器と、前記供給コンダクタのそれぞれの
間と前記トランジスタ対のそれぞれのソース電極に電流
を導通し、一方で前記ソース電極を前記供給コンダクタ
の電位の中間電位に実質的に維持するよう構成された第
１および第２のフィードバック増幅器手段とを有する。
【０００６】
【発明の実施の形態】次に添付図面を参照して、本発明
による集積回路の出力バッファ構成について詳述する。
による集積回路の出力バッファ構成について詳述する。
【０００７】図１を参照すると、出力バッファ構成は、
正供給コンダクタ１の電圧と戻り供給コンダクタ２の電
圧間の中点電圧を限定し、その中点電圧の上下で電圧Ｖ
１，Ｖ２を対称的に限定する抵抗器Ｒ１〜Ｒ４をもつネ
ットワークを有する。電圧Ｖ１，Ｖ２はそれぞれ高利得
電圧フォロワ増幅器Ａ１，Ａ２の非反転入力に印加され
るが、これらの増幅器については図２および図３に詳し
く示す。図２および図３の点線で示すように、これらの
増幅器は反転入力への各々のフィードバック接続によっ
て、出力端末をそれぞれ実質的にＶ１，Ｖ２に維持する
よう動作し、トランジスタＭ１，Ｍ２とＭ３，Ｍ４を有
する出力段階の供給電圧となる。
正供給コンダクタ１の電圧と戻り供給コンダクタ２の電
圧間の中点電圧を限定し、その中点電圧の上下で電圧Ｖ
１，Ｖ２を対称的に限定する抵抗器Ｒ１〜Ｒ４をもつネ
ットワークを有する。電圧Ｖ１，Ｖ２はそれぞれ高利得
電圧フォロワ増幅器Ａ１，Ａ２の非反転入力に印加され
るが、これらの増幅器については図２および図３に詳し
く示す。図２および図３の点線で示すように、これらの
増幅器は反転入力への各々のフィードバック接続によっ
て、出力端末をそれぞれ実質的にＶ１，Ｖ２に維持する
よう動作し、トランジスタＭ１，Ｍ２とＭ３，Ｍ４を有
する出力段階の供給電圧となる。
【０００８】電圧Ｖ１，Ｖ２は、電流Ｉ３，Ｉ４をそれ
ぞれ流す抵抗器Ｒ３，Ｒ４間の電圧降下より中点電圧と
はそれぞれ異なり、これらの電圧が限定される正確さ
は、抵抗器Ｒ１，Ｒ２とＲ３，Ｒ４および電流Ｉ３，Ｉ
４のソースＩ１，Ｉ２の整合の正確さによる。図５で示
すように、基準電流値Ｉｒｅｆは帯域ギャップ基準電圧
ソースＶｒｅｆから得られ、これは増幅器Ａ３とトラン
ジスタ５１により印加され、抵抗器ＲｒｅｆにおけるＶ
ｒｅｆと実質的に同等な電圧を設定する。すると、電流
ソース１１，１２は、Ｉ３，Ｉ４の値がＩｒｅｆの値に
従うように接続された電流ミラー回路（図示せず）から
構成されることになる。抵抗器Ｒｒｅｆが抵抗器Ｒ１〜
Ｒ４と同じ材料で形成される場合、電圧Ｖ１，Ｖ２は先
ずはその材料の面積抵抗に対して独立し、またこれらの
電圧も先ずは供給電圧ＶＤＤおよび抵抗器の温度効果に
対して独立する。これにより、単に抵抗電位分割器をＶ
ＤＤとアース電位間に接続する場合に得られるよりも、
より良い許容電圧Ｖ１，Ｖ２を得ることができる。
ぞれ流す抵抗器Ｒ３，Ｒ４間の電圧降下より中点電圧と
はそれぞれ異なり、これらの電圧が限定される正確さ
は、抵抗器Ｒ１，Ｒ２とＲ３，Ｒ４および電流Ｉ３，Ｉ
４のソースＩ１，Ｉ２の整合の正確さによる。図５で示
すように、基準電流値Ｉｒｅｆは帯域ギャップ基準電圧
ソースＶｒｅｆから得られ、これは増幅器Ａ３とトラン
ジスタ５１により印加され、抵抗器ＲｒｅｆにおけるＶ
ｒｅｆと実質的に同等な電圧を設定する。すると、電流
ソース１１，１２は、Ｉ３，Ｉ４の値がＩｒｅｆの値に
従うように接続された電流ミラー回路（図示せず）から
構成されることになる。抵抗器Ｒｒｅｆが抵抗器Ｒ１〜
Ｒ４と同じ材料で形成される場合、電圧Ｖ１，Ｖ２は先
ずはその材料の面積抵抗に対して独立し、またこれらの
電圧も先ずは供給電圧ＶＤＤおよび抵抗器の温度効果に
対して独立する。これにより、単に抵抗電位分割器をＶ
ＤＤとアース電位間に接続する場合に得られるよりも、
より良い許容電圧Ｖ１，Ｖ２を得ることができる。
【０００９】次に特に図２および図３を参照すると、増
幅器Ａ１，Ａ２は差動入力とシングルエンド出力を有す
る動作増幅器であり、増幅器Ａ１はＰＭＯＳ型共通ソー
ス出力機器Ｍ５を有し、増幅器Ａ２はＮＭＯＳ型共通ソ
ース出力機器Ｍ６を有する。上述したように、増幅器Ａ
１の出力で維持された電圧Ｖ１は供給電圧の中点よりも
正であり、一方で増幅器Ａ２の出力の電圧Ｖ２は中点よ
りも負である。バッファ構成の出力が、例えば両極プリ
スケーラとインタフェースする場合、出力電圧は最小ス
イングが０．６ボルトピーク・トゥ・ピークで、最大ス
イングが１．１ボルトピーク・トゥ・ピークで、供給電
圧ＶＤＤが公称５ボルトである必要がある。
幅器Ａ１，Ａ２は差動入力とシングルエンド出力を有す
る動作増幅器であり、増幅器Ａ１はＰＭＯＳ型共通ソー
ス出力機器Ｍ５を有し、増幅器Ａ２はＮＭＯＳ型共通ソ
ース出力機器Ｍ６を有する。上述したように、増幅器Ａ
１の出力で維持された電圧Ｖ１は供給電圧の中点よりも
正であり、一方で増幅器Ａ２の出力の電圧Ｖ２は中点よ
りも負である。バッファ構成の出力が、例えば両極プリ
スケーラとインタフェースする場合、出力電圧は最小ス
イングが０．６ボルトピーク・トゥ・ピークで、最大ス
イングが１．１ボルトピーク・トゥ・ピークで、供給電
圧ＶＤＤが公称５ボルトである必要がある。
【００１０】例えば、機器Ｍ１をオンにしてＯ／Ｐ１に
接続された負荷（図示せず）を電圧Ｖ１に通電する等の
迅速な過渡的状況下では、増幅器Ａ１の出力機器Ｍ５
は、補正コンデンサＣCを介してＭＯＳＦＥＴダイオー
ドとしてに効果的に接続されることにより必要な高電流
を供給する。従って、例えば機器Ｍ２がオンで出力Ｏ／
Ｐ１がＶ２である場合に、機器Ｍ２をオフ、機器Ｍ１を
オンすると、増幅器Ａ１の出力はＶ１に対して負となる
傾向にあり、コンデンサＣCの動作も機器Ｍ５のゲート
電極を負にする傾向にあり、その際高電流がＯ／Ｐ１に
流れて負荷を通電する。
接続された負荷（図示せず）を電圧Ｖ１に通電する等の
迅速な過渡的状況下では、増幅器Ａ１の出力機器Ｍ５
は、補正コンデンサＣCを介してＭＯＳＦＥＴダイオー
ドとしてに効果的に接続されることにより必要な高電流
を供給する。従って、例えば機器Ｍ２がオンで出力Ｏ／
Ｐ１がＶ２である場合に、機器Ｍ２をオフ、機器Ｍ１を
オンすると、増幅器Ａ１の出力はＶ１に対して負となる
傾向にあり、コンデンサＣCの動作も機器Ｍ５のゲート
電極を負にする傾向にあり、その際高電流がＯ／Ｐ１に
流れて負荷を通電する。
【００１１】同様に、機器Ｍ１がオフ、機器Ｍ２がオン
されると、増幅器Ａ２の出力はＶ２に対して正となる傾
向にあり、ここでも補正コンデンサが出力機器Ｍ６のゲ
ート電極を正にする傾向にあり、その際必要な高電流が
流れて負荷を電圧Ｖ２に通電（または放電）する。
されると、増幅器Ａ２の出力はＶ２に対して正となる傾
向にあり、ここでも補正コンデンサが出力機器Ｍ６のゲ
ート電極を正にする傾向にあり、その際必要な高電流が
流れて負荷を電圧Ｖ２に通電（または放電）する。
【００１２】機器Ｍ１がオフであるとき増幅器Ａ１の出
力は電圧Ｖ１に維持されるため、出力信号の半サイクル
では増幅器Ａ１は効果的に冗長である。従って、この構
成は差動出力Ｏ／Ｐ１，Ｏ／Ｐ２をサポートすることが
でき、増幅器Ａ１，Ａ２は各々の出力をＶ１，Ｖ２にそ
れぞれ駆動し、それにより、例えば機器Ｍ２によりＯ／
Ｐ１がＶ２に駆動されるとき、Ｏ／Ｐ２が機器Ｍ３によ
りＶ１に駆動される。
力は電圧Ｖ１に維持されるため、出力信号の半サイクル
では増幅器Ａ１は効果的に冗長である。従って、この構
成は差動出力Ｏ／Ｐ１，Ｏ／Ｐ２をサポートすることが
でき、増幅器Ａ１，Ａ２は各々の出力をＶ１，Ｖ２にそ
れぞれ駆動し、それにより、例えば機器Ｍ２によりＯ／
Ｐ１がＶ２に駆動されるとき、Ｏ／Ｐ２が機器Ｍ３によ
りＶ１に駆動される。
【００１３】増幅器Ａ１，Ａ２は、入力ＳＢに正電圧ま
たは高論理を印加することによりパワーダウン状態に切
り換えられ、それにより入力バイアス電流が除去され、
トランジスタＭ５，Ｍ６のゲート電極がＶＤＤとグラウ
ンドにそれぞれ駆動される。その結果増幅器はトリ・ス
テートとなり、また出力Ｏ／Ｐ１，Ｏ／Ｐ２もトリ・ス
テートとなる。
たは高論理を印加することによりパワーダウン状態に切
り換えられ、それにより入力バイアス電流が除去され、
トランジスタＭ５，Ｍ６のゲート電極がＶＤＤとグラウ
ンドにそれぞれ駆動される。その結果増幅器はトリ・ス
テートとなり、また出力Ｏ／Ｐ１，Ｏ／Ｐ２もトリ・ス
テートとなる。
【００１４】トランジスタ機器Ｍ１からＭ６のドレイン
バルク容量を最小限化するため、これらのトランジスタ
は、図４で概略的に示すようなゲート閉鎖ドレイン／ソ
ース構成を利用して配置してもよい。
バルク容量を最小限化するため、これらのトランジスタ
は、図４で概略的に示すようなゲート閉鎖ドレイン／ソ
ース構成を利用して配置してもよい。
【００１５】
【発明の効果】本発明によれば、限定された制限電圧が
ソースフォロワ回路により出力バッファに印加される、
低減出力電圧範囲内を動作する集積回路の出力バッファ
が提供される。
ソースフォロワ回路により出力バッファに印加される、
低減出力電圧範囲内を動作する集積回路の出力バッファ
が提供される。
【図１】本発明による出力バッファ構成の概略図であ
る。
る。
【図２】図１で示す構成の各部の概略図である。
【図３】図１で示す構成の各部の概略図である。
【図４】図１の構成で利用されるトランジスタ機器の形
態の概略図である。
態の概略図である。
【図５】図１の構成で利用される電流ソース構成の概略
図である。
図である。
Ｒ１〜Ｒ４ 抵抗器 １ 正供給コンダクタ ２ 戻り供給コンダクタ Ｖ１，Ｖ２，ＶＤＤ 電圧 Ａ１，Ａ２，Ａ３ 増幅器 Ｍ１〜Ｍ６，５１ トランジスタ Ｉ１，Ｉ２ ソース Ｉ３，Ｉ４ 電流 ＣC コンデンサ ＳＢ 入力 Ｏ／Ｐ１，Ｏ／Ｐ２ 出力
Claims (6)
- 【請求項１】 集積回路の供給コンダクタに予め決定さ
れた電位を提供する供給ソースから通電されるよう構成
された前記集積回路において、 出力バッファ構成は、少なくとも、前記集積回路の出力
信号を制御電極に印加された信号に応答して供給するよ
う構成された１つの出力トランジスタ機器と、 前記トランジスタ機器の端末と前記供給コンダクタの１
つとの間に電流を導通し、一方で前記トランジスタ機器
の前記端末を前記供給コンダクタの電位の中間電位に実
質的に維持するフィードバック増幅器手段とを有する集
積回路。 - 【請求項２】 集積回路の供給コンダクタに異なる電位
を各々供給する供給ソースから通電されるよう構成され
た前記集積回路において、 出力バッファ構成は、ドレイン電極が共に結合され、ま
た前記集積回路の出力端末に接続された１対の相補型出
力トランジスタ機器と、 前記供給コンダクタのそれぞれの間と前記トランジスタ
対のそれぞれのソース電極に電流を導通し、一方で前記
ソース電極を前記供給コンダクタの電位の中間電位に実
質的に維持するよう構成された第１および第２のフィー
ドバック増幅器手段とを有する集積回路。 - 【請求項３】 前記予め決定された電位を前記供給コン
ダクタの電位の中間電位に設定する受動回路手段が提供
され、該受動回路手段は前記第１および第２のフィード
バック増幅器手段の各入力に接続される請求項２記載の
集積回路。 - 【請求項４】 前記第１および第２のフィードバック増
幅器手段の各々は、第１および第２の負性フィードバッ
ク経路を有する請求項２または３に記載の集積回路。 - 【請求項５】 明細書に記載され、添付図面の図１に示
された集積回路。 - 【請求項６】 明細書に記載され、添付図面の図１〜図
３に示された集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9508886.0 | 1995-05-02 | ||
| GBGB9508886.0A GB9508886D0 (en) | 1995-05-02 | 1995-05-02 | Integrated circuit output buffer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330937A true JPH08330937A (ja) | 1996-12-13 |
Family
ID=10773840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130783A Pending JPH08330937A (ja) | 1995-05-02 | 1996-04-26 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0741458A1 (ja) |
| JP (1) | JPH08330937A (ja) |
| GB (1) | GB9508886D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169984A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Semiconductor Ltd | 出力回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675557A (en) * | 1986-03-20 | 1987-06-23 | Motorola Inc. | CMOS voltage translator |
| US4833350A (en) * | 1988-04-29 | 1989-05-23 | Tektronix, Inc. | Bipolar-CMOS digital interface circuit |
| US5227673A (en) * | 1990-11-13 | 1993-07-13 | Vlsi Technology, Inc. | Differential output buffer with feedback |
| EP0579314B1 (en) * | 1992-07-14 | 1998-04-29 | Koninklijke Philips Electronics N.V. | System comprising an output buffer circuit and an input buffer circuit |
| US5428626A (en) * | 1993-10-18 | 1995-06-27 | Tektronix, Inc. | Timing analyzer for embedded testing |
-
1995
- 1995-05-02 GB GBGB9508886.0A patent/GB9508886D0/en active Pending
-
1996
- 1996-04-23 EP EP96302849A patent/EP0741458A1/en not_active Withdrawn
- 1996-04-26 JP JP8130783A patent/JPH08330937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169984A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Semiconductor Ltd | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9508886D0 (en) | 1995-06-21 |
| EP0741458A1 (en) | 1996-11-06 |
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