JPH08330950A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JPH08330950A JPH08330950A JP7156897A JP15689795A JPH08330950A JP H08330950 A JPH08330950 A JP H08330950A JP 7156897 A JP7156897 A JP 7156897A JP 15689795 A JP15689795 A JP 15689795A JP H08330950 A JPH08330950 A JP H08330950A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 クロックのジッタを減少させ、高速動作が可
能なクロック再生回路を提供する。 【構成】 ＮＲＺ信号をサンプリングパルス発生回路１
に入力すると、サンプリングパルス発生回路１からはＮ
ＲＺ信号の立ち上がり、立ち下がりごとに所定パルス幅
ＷのサンプリングパルスＳSPが出力される。このサンプ
リングパルスＳSPによりサンプルホールド回路２を動作
させ、電圧制御発振器４からのクロック信号ＣＬＫのサ
ンプリングを行う。この結果、サンプルホールド回路２
からはサンプリングパルスＳSP発生時のクロックＣＬＫ
の位相に応じた電圧のサンプルホールド信号ＳSHが出力
され、そのサンプルホールド電圧値は次のサンプリング
パルスＳSPが発生するまで保持される。
能なクロック再生回路を提供する。 【構成】 ＮＲＺ信号をサンプリングパルス発生回路１
に入力すると、サンプリングパルス発生回路１からはＮ
ＲＺ信号の立ち上がり、立ち下がりごとに所定パルス幅
ＷのサンプリングパルスＳSPが出力される。このサンプ
リングパルスＳSPによりサンプルホールド回路２を動作
させ、電圧制御発振器４からのクロック信号ＣＬＫのサ
ンプリングを行う。この結果、サンプルホールド回路２
からはサンプリングパルスＳSP発生時のクロックＣＬＫ
の位相に応じた電圧のサンプルホールド信号ＳSHが出力
され、そのサンプルホールド電圧値は次のサンプリング
パルスＳSPが発生するまで保持される。
Description
【０００１】
【産業上の利用分野】本発明はクロック再生回路に係
り、特にＮＲＺ信号からクロック信号を再生するクロッ
ク再生回路に関する。
り、特にＮＲＺ信号からクロック信号を再生するクロッ
ク再生回路に関する。
【０００２】
【従来の技術】図５はＰＬＬ（位相ロックループ）技術
を用いた従来のクロック再生回路の構成図である。この
図に示すクロック再生回路は、微分回路１０１、折り返
し回路１０２、ミキサ１０３、フィルタ１０４、電圧制
御発振器（ＶＣＯ）１０５を備えている。入力信号がＮ
ＲＺ信号の場合、クロック成分が信号に含まれていない
ため、非線形操作によりクロック成分の合成を行わなけ
ればならない。この方法として、通常、ＮＲＺ信号の微
分・折り返しの操作が行われる。
を用いた従来のクロック再生回路の構成図である。この
図に示すクロック再生回路は、微分回路１０１、折り返
し回路１０２、ミキサ１０３、フィルタ１０４、電圧制
御発振器（ＶＣＯ）１０５を備えている。入力信号がＮ
ＲＺ信号の場合、クロック成分が信号に含まれていない
ため、非線形操作によりクロック成分の合成を行わなけ
ればならない。この方法として、通常、ＮＲＺ信号の微
分・折り返しの操作が行われる。
【０００３】まず、入力信号（ＮＲＺ信号）を微分回路
１０１に入力して信号の立ち上がり、立ち下がりに応じ
た微分パルスを発生させる。この微分パルスは信号の立
ち上がり、立ち下がりでパルスの向きが逆になるため、
微分パルスを折り返し回路１０２に入力し、微分パルス
の向きを揃える。この微分・折り返し操作によりクロッ
クスペクトル成分が合成される。
１０１に入力して信号の立ち上がり、立ち下がりに応じ
た微分パルスを発生させる。この微分パルスは信号の立
ち上がり、立ち下がりでパルスの向きが逆になるため、
微分パルスを折り返し回路１０２に入力し、微分パルス
の向きを揃える。この微分・折り返し操作によりクロッ
クスペクトル成分が合成される。
【０００４】次に、この微分・折り返し波形をミキサ１
０３に入力し、電圧制御発振器１０５からのクロック信
号との位相比較を行う。この場合、ミキサ１０３の出力
波形として図のような出力波形が得られる。この出力を
フィルタ１０４を通して、電圧制御発振器１０５に帰還
することでクロック信号の再生を行う。
０３に入力し、電圧制御発振器１０５からのクロック信
号との位相比較を行う。この場合、ミキサ１０３の出力
波形として図のような出力波形が得られる。この出力を
フィルタ１０４を通して、電圧制御発振器１０５に帰還
することでクロック信号の再生を行う。
【０００５】また、特開昭５８−１５６２４７号公報に
も同様のクロック再生回路が開示されている。この回路
では、位相差に応じたパルス幅を有する信号によってＶ
ＣＯを制御することで入力信号とＶＣＯ出力信号との位
相同期をとる位相同期方式が採用されている。
も同様のクロック再生回路が開示されている。この回路
では、位相差に応じたパルス幅を有する信号によってＶ
ＣＯを制御することで入力信号とＶＣＯ出力信号との位
相同期をとる位相同期方式が採用されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記２
つの従来例における位相比較器（図５に示す従来例では
ミキサ１０３、特開昭５８−１５６２４７号公報では位
相比較器１３）の出力はＶＣＯを制御するためのＤＣ成
分が小さいために、ＮＲＺ信号が連続して同符号である
場合には、位相比較器の出力が零となり、その間、フィ
ルタのキャパシタが放電し、フィルタからのＶＣＯ制御
電圧が変化してしまう。その結果、ＶＣＯのクロック信
号のジッタが大きくなるという問題がある。
つの従来例における位相比較器（図５に示す従来例では
ミキサ１０３、特開昭５８−１５６２４７号公報では位
相比較器１３）の出力はＶＣＯを制御するためのＤＣ成
分が小さいために、ＮＲＺ信号が連続して同符号である
場合には、位相比較器の出力が零となり、その間、フィ
ルタのキャパシタが放電し、フィルタからのＶＣＯ制御
電圧が変化してしまう。その結果、ＶＣＯのクロック信
号のジッタが大きくなるという問題がある。
【０００７】また小型化を図るためには全ての回路がモ
ノリシック集積可能である必要があり、さらに入力デー
タのクロック周波数が高い場合でも動作するような回路
が必要である。
ノリシック集積可能である必要があり、さらに入力デー
タのクロック周波数が高い場合でも動作するような回路
が必要である。
【０００８】そこで本発明の目的は、クロックのジッタ
を減少させ、高速動作が可能なクロック再生回路を提供
することにある。
を減少させ、高速動作が可能なクロック再生回路を提供
することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力信号の信号レベル変化に応じてサン
プリングパルスを発生するサンプリングパルス発生回路
と、クロック信号を発生するための電圧制御発振器と、
電圧制御発振器から出力されるクロック信号をサンプリ
ングパルスに応じてサンプルホールドするためのサンプ
ルホールド回路と、サンプルホールド回路から出力され
るサンプルホールド出力信号を入力し制御電圧を電圧制
御発振器へ出力するフィルタ回路とを備えたことを特徴
とする。
に、本発明は、入力信号の信号レベル変化に応じてサン
プリングパルスを発生するサンプリングパルス発生回路
と、クロック信号を発生するための電圧制御発振器と、
電圧制御発振器から出力されるクロック信号をサンプリ
ングパルスに応じてサンプルホールドするためのサンプ
ルホールド回路と、サンプルホールド回路から出力され
るサンプルホールド出力信号を入力し制御電圧を電圧制
御発振器へ出力するフィルタ回路とを備えたことを特徴
とする。
【００１０】
【作用】サンプリングパルス発生回路とその後段のサン
プルホールド回路とにより位相比較器が構成される。Ｎ
ＲＺ信号をサンプリングパルス発生回路に入力すると、
サンプリングパルス発生回路からはＮＲＺ信号の立ち上
がり、立ち下がりごとに所定パルス幅のサンプリングパ
ルスが出力される。このサンプリングパルスによりサン
プルホールド回路を動作させ、電圧制御発振器からのク
ロック信号のサンプリングを行い、その時のクロック信
号の電圧を保持する。
プルホールド回路とにより位相比較器が構成される。Ｎ
ＲＺ信号をサンプリングパルス発生回路に入力すると、
サンプリングパルス発生回路からはＮＲＺ信号の立ち上
がり、立ち下がりごとに所定パルス幅のサンプリングパ
ルスが出力される。このサンプリングパルスによりサン
プルホールド回路を動作させ、電圧制御発振器からのク
ロック信号のサンプリングを行い、その時のクロック信
号の電圧を保持する。
【００１１】この結果、サンプルホールド回路からはサ
ンプリングパルス発生時のクロック信号の位相に応じた
電圧のサンプルホールド信号が出力され、そのサンプル
ホールド電圧値は次のサンプリングパルスが発生するま
で保持される。そのため、同符号（ＮＲＺ信号のハイレ
ベル／ローレベル状態）が続いてサンプリングパルスの
間隔が大きくなっても、サンプルホールド回路の出力信
号の変化は小さくなる。この結果、位相比較器のＤＣ成
分が大きく、同符号連続の場合でも出力変化が小さいた
めにＶＣＯのクロック信号のジッタを縮小することがで
きる。
ンプリングパルス発生時のクロック信号の位相に応じた
電圧のサンプルホールド信号が出力され、そのサンプル
ホールド電圧値は次のサンプリングパルスが発生するま
で保持される。そのため、同符号（ＮＲＺ信号のハイレ
ベル／ローレベル状態）が続いてサンプリングパルスの
間隔が大きくなっても、サンプルホールド回路の出力信
号の変化は小さくなる。この結果、位相比較器のＤＣ成
分が大きく、同符号連続の場合でも出力変化が小さいた
めにＶＣＯのクロック信号のジッタを縮小することがで
きる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１は本発明の一実施例に係るクロック再
生回路のブロック構成図である。本実施例によるクロッ
ク再生回路は、ＮＲＺ信号のレベル変化に応じてサンプ
リングパルスを発生するサンプリングパルス発生回路１
と、クロック信号ＣＬＫの電圧をサンプルホールドする
サンプルホールド回路２と、ローパスフィルタを構成す
るフィルタ回路３と、制御電圧により出力周波数が変化
する電圧制御発振器４とから構成されている。
生回路のブロック構成図である。本実施例によるクロッ
ク再生回路は、ＮＲＺ信号のレベル変化に応じてサンプ
リングパルスを発生するサンプリングパルス発生回路１
と、クロック信号ＣＬＫの電圧をサンプルホールドする
サンプルホールド回路２と、ローパスフィルタを構成す
るフィルタ回路３と、制御電圧により出力周波数が変化
する電圧制御発振器４とから構成されている。
【００１４】図２は本実施例における各信号のタイミン
グチャートである。このタイミングチャートを参照しな
がら、本実施例のクロック再生回路の動作を説明する。
グチャートである。このタイミングチャートを参照しな
がら、本実施例のクロック再生回路の動作を説明する。
【００１５】サンプリングパルス発生回路１はＮＲＺ信
号を入力し、ＮＲＺ信号の信号レベルの変化に応じて、
即ち、立ち上がり、立ち下がりごとに所定パルス幅Ｗの
サンプリングパルスＳSPを生成する。このサンプリング
パルスＳSPに従って、サンプルホールド回路２はサンプ
ルホールド動作を行う。より具体的には図２に示すよう
に、サンプルホールド回路２は、サンプリグパルスＳSP
が立ち上がるごとに電圧制御発振器４からのクロック信
号ＣＬＫの電圧をサンプルし、次のサンプリングパルス
ＳSPが立ち上がるまでサンプル値を保持する。従って、
このサンプル値は位相のズレに応じた電圧値となる。サ
ンプルホールド回路２の出力であるサンプルホールド出
力信号ＳSHはフィルタ回路３を通して平滑化され、制御
電圧として電圧制御発振器４の制御端子に入力する。電
圧制御発振器４はこの制御電圧により、ＮＲＺ信号に位
相同期した再生クロックＣＬＫを出力する。
号を入力し、ＮＲＺ信号の信号レベルの変化に応じて、
即ち、立ち上がり、立ち下がりごとに所定パルス幅Ｗの
サンプリングパルスＳSPを生成する。このサンプリング
パルスＳSPに従って、サンプルホールド回路２はサンプ
ルホールド動作を行う。より具体的には図２に示すよう
に、サンプルホールド回路２は、サンプリグパルスＳSP
が立ち上がるごとに電圧制御発振器４からのクロック信
号ＣＬＫの電圧をサンプルし、次のサンプリングパルス
ＳSPが立ち上がるまでサンプル値を保持する。従って、
このサンプル値は位相のズレに応じた電圧値となる。サ
ンプルホールド回路２の出力であるサンプルホールド出
力信号ＳSHはフィルタ回路３を通して平滑化され、制御
電圧として電圧制御発振器４の制御端子に入力する。電
圧制御発振器４はこの制御電圧により、ＮＲＺ信号に位
相同期した再生クロックＣＬＫを出力する。
【００１６】上述した本発明の実施例に係るクロック再
生回路によれば、従来回路に比べてフィルタ入力電圧の
ＤＣ成分が５倍になり、そのため、クロック再生回路内
のループのＳ／Ｎが改善され、クロック再生回路出力の
クロックジッタが約１／３になった。
生回路によれば、従来回路に比べてフィルタ入力電圧の
ＤＣ成分が５倍になり、そのため、クロック再生回路内
のループのＳ／Ｎが改善され、クロック再生回路出力の
クロックジッタが約１／３になった。
【００１７】図３（Ａ）は、本発明によるクロック再生
回路に適用されるサンプリングパルス発生回路１の一例
を示す回路図であり、（Ｂ）はそのブロック構成図であ
る。
回路に適用されるサンプリングパルス発生回路１の一例
を示す回路図であり、（Ｂ）はそのブロック構成図であ
る。
【００１８】サンプリングパルス発生回路１は、遅延回
路１０および排他的論理和（ＥＸ−ＯＲ）回路１１から
なる。ＮＲＺ信号は遅延回路１０によって所定時間だけ
遅延され、ＥＸ−ＯＲ回路１１はその遅延ＮＲＺ信号と
入力ＮＲＺ信号との排他的論理和をとり、ＮＲＺ信号の
レベル変化時点を示すサンプリングパルスＳSPを出力す
る。従って、サンプリングパルスＳSPのパルス幅Ｗは遅
延回路１０の遅延時間によって決定される。
路１０および排他的論理和（ＥＸ−ＯＲ）回路１１から
なる。ＮＲＺ信号は遅延回路１０によって所定時間だけ
遅延され、ＥＸ−ＯＲ回路１１はその遅延ＮＲＺ信号と
入力ＮＲＺ信号との排他的論理和をとり、ＮＲＺ信号の
レベル変化時点を示すサンプリングパルスＳSPを出力す
る。従って、サンプリングパルスＳSPのパルス幅Ｗは遅
延回路１０の遅延時間によって決定される。
【００１９】図３（Ａ）に示すように、遅延回路１０
は、差動増幅器を形成する差動対トランジスタＱ１およ
びＱ２と、遅延時間を決定する負荷抵抗Ｒ１，Ｒ２およ
びコンデンサＣ１と、定電流源２１とからなる。差動対
トランジスタＱ１およびＱ２の出力電圧は、負荷抵抗Ｒ
１，Ｒ２およびコンデンサＣ１によって定まる時定数に
応じて、立ち上がりおよび立ち下がりに傾きを有する。
は、差動増幅器を形成する差動対トランジスタＱ１およ
びＱ２と、遅延時間を決定する負荷抵抗Ｒ１，Ｒ２およ
びコンデンサＣ１と、定電流源２１とからなる。差動対
トランジスタＱ１およびＱ２の出力電圧は、負荷抵抗Ｒ
１，Ｒ２およびコンデンサＣ１によって定まる時定数に
応じて、立ち上がりおよび立ち下がりに傾きを有する。
【００２０】ＥＸ−ＯＲ回路１１は、ＮＲＺ信号を入力
する差動対トランジスタＱ３，Ｑ４と、遅延回路１０の
出力電圧を入力する差動対トランジスタＱ５，Ｑ６およ
び差動対トランジスタＱ７，Ｑ８と、負荷抵抗Ｒ３，Ｒ
４と、定電流源２２とからなる。差動対トランジスタＱ
５，Ｑ６とＱ７，Ｑ８とは、遅延回路１０の差動対トラ
ンジスタＱ１，Ｑ２の出力電圧があるしきい値を超えた
時に共に導通（オン）となるように設定される。
する差動対トランジスタＱ３，Ｑ４と、遅延回路１０の
出力電圧を入力する差動対トランジスタＱ５，Ｑ６およ
び差動対トランジスタＱ７，Ｑ８と、負荷抵抗Ｒ３，Ｒ
４と、定電流源２２とからなる。差動対トランジスタＱ
５，Ｑ６とＱ７，Ｑ８とは、遅延回路１０の差動対トラ
ンジスタＱ１，Ｑ２の出力電圧があるしきい値を超えた
時に共に導通（オン）となるように設定される。
【００２１】より詳しくは、ＮＲＺ信号がローレベル
（“０”）である時は、差動対トランジスタＱ１，Ｑ２
およびＱ３，Ｑ４は非導通（オフ）状態、差動対トラン
ジスタＱ５，Ｑ６およびＱ７，Ｑ８は導通（オン）状態
であるから、サンプリングパルスＳSPはハイレベル
（“１”）である。ＮＲＺ信号がハイレベル（“１”）
となると、差動対トランジスタＱ１，Ｑ２およびＱ３，
Ｑ４が導通（オン）状態となるが、差動対トランジスタ
Ｑ５，Ｑ６およびＱ７，Ｑ８は時定数に対応した時間だ
け非導通（オフ）になる時間が遅れる。よって遅延時間
Ｗのパルス幅だけサンプリングパルスＳSPはローレベル
（“０”）になる。なお、サンプリングパルスＳSPは図
示しないインバータを介して反転した状態で示してあ
る。
（“０”）である時は、差動対トランジスタＱ１，Ｑ２
およびＱ３，Ｑ４は非導通（オフ）状態、差動対トラン
ジスタＱ５，Ｑ６およびＱ７，Ｑ８は導通（オン）状態
であるから、サンプリングパルスＳSPはハイレベル
（“１”）である。ＮＲＺ信号がハイレベル（“１”）
となると、差動対トランジスタＱ１，Ｑ２およびＱ３，
Ｑ４が導通（オン）状態となるが、差動対トランジスタ
Ｑ５，Ｑ６およびＱ７，Ｑ８は時定数に対応した時間だ
け非導通（オフ）になる時間が遅れる。よって遅延時間
Ｗのパルス幅だけサンプリングパルスＳSPはローレベル
（“０”）になる。なお、サンプリングパルスＳSPは図
示しないインバータを介して反転した状態で示してあ
る。
【００２２】ここで、遅延回路１０の時定数は抵抗Ｒ
１，Ｒ２およびコンデンサＣ１の値に応じて自由に設定
できるために、適当な遅延時間を設定することで、それ
に応じたパルス幅ＷのサンプリングパルスＳSPを発生さ
せることができる。この遅延回路１０の負荷抵抗Ｒ１，
Ｒ２とコンデンサＣ１をそれぞれ１ＫΩと５０ｆＦに設
定して、２．４Ｇｂ／ｓのＮＲＺ信号を入力した結果、
１０ｐｓｅｃのパルス幅を持ったサンプリングパルスＳ
SPがＮＲＺ信号の立ち上がり、立ち下がりに応じて発生
した。これにより、２．４Ｇｂ／ｓで動作することが確
認できた。
１，Ｒ２およびコンデンサＣ１の値に応じて自由に設定
できるために、適当な遅延時間を設定することで、それ
に応じたパルス幅ＷのサンプリングパルスＳSPを発生さ
せることができる。この遅延回路１０の負荷抵抗Ｒ１，
Ｒ２とコンデンサＣ１をそれぞれ１ＫΩと５０ｆＦに設
定して、２．４Ｇｂ／ｓのＮＲＺ信号を入力した結果、
１０ｐｓｅｃのパルス幅を持ったサンプリングパルスＳ
SPがＮＲＺ信号の立ち上がり、立ち下がりに応じて発生
した。これにより、２．４Ｇｂ／ｓで動作することが確
認できた。
【００２３】図４はサンプルホールド回路２の一例を示
す回路図である。この図において、Ｑ９〜Ｑ１８はトラ
ンジスタ、２３，２４は電流源、Ｒ５〜Ｒ８は抵抗、Ｃ
２，Ｃ３はコンデンサを示す。電圧制御発振器１０５か
らのクロック信号ＣＬＫは差動対トランジスタＱ９，Ｑ
１０に入力し、サンプリングパルスＳSPはトランジスタ
Ｑ１１〜Ｑ１４で構成される差動対に入力する。
す回路図である。この図において、Ｑ９〜Ｑ１８はトラ
ンジスタ、２３，２４は電流源、Ｒ５〜Ｒ８は抵抗、Ｃ
２，Ｃ３はコンデンサを示す。電圧制御発振器１０５か
らのクロック信号ＣＬＫは差動対トランジスタＱ９，Ｑ
１０に入力し、サンプリングパルスＳSPはトランジスタ
Ｑ１１〜Ｑ１４で構成される差動対に入力する。
【００２４】ここで、サンプリングパルスＳSPがオンの
時、トランジスタＱ１５，Ｑ１６で構成されるバッファ
に電流が流れ、抵抗Ｒ５，Ｒ６で生じるクロック電位に
より、ホールド用コンデンサＣ２，Ｃ３に充電される。
サンプリングパルスＳSPがオフになるとバッファに電流
が流れなくなり、その時の電圧がコンデンサＣ２，Ｃ３
に蓄積される。この電位はトランジスタＱ１７，Ｑ１８
で構成されるバッファを通してサンプルホールド出力信
号ＳSHとして出力される。
時、トランジスタＱ１５，Ｑ１６で構成されるバッファ
に電流が流れ、抵抗Ｒ５，Ｒ６で生じるクロック電位に
より、ホールド用コンデンサＣ２，Ｃ３に充電される。
サンプリングパルスＳSPがオフになるとバッファに電流
が流れなくなり、その時の電圧がコンデンサＣ２，Ｃ３
に蓄積される。この電位はトランジスタＱ１７，Ｑ１８
で構成されるバッファを通してサンプルホールド出力信
号ＳSHとして出力される。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
サンプリングパルス発生回路とサンプルホールド回路と
により構成される位相比較器の出力は、入力ＮＲＺ信号
が連続した同符号の場合でも所定のレベルを維持するた
め、クロック再生回路内のループのＳ／Ｎ比が改善さ
れ、クロックのジッタを減少させることができる。従っ
て、本発明によるクロック再生装置を用いることにより
高性能の光通信用ＩＣの実現が可能となる。
サンプリングパルス発生回路とサンプルホールド回路と
により構成される位相比較器の出力は、入力ＮＲＺ信号
が連続した同符号の場合でも所定のレベルを維持するた
め、クロック再生回路内のループのＳ／Ｎ比が改善さ
れ、クロックのジッタを減少させることができる。従っ
て、本発明によるクロック再生装置を用いることにより
高性能の光通信用ＩＣの実現が可能となる。
【図１】本発明の一実施例に係るクロック再生回路のブ
ロック構成図である。
ロック構成図である。
【図２】図１における各信号のタイミングチャートであ
る。
る。
【図３】図１に示すサンプリングパルス発生回路の一例
を示す回路図である。
を示す回路図である。
【図４】図１に示すサンプルホールド回路の一例を示す
回路図である。
回路図である。
【図５】従来のクロック再生回路のブロック構成図であ
る。
る。
１ サンプリングパルス発生回路 ２ サンプルホールド回路 ３ フィルタ回路 ４ 電圧制御発振器
Claims (4)
- 【請求項１】 入力ＮＲＺ信号からクロック信号を再生
するクロック再生回路において、 入力ＮＲＺ信号の信号レベル変化に応じてサンプリング
パルスを発生するサンプリングパルス発生回路と、 制御信号に従った周波数を有するクロック信号を発生す
る電圧制御発振器と、 前記電圧制御発振器から出力されるクロック信号を前記
サンプリングパルスに応じてサンプルホールドするサン
プルホールド回路と、 前記サンプルホールド回路から出力されるサンプルホー
ルド出力信号を入力し、前記制御信号を出力するフィル
タ回路と、 からなることを特徴とするクロック再生回路。 - 【請求項２】 前記サンプリングパルス発生回路は、前
記入力ＮＲＺ信号を所望遅延時間だけ遅延させる遅延回
路と、この遅延回路からの遅延ＮＲＺ信号と前記入力Ｎ
ＲＺ信号とを入力し前記サンプリングパルスを出力する
排他的論理和回路とからなることを特徴とする請求項１
記載のクロック再生回路。 - 【請求項３】 前記遅延回路は、 前記入力ＮＲＺ信号を入力する差動増幅器と、 前記差動増幅器の出力電圧の立ち上がりを遅らせる時定
数設定回路と、 からなることを特徴とする請求項２記載のクロック再生
回路。 - 【請求項４】 前記排他的論理和回路は、 前記入力ＮＲＺ信号を入力する第１差動増幅回路と、 前記遅延回路の差動増幅器の出力電圧を入力し、前記第
１差動増幅回路の一方の出力端子に直列接続された第２
差動増幅回路と、 前記遅延回路の差動増幅器の出力電圧を入力し、前記第
１差動増幅回路の他方の出力端子に直列接続された第３
差動増幅回路と、 からなることを特徴とする請求項３記載のクロック再生
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156897A JPH08330950A (ja) | 1995-05-31 | 1995-05-31 | クロック再生回路 |
| US08/655,472 US5760653A (en) | 1995-05-31 | 1996-05-30 | Phase-locked loop for clock recovery |
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|---|---|---|---|---|
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| US6456668B1 (en) * | 1996-12-31 | 2002-09-24 | Lucent Technologies Inc. | QPSK modulated backscatter system |
| JP2003531549A (ja) * | 2000-04-17 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｐｌｌ同調システム |
| JP4320139B2 (ja) * | 2001-11-13 | 2009-08-26 | 株式会社アドバンテスト | タイミング発生装置、及び試験装置 |
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| US20030190001A1 (en) * | 2002-04-08 | 2003-10-09 | Exar Corporation | Clock and data recovery circuit for return-to-zero data |
| US7345549B2 (en) * | 2006-02-28 | 2008-03-18 | Teradyne, Inc. | Phase locking on aliased frequencies |
| FR2909242B1 (fr) * | 2006-11-24 | 2009-01-16 | E2V Semiconductors Soc Par Act | Circuit d'extraction d'horloge a partir d'une sequence de donnees binaires. |
| JP6937194B2 (ja) * | 2017-08-28 | 2021-09-22 | キオクシア株式会社 | システム |
| CN110289656B (zh) * | 2019-07-04 | 2023-05-16 | 大唐恩智浦半导体有限公司 | 电池管理电路及电池模块 |
| US10887077B1 (en) * | 2019-07-15 | 2021-01-05 | Mellanox Technologies, Ltd. | Method and apparatus for a one bit per symbol timing recovery phase detector |
| CN113922817B (zh) * | 2020-07-08 | 2026-01-02 | 中国科学院微电子研究所 | 一种脉冲发生器和时钟倍频器 |
| EP4387103A1 (en) * | 2022-12-13 | 2024-06-19 | Shanghai DN Semiconductors Co., Ltd. | Phase locked loop |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333040A (en) * | 1976-09-09 | 1978-03-28 | Nec Corp | Delay circuit |
| JPS58159028A (ja) * | 1982-03-16 | 1983-09-21 | Nec Home Electronics Ltd | サンプリングパルス発生回路 |
| JPH0472916A (ja) * | 1990-07-13 | 1992-03-06 | Hitachi Ltd | データ比較回路 |
| JPH05235735A (ja) * | 1991-12-26 | 1993-09-10 | Nec Corp | ディジタル回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3991322A (en) * | 1975-06-30 | 1976-11-09 | California Microwave, Inc. | Signal delay means using bucket brigade and sample and hold circuits |
| US4229759A (en) * | 1978-08-23 | 1980-10-21 | Rca Corporation | Signal detector including sample and hold circuit with reduced offset error |
| DE2854039C2 (de) * | 1978-12-12 | 1984-07-12 | Heinrich-Hertz-Institut für Nachrichtentechnik Berlin GmbH, 1000 Berlin | Verfahren und Phasenregelkreis zum Synchronisieren eines Ausgangssignals mit einem Eingangssignal unregelmäßiger und/oder stark ausgedünnter Flankendichte |
| US4321488A (en) * | 1979-12-03 | 1982-03-23 | Zenith Radio Corporation | Sample and hold detector |
| US4371975A (en) * | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | Sampling NRZ data phase detector |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| US4682118A (en) * | 1983-12-22 | 1987-07-21 | Griffith University | Phase shift keying and phase modulation transmission system |
| US4607296A (en) * | 1985-07-17 | 1986-08-19 | Ampex Corporation | Clock recovery system in digital rotary scan magnetic playback devices |
| US4866397A (en) * | 1988-04-07 | 1989-09-12 | Exar Corporation | Wideband 0-90 degrees adjustable phase shifter |
| JP2618005B2 (ja) * | 1988-07-25 | 1997-06-11 | キヤノン株式会社 | 復号方法 |
| JPH02190022A (ja) * | 1989-01-19 | 1990-07-26 | Fujitsu Ltd | データ遅延回路 |
| US5243240A (en) * | 1990-12-10 | 1993-09-07 | Sony Corporation | Pulse signal generator having delay stages and feedback path to control delay time |
| DE4422803C1 (de) * | 1994-06-29 | 1995-05-11 | Siemens Ag | Schaltungsanordnung zur Taktsynchronisation |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333040A (en) * | 1976-09-09 | 1978-03-28 | Nec Corp | Delay circuit |
| JPS58159028A (ja) * | 1982-03-16 | 1983-09-21 | Nec Home Electronics Ltd | サンプリングパルス発生回路 |
| JPH0472916A (ja) * | 1990-07-13 | 1992-03-06 | Hitachi Ltd | データ比較回路 |
| JPH05235735A (ja) * | 1991-12-26 | 1993-09-10 | Nec Corp | ディジタル回路 |
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