JPH08331363A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力画像データに対して、回転，鏡像等の画
像処理を高速に実行する。 【構成】 Ｎ×Ｎ画素ブロックに含まれるＮ×Ｎ画素を
表わす画像データをパラレル画像データに変換する画像
データ構造変換部１０２と、パラレル画像データに対し
て、Ｎ×Ｎ画素ブロック内における画素位置を変更する
変更処理を行なう画像データ配置変換部１０６とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】２次元の広がりを持つ画像データ
を処理する画像処理装置に関する。

【０００２】

【従来の技術】画像データの高解像度化や装置の処理ス
ピードの向上に伴い、そこで扱う画像データの転送速度
が急激に高速化している。またそれとは別に画像データ
の保存や編集加工の目的で使用される画像メモリーが装
置内に必須となりつつある。これらの現状に対し、メモ
リーに対しデータの書き込み・読み出しを行う速度は、
急激に高速度化している画像データ転送速度に追いつか
ないものと見られている。そこでメモリーアクセスが可
能な範囲で動作を行わせるために、画像データの転送に
おいて何らかの方法で速度変換を行わなくてはならな
い。

【０００３】

【発明が解決しようとする課題】現在もシリアルで転送
される画像データをシリアル／パラレル変換を行うこと
により速度変換している装置はある。しかしながら画像
における加工処理や編集機能の多様化により、画像デー
タに対して単なるシリアル／パラレル変換だけでは対応
が困難になりつつある。困難である理由をメモリー上に
記憶した画像を90度回転する場合における例で説明す
る。画像データはある一方向に対してシリアル／パラレ
ル変換を行っているために、画像を回転するためにはそ
の部分のシリアル／パラレル変換の方向を変えてから回
転し元の場所に記憶し直さなければ画像全体のシリアル
／パラレル方向の整合が取れなくなる。この様に例えば
横方向のシリアル／パラレル変換を行ったデータを縦方
向のシリアル／パラレル変換を行ったデータに変換する
ために、その画像サイズに応じたワークメモリー空間が
必要になる。

【０００４】この処理を画像サイズの上限を設定するよ
うな非常に使い勝手の悪い構成にしないためには、ワー
クメモリー空間サイズは最大画像１面分のメモリー容量
が必要になり莫大なものとなる。

【０００５】このように、従来の単純なシリアル／パラ
レル変換によるメモリー記憶画像を編集、画像加工する
手順が非常に複雑であるのと、莫大な容量のワークメモ
リーが必要になる。

【０００６】本発明は、画像データの回転処理などの複
雑な行程を簡素化することと、ワークメモリーを縮小ま
たは削減するところにある。

【０００７】

【課題を解決するための手段】本発明は以上の点に鑑み
てなされたもので、Ｎ×Ｎ画素ブロックに含まれるＮ×
Ｎ画素を表わす画像データをパラレル画像データに変換
する変換手段と、前記変換手段からのパラレル画像デー
タに対して、Ｎ×Ｎ画素ブロック内における画素位置を
変更する変更処理を行なう処理手段とを有する画像処理
装置を提供するものである。

【０００８】

【実施例】以下、本発明を適用した画像処理装置の実施
例を図を用いて詳細に説明する。図１は装置の構造を説
明するための簡単なブロック図を示す。101は装置に入
力される画像データであり、デジタル画像データがラス
ター方式で転送される。102は画像データ構造変換部で
ある。

【０００９】図２に画像データ構造変換部１０２の構成
を示す。図２に示すように8ビットの入力画像データ101
を最終段では128ビットの出力画像データ103として出力
し、転送速度は入力に比べ1/16にダウンさせている。

【００１０】この速度変換は、以下の如く行なわれる。
201,202,203,204は夫々１ライン分の記憶容量をもった
ラインバッファーであり、これにより1ライン毎に遅延
させた4ライン分の画像データを作り出す。さらに、こ
の4ライン分のラインバッファー201,202,203,204と同じ
構成を持つラインバッファー205,206,207,208があり、
この４本ずつのラインバッファー群221,222によりダブ
ルバッファー構成になっている。ラインバッファー群22
1,222の一方が入力画像データ101に対して同じ転送時間
で4ライン遅延動作を行っている最中に、もう一方のバ
ッファー群からは、入力画像データ101の転送速度に比
べ1/4の転送速度で4ライン分のデータを同時に32ビット
データ209又は210として読み出す。そして、これらの動
作を交互に継続して行っている。ラインバッファー群22
1,222の32ビットデータ209,210出力をセレクター211に
より4ラインの画像データの入力毎に切り替えること
で、１／４の速度変換動作を連続的に行うことが可能で
ある。

【００１１】以上の様にして、入力画像データ１０１に
比べ転送速度が1/4となった画像データ212に対して、フ
リップフロップ213,214,215,216,217,218,219によっ
て、シリアル／パラレル変換を行うことにより、さらに
1/4の転送速度変換動作を行う。それにより出力画像デ
ータ103は入力画像データ101に比べ1/16の転送速度とな
り、また、構造は4×4画素ブロックに含まれる１６画素
の画像データを含む１２８ビットパラレルなデータとな
る。即ち、１６画素を１データとして扱うために入力の
8ビットから出力は128ビットになっている。

【００１２】ここでは4×4画素ブロックに含まれる１６
画素を表わす画像データを１アクセスデータとすること
で転送速度を1/16にしたが、この比率に限るものではな
く、入力画像データの転送速度とメモリーアクセス時間
の関係から転送速度の比率は決まるものである。即ち、
場合によっては2×2の画像データにより1/4の転送速度
変換ですむ場合もあれば、8×8の画像データにより1/64
の転送速度を実現しなくてはならない場合もあるが、こ
こに示した方法と同じ方法で実現可能である。

【００１３】このように画像データ構造変換部102によ
り転送速度を遅くすることにより、次段の画像データ記
憶部104でのメモリー書き込み／読み出しサイクルを行
うことが可能になる。

【００１４】画像データ記憶部104を図3に示す。図３に
示すように2次元のプレーンを持つメモリー301と2つの
アドレスカウンター302,303を持ち、どちらかのカウン
ター値がメモリー301の水平方向アドレス305となり、も
う一方のカウンター値が垂直方向アドレス306となるよ
うにセレクター304でコントローラー307が選択する。ま
た、コントローラー307はカウンター302,303に任意の初
期値をロードすることと、それぞれ独立にup/downを選
択することが可能であり、これにより、メモリー301の
書き込み・読み出し開始位置とアクセス方向が自由に設
定できる。メモリー301の128ビットの画像データ103の
書込みと128ビットの画像データ105の読出しのアクセス
はコントローラ307に制御された画像データセレクター3
08が行う。この構成により、メモリ３０１に書込まれた
画像データに対して４×４画素ブロック単位で、画像の
移動，回転，反転を実行する。

【００１５】次段の４×４画素ブロック単位で移動，回
転等の処理がなされた画像データに画素単位で回転・鏡
像処理を行うための画像データ配置変換部106では、画
像データ記憶部104から読み出した128ビットの画像デー
タ105により表わされる４×４画素、即ち、１６画素が
持っている1〜16までの位置情報を変えてやることで、
図4に示す4×4の正方形画像内の回転・鏡像処理を行
う。その画像データ配置変換部１０６は図5に示すよう
に、きわめてシンプルな構成、即ち、図４に示す如くの
配列に従ってあらかじめデータビットを入れ換えた8種
類（ａ ｔｙｐｅ〜ｄ ｔｙｐｅ，ａ′ｔｙｐｅ〜ｄ′
ｔｙｐｅ）の入力画像データから1つを選択するセレク
ター５０１を設けることのみで達成される。

【００１６】この処理により読み出しと同時に画像の回
転や鏡像処理を任意に設定できるが、この画像データ配
置変換部106によるこの処理は画像データ記憶部104の前
段で行っても同様の効果がえられる。従って、画像デー
タ配置変換部１０６は、画像データ記憶部１０４の前後
どちらに設けても構わない。

【００１７】次に画像構造を再び4×4画素の2次元構造
に変換するための逆構造変換部108を図６を用いて説明
する。入力される128ビットの画像データ107は、4つの
シリアル／パラレル変換器601によって３２ビットパラ
レルな画像データは８ビットパラレルな画像データとさ
れ、32×4から8×4の信号形態に変換される。このシリ
アル／パラレル変換器601で画像データの転送速度は入
力107に比べ4倍になる。次にダブルバッファ群602、603
によって、入力画像データ101の転送速度と同じ4倍の転
送速度にする。

【００１８】即ち、シリアル／パラレル変換器601から
出力される画像データはそれぞれラインバッファ604,60
5,606,607に書き込まれる。4ライン分の画像データが書
き込まれた後は、ラインバッファ606の出力がラインバ
ッファ607に入力されるように、同様にラインバッファ6
05の出力がラインバッファ606に入力され、ラインバッ
ファ604の出力がラインバッファ605に入力されるように
セレクター612により切り替えられる。

【００１９】それと同時にラインバッファ607からは書
き込み時の4倍の速度で８ビットパラレルな画像データ
を読み出し、その間にラインバッファ群603へ書き込み
動作を行う。この動作をダブルバッファ群602,603を交
互にアクセスすることにより、構造変換部102で行った
変換の逆変換を連続的に行っていく。

【００２０】（第2の実施例）前記実施例では多ビット
画像データにおける処理について述べてきたが、ここで
は1ビットデータでの処理を説明する。

【００２１】図６に構造変換部102の構成を示す。基本
的な動作は前記実施例と同じで、図7に示すように1ビッ
トの入力画像データ101を、夫々４本のラインバッファ7
01〜704,705〜708を有するラインバッファ群721,722,セ
レクタ711及びF/F713〜719を用いることによって、最終
段では４×４画素の画像データを含む16ビットの出力画
像データ103として出力し、転送速度は入力に比べ1/16
にダウンさせている。

【００２２】ここでは4×4を１アクセスデータとするこ
とで転送速度を1/16にしたが、この比率は入力画像の転
送速度とメモリーアクセス時間の関係から決まるもので
ある。場合によっては2×2の画像データにより1/4の転
送速度変換ですむ場合もあれば、8×8の画像データによ
り1/64の転送速度を実現しなくてはならない場合もある
が、ここに示した方法と同じ方法で実現可能である。

【００２３】画像記憶部104と回転・鏡像を行う画像配
置変換部106の処理は前記実施例と同様である。

【００２４】次に画像転送構造を再び4×4の2次元構造
に変換するための画像構造変換部108を図８を用いて説
明する。基本的な動作は前記実施例と同じで、入力され
る16ビットの画像データ107は、パラレルシリアル変換
器801,夫々４本のラインバッファ804〜807,808〜811を
有するラインバッファ群802,803及びセレクタ815を用い
ることによって、最終段の画像データ109では1ビットの
画像データに変換され、転送速度は再び16倍したものに
逆変換される。

【００２５】

【発明の効果】以上説明した様に、本発明によると、Ｎ
×Ｎ画素ブロックに含まれるＮ×Ｎ画素を表わす画像デ
ータをパラレル画像データに変換、このパラレル画像デ
ータに対して、Ｎ×Ｎ画素ブロック内における画素位置
を変更する変更処理を行なうので、Ｎ×Ｎ画素ブロック
の画像データに対する回転，鏡像等の画像処理を、１サ
イクルで、高速に実行可能となる。

【図面の簡単な説明】

【図１】本発明を適用した画像処理装置の実施例構成を
示す図。

【図２】画像データ構造変換部の構成を示す図。

【図３】画像データ記憶部の構成を示す図。

【図４】画像データの配置変換のパターンを示す図。

【図５】画像データ配置変換部の構成を示す図。

【図６】逆構造変換部の構成を示す図。

【図７】画像データ構造変換部の他の構成を示す図。

【図８】逆構造変換部の他の構成を示す図。

【符号の説明】

１０２ 画像データ構造変換部 １０４ 画像データ記憶部 １０６ 画像データ配置変換部 １０８ 逆構造変換部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｎ×Ｎ画素ブロックに含まれるＮ×Ｎ画
   素を表わす画像データをパラレル画像データに変換する
   変換手段と、 前記変換手段からのパラレル画像データに対して、Ｎ×
   Ｎ画素ブロック内における画素位置を変更する変更処理
   を行なう処理手段とを有することを特徴とする画像処理
   装置。
2. 【請求項２】 前記変換手段は、ラインシリアルな画像
   データをＮラインパラレルな画像データに変換する第１
   変換手段と、前記第１変換手段からのＮラインパラレル
   な画像データをＮ画素パラレルな画像データに変換する
   第２変換手段とを有することを特徴とする請求項１に記
   載の画像処理装置。
3. 【請求項３】 前記処理手段により処理されたパラレル
   画像データを、前記変換手段による変換前のデータ型式
   に戻す逆変換手段を有することを特徴とする請求項１に
   記載の画像処理装置。
4. 【請求項４】 前記変換手段からのパラレル画像データ
   を記憶する記憶手段を有し、前記記憶手段への画像デー
   タの書込み、読出しアドレスを制御することによりＮ×
   Ｎ画素ブロックの位置を変更することを特徴とする請求
   項１に記載の画像処理装置。