JPH0833435B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0833435B2 JPH0833435B2 JP1088183A JP8818389A JPH0833435B2 JP H0833435 B2 JPH0833435 B2 JP H0833435B2 JP 1088183 A JP1088183 A JP 1088183A JP 8818389 A JP8818389 A JP 8818389A JP H0833435 B2 JPH0833435 B2 JP H0833435B2
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- output
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は集積半導体スイッチ回路、具体的には、マル
チプレクサだけでなく、マルチプレクサを制御する回路
も容易にテストできる、マルチプレクサ型の論理スイツ
チ回路に関する。
チプレクサだけでなく、マルチプレクサを制御する回路
も容易にテストできる、マルチプレクサ型の論理スイツ
チ回路に関する。
B.従来技術 マルチプレクサ型のスイツチ回路は一般に知られてい
るが、マルチプレクサ及びマルチプレクサを制御する回
路を満足にテストする技術は存在しない。パスゲートを
使用するマルチプレクサは、デコーダのような制御論理
回路から誘導されるパルス即ち信号をパスゲートの制御
要素に印加することによつてテストされていた。もし制
御論理回路が故障すると、マルチプレクサは不合格にす
べきテストを合格にしてしまう。具体的に説明すると、
パスゲートの制御要素を駆動する論理回路が不活性状態
に固定されると、即ち常に０即ち低レベルのパルスだけ
をパスゲートの制御要素に印加すると、マルチプレクサ
の出力は前の状態のチヤージを保持する。マルチプレク
サの出力は現在予想されるレベルに、すでにチヤージさ
れていたり、チヤージされていなかつたりする。従つ
て、テストは不合格になるべきところが合格になる。他
方、パスゲートの制御要素を駆動する論理回路が活性状
態に固定される、即ち１即ち高レベルだけを常に与える
と、マルチプレクサの出力はパスゲートを通つてマルチ
プレクサの出力に達する、特定のデータ入力信号によつ
て支配される。パスゲートのすべての制御要素が選択さ
れないと、即ちすべてのパスゲートの制御要素に０即ち
低レベルが印加されると、マルチプレクサの出力は高い
インピーダンス状態にあることが予想される。マルチプ
レクサの出力を制御するデータは出力で予想されるデー
タと同じであることもあるし、異なることもある。従つ
て不合格になるべきテストが合格になる。
るが、マルチプレクサ及びマルチプレクサを制御する回
路を満足にテストする技術は存在しない。パスゲートを
使用するマルチプレクサは、デコーダのような制御論理
回路から誘導されるパルス即ち信号をパスゲートの制御
要素に印加することによつてテストされていた。もし制
御論理回路が故障すると、マルチプレクサは不合格にす
べきテストを合格にしてしまう。具体的に説明すると、
パスゲートの制御要素を駆動する論理回路が不活性状態
に固定されると、即ち常に０即ち低レベルのパルスだけ
をパスゲートの制御要素に印加すると、マルチプレクサ
の出力は前の状態のチヤージを保持する。マルチプレク
サの出力は現在予想されるレベルに、すでにチヤージさ
れていたり、チヤージされていなかつたりする。従つ
て、テストは不合格になるべきところが合格になる。他
方、パスゲートの制御要素を駆動する論理回路が活性状
態に固定される、即ち１即ち高レベルだけを常に与える
と、マルチプレクサの出力はパスゲートを通つてマルチ
プレクサの出力に達する、特定のデータ入力信号によつ
て支配される。パスゲートのすべての制御要素が選択さ
れないと、即ちすべてのパスゲートの制御要素に０即ち
低レベルが印加されると、マルチプレクサの出力は高い
インピーダンス状態にあることが予想される。マルチプ
レクサの出力を制御するデータは出力で予想されるデー
タと同じであることもあるし、異なることもある。従つ
て不合格になるべきテストが合格になる。
この問題に対する一般に知られている解決法は、マル
チプレクサの出力に蓄積されたチヤージをデイスチヤー
ジするために、マルチプレクサの出力に終端装置を使用
するもの、具体的には、マルチプレクサの出力に寄生負
荷コンデンサにまたがつて終端装置を使用するものであ
る。
チプレクサの出力に蓄積されたチヤージをデイスチヤー
ジするために、マルチプレクサの出力に終端装置を使用
するもの、具体的には、マルチプレクサの出力に寄生負
荷コンデンサにまたがつて終端装置を使用するものであ
る。
1981年３月刊のIBMテクニカル・デイスクロージヤ・
ブレテイン（Technical Dlsclosare Bulletin）第23
巻、第10号、第4394−第4395頁には、中間状態をなくす
ために、出力及び大地間のブリーダ経路としてデプレツ
シヨン装置を有する、多重信号を抵抗器即ち負荷にマル
チプレツクスする回路を開示している。通常このような
デプレツシヨン装置は、これが極めて大きな装置として
形成されていない限り、長い時定数を有する。デプレツ
シヨン装置を大きな寸法に形成しても、不幸にして、追
加の抵抗性の電流を供給するのに、大きな入力信号が必
要になる。このような回路は、今日の高速論理回路にと
つては望ましくない特性を持つと云わなければならな
い。
ブレテイン（Technical Dlsclosare Bulletin）第23
巻、第10号、第4394−第4395頁には、中間状態をなくす
ために、出力及び大地間のブリーダ経路としてデプレツ
シヨン装置を有する、多重信号を抵抗器即ち負荷にマル
チプレツクスする回路を開示している。通常このような
デプレツシヨン装置は、これが極めて大きな装置として
形成されていない限り、長い時定数を有する。デプレツ
シヨン装置を大きな寸法に形成しても、不幸にして、追
加の抵抗性の電流を供給するのに、大きな入力信号が必
要になる。このような回路は、今日の高速論理回路にと
つては望ましくない特性を持つと云わなければならな
い。
米国特許第4551634号はブリーダ経路が出力に接続さ
れたマルチプレクシング入力回路を開示している。この
回路で、ブリーダ経路はクロツク・パルスによつて制御
される装置を含んでいる。信号が回路を通過さるべき時
には、クロツク・パルスが装置をオフに転ずる。このよ
うな回路は必要なクロツク・パルスが得られ及び所望の
静的な状態が接地状態にある時は、満足すべきものであ
る。
れたマルチプレクシング入力回路を開示している。この
回路で、ブリーダ経路はクロツク・パルスによつて制御
される装置を含んでいる。信号が回路を通過さるべき時
には、クロツク・パルスが装置をオフに転ずる。このよ
うな回路は必要なクロツク・パルスが得られ及び所望の
静的な状態が接地状態にある時は、満足すべきものであ
る。
米国特許第3397325号には、共通の出力が抵抗器によ
つて接地され、Ｎチヤネル・トランジスタがパスゲート
として使用され、Ｐチヤネル・トランジスタが並列に接
続されて電圧バイアスを感知要素に印加するのに使用さ
れるマルチプレクサ型回路を開示している。Ｎチヤネル
及ひＰチヤネル・トランジスタは対をなし、各対の制御
要素即ち制御電極は共通に接続されている。
つて接地され、Ｎチヤネル・トランジスタがパスゲート
として使用され、Ｐチヤネル・トランジスタが並列に接
続されて電圧バイアスを感知要素に印加するのに使用さ
れるマルチプレクサ型回路を開示している。Ｎチヤネル
及ひＰチヤネル・トランジスタは対をなし、各対の制御
要素即ち制御電極は共通に接続されている。
C.発明が解決しようとする問題点 本発明の目的は、マルチプレクサ及びマルチプレクサ
を制御する回路が容易にテストできる、マルチプレクサ
型の改良論理回路を与えることにある。
を制御する回路が容易にテストできる、マルチプレクサ
型の改良論理回路を与えることにある。
D.問題点を解決するための手段 本発明に従えば、マルチプレクサのようなスイツチ・
ネツトワークを含む論理回路が与えられる。この論理回
路は複数の平行に配列されたチヤネルを有し、各チヤネ
ルは、制御要素を有し、第１の制御信号に応答するスイ
ツチ装置を含んでいる。論理回路はさらに複数の信号端
子、共通の端子を有し、チヤネルの各々は複数の信号端
子の各１つと共通の端子間に接続されている。論理回路
はさらに終端回路を有し、終端回路は複数のスイツチ装
置より成る直列回路を有し、スイツチ装置の各々は制御
要素を有し、第２の制御信号に応答する。直列回路の複
数のスイツチ装置の各々の制御要素はチヤネルのスイツ
チ装置の制御要素の各１つに結合されていて、直列回路
のスイツチ装置の１つがオンになる時にチヤネルのスイ
ツチ回路の夫々の１つがオフになり、又この逆が成立つ
ようになつている。
ネツトワークを含む論理回路が与えられる。この論理回
路は複数の平行に配列されたチヤネルを有し、各チヤネ
ルは、制御要素を有し、第１の制御信号に応答するスイ
ツチ装置を含んでいる。論理回路はさらに複数の信号端
子、共通の端子を有し、チヤネルの各々は複数の信号端
子の各１つと共通の端子間に接続されている。論理回路
はさらに終端回路を有し、終端回路は複数のスイツチ装
置より成る直列回路を有し、スイツチ装置の各々は制御
要素を有し、第２の制御信号に応答する。直列回路の複
数のスイツチ装置の各々の制御要素はチヤネルのスイツ
チ装置の制御要素の各１つに結合されていて、直列回路
のスイツチ装置の１つがオンになる時にチヤネルのスイ
ツチ回路の夫々の１つがオフになり、又この逆が成立つ
ようになつている。
本発明の好ましい実施例では、チヤネルのスイツチ装
置はＮチヤネル電界効果トランジスタであり、終端回路
のスイツチ装置はＰチヤネル電界効果トランジスタであ
り、直列回路のスイツチ装置の制御要素の各々はチヤネ
ルの夫々のスイツチ装置の制御要素に直接接続されてい
て、共通の端子は容量性の負荷に接続されている。
置はＮチヤネル電界効果トランジスタであり、終端回路
のスイツチ装置はＰチヤネル電界効果トランジスタであ
り、直列回路のスイツチ装置の制御要素の各々はチヤネ
ルの夫々のスイツチ装置の制御要素に直接接続されてい
て、共通の端子は容量性の負荷に接続されている。
E.実施例 図は本発明のテスト可能なパスゲート論理回路の好ま
しい実施例の回路図である。この回路は相補型の金属酸
化物半導体（CMOS）技術で製造されるが、Ｐチヤネル電
界効果トランジスタは図中対角線が引かれた長方形で示
され、これに隣接して制御要素即ちゲート電極が配置さ
れていて、Ｎチヤネル電界効果トランジスは対角線のな
い長方形で示されていて、これに隣接して制御要素即ち
ゲート電極が配置されている。
しい実施例の回路図である。この回路は相補型の金属酸
化物半導体（CMOS）技術で製造されるが、Ｐチヤネル電
界効果トランジスタは図中対角線が引かれた長方形で示
され、これに隣接して制御要素即ちゲート電極が配置さ
れていて、Ｎチヤネル電界効果トランジスは対角線のな
い長方形で示されていて、これに隣接して制御要素即ち
ゲート電極が配置されている。
図示した本発明のテスト可能なCMOSパスゲート論理回
路は、データ源12の複数のデータ端子から共通の出力端
子OUTに接続された複数のデータ・チヤネルD0、D1、D2
及びD3を有するスイツチ・ネツトワーク10を含んでい
る。データ源12からの信号は任意の所望の情報を、好ま
しくは２進コード形で表わし、たとえば０ボルトのよう
な低電圧レベルは０の２進デイジツトを表わし、＋５ボ
ルトの高電圧レベルは１の２進デイジツトを表わす。デ
ータ・チヤネルD0、D1、D2及びD3の各々はスイツチ装
置、好ましくはＮチヤネル電界効果トランジスタ、夫々
TN0、TN1、TN2及びTN3を有する。共通の出力端子OUTは
主に寄生コンデンサである負荷コンデンサCLを介して大
地に結合されている。
路は、データ源12の複数のデータ端子から共通の出力端
子OUTに接続された複数のデータ・チヤネルD0、D1、D2
及びD3を有するスイツチ・ネツトワーク10を含んでい
る。データ源12からの信号は任意の所望の情報を、好ま
しくは２進コード形で表わし、たとえば０ボルトのよう
な低電圧レベルは０の２進デイジツトを表わし、＋５ボ
ルトの高電圧レベルは１の２進デイジツトを表わす。デ
ータ・チヤネルD0、D1、D2及びD3の各々はスイツチ装
置、好ましくはＮチヤネル電界効果トランジスタ、夫々
TN0、TN1、TN2及びTN3を有する。共通の出力端子OUTは
主に寄生コンデンサである負荷コンデンサCLを介して大
地に結合されている。
共通の出力端子OUTは又、直列に接続されたＰチヤネ
ル電界効果トランジスタTP0、TP1、TP2及びTP3を有する
終端回路14を介して、約５ボルトもしくはそれ以下の電
圧にある正の電圧源＋VHに接続されている。制御源16は
制御信号を複数の制御線C0、C1、C2及びC3に与える。制
御信号はスイツチ・ネツトワーク10のＮチヤネル・トラ
ンジスタTN0、TN1、TN2及びTN3を選択的にオンにするの
に十分な高電圧、たとえば＋３乃至＋５ボルト並びに終
端回路14のＰチヤネル・トランジスタを選択的にオンに
する低電圧、たとえば０ボルトを与える。制御線C0はＰ
チヤネル・トランジスタTP0及びＮチヤネル・トランジ
スタTN0のゲート電極に接続され、制御線C1はＰチヤネ
ル・トランジスタTP1及びＮチヤナレ・トランジスタTN1
のゲート電極に接続され、制御線C2はＰチヤネル・トラ
ンジスタTP2及びＮチヤネル・トランジスタTN2のゲート
電極に接続され、制御線C3はＰチヤネル・トランジスタ
TP3及びＮチヤネル・トランジスタTN3のゲート電極に接
続されている。制御源16は代表的には一般に知られてい
るデコーダから制御信号C0、C1、C2及びC3を導出し、デ
ータ源12はデータ信号D0、D1、D2及びD3を任意の一般的
に知られている演算論理ユニット（ALU）、メモリもし
くは複数のラツチから導き出す。
ル電界効果トランジスタTP0、TP1、TP2及びTP3を有する
終端回路14を介して、約５ボルトもしくはそれ以下の電
圧にある正の電圧源＋VHに接続されている。制御源16は
制御信号を複数の制御線C0、C1、C2及びC3に与える。制
御信号はスイツチ・ネツトワーク10のＮチヤネル・トラ
ンジスタTN0、TN1、TN2及びTN3を選択的にオンにするの
に十分な高電圧、たとえば＋３乃至＋５ボルト並びに終
端回路14のＰチヤネル・トランジスタを選択的にオンに
する低電圧、たとえば０ボルトを与える。制御線C0はＰ
チヤネル・トランジスタTP0及びＮチヤネル・トランジ
スタTN0のゲート電極に接続され、制御線C1はＰチヤネ
ル・トランジスタTP1及びＮチヤナレ・トランジスタTN1
のゲート電極に接続され、制御線C2はＰチヤネル・トラ
ンジスタTP2及びＮチヤネル・トランジスタTN2のゲート
電極に接続され、制御線C3はＰチヤネル・トランジスタ
TP3及びＮチヤネル・トランジスタTN3のゲート電極に接
続されている。制御源16は代表的には一般に知られてい
るデコーダから制御信号C0、C1、C2及びC3を導出し、デ
ータ源12はデータ信号D0、D1、D2及びD3を任意の一般的
に知られている演算論理ユニット（ALU）、メモリもし
くは複数のラツチから導き出す。
図の論理回路の動作について説明すると、マルチプレ
クサとしの論理回路の通常の動作中は、C0のような制御
線の１つが選択され、制御源からこれに“1"の制御信号
が印加されて、Ｎチヤネル・トランジスタTN0がオンに
転ぜられ、データ源12からのデータ信号をチヤネルD0を
通つて負荷コンデンサCLに通過させる。このような、マ
ルチプレクサの通常の動作中は、出力端子OUTは正の電
圧源＋VHからアイソレートされていることに注意された
い。それは“1"の制御信号がＰチヤネル・トランジスタ
TP0のゲート電極にも印加されて、このＰチヤネル・ト
ランジスタを不作動にし、効果的に終端回路14を出力端
子OUTから切断するからである。同じく、他のデータ・
チヤネルD1、D2もしくはD3が選択されても、終端回路14
が出力端子OUTから効果的に切断されることに注意され
たい。即ち、データ・チヤネルD1が選択されると、Ｎチ
ヤネル・トランジスタTN1がオンに、Ｐチヤネル・トラ
ンジスタTN1がオフにされ、データ・チヤネルD2が選択
されると、Ｎチヤネル・トランジスタTN2がオンに、Ｐ
チヤネル・トランジスタTP2がオフにされ、データ・チ
ヤネルD3が選択されると、Ｎチヤネル・トランジスタTN
3がオンに、Ｐチヤネル・トランジスタTP3がオフにされ
る。従つて、終端回路14がテストの目的のために与えら
れていても、論理回路中のその存在はスイツチ・ネツト
ワーク即ちマルチプレクサ10の通常の動作をさまたげな
いことが明らかであろう。
クサとしの論理回路の通常の動作中は、C0のような制御
線の１つが選択され、制御源からこれに“1"の制御信号
が印加されて、Ｎチヤネル・トランジスタTN0がオンに
転ぜられ、データ源12からのデータ信号をチヤネルD0を
通つて負荷コンデンサCLに通過させる。このような、マ
ルチプレクサの通常の動作中は、出力端子OUTは正の電
圧源＋VHからアイソレートされていることに注意された
い。それは“1"の制御信号がＰチヤネル・トランジスタ
TP0のゲート電極にも印加されて、このＰチヤネル・ト
ランジスタを不作動にし、効果的に終端回路14を出力端
子OUTから切断するからである。同じく、他のデータ・
チヤネルD1、D2もしくはD3が選択されても、終端回路14
が出力端子OUTから効果的に切断されることに注意され
たい。即ち、データ・チヤネルD1が選択されると、Ｎチ
ヤネル・トランジスタTN1がオンに、Ｐチヤネル・トラ
ンジスタTN1がオフにされ、データ・チヤネルD2が選択
されると、Ｎチヤネル・トランジスタTN2がオンに、Ｐ
チヤネル・トランジスタTP2がオフにされ、データ・チ
ヤネルD3が選択されると、Ｎチヤネル・トランジスタTN
3がオンに、Ｐチヤネル・トランジスタTP3がオフにされ
る。従つて、終端回路14がテストの目的のために与えら
れていても、論理回路中のその存在はスイツチ・ネツト
ワーク即ちマルチプレクサ10の通常の動作をさまたげな
いことが明らかであろう。
マルチプレクサ10、制御線C0、C1、C2及びC3並びに制
御源16内の回路を含む論理回路をテストするためには、
パルスの所望のパターンが制御線C0、C1、C2及びC3並び
に、データ・チヤネルD0、D1、D2及びD3に印加される。
御源16内の回路を含む論理回路をテストするためには、
パルスの所望のパターンが制御線C0、C1、C2及びC3並び
に、データ・チヤネルD0、D1、D2及びD3に印加される。
先ず、従来行われていたように、終端回路14を使用し
ないで、マルチプレクサ10をテストすることを考える。
仮に、選択された制御線、たとえば制御線C0を駆動する
制御源16中の回路が不活性状態に固定される。即ち常に
“0"の制御信号を線C0に与えるものとすると、出力端子
OUTは前の状態のチヤージを保持する。それはＮチヤネ
ル・トランジスタTN0がオンにされなくて、データ信号
をデータ・チヤネルD0に通過させないからである。出力
端子OUTは現在予想されているレベルにすでにチヤージ
されていることもあるし、されていないこともある。仮
に、制御線C0が故障のために“0"の信号レベルに固定さ
れ、“0"のデータ信号がデータ・チヤネルD0に印加さ
れ、出力端子OUTは前の状態、たとえば０信号レベルに
とどまつているものとする。故障回路の出力は予想され
る出力と同じであるから、故障は検出できない。この結
果、不合格になるべきテスト結果が合格になる。他方制
御線C0を駆動する。制御源16中の回路が活性状態に固定
される、即ち常に“1"の制御信号だけを線C0に与える場
合には、出力端子OUTはデータ源12からデータ・チヤネ
ルに印加される、対応するデータによつて支配される。
制御線C0、C1、C2及びC3のどれも選択されない場合に
は、マルチプレクサ10は高インピーダンス状態にあると
推定される。マルチプレクサの出力を支配するデータは
出力端子OUTで予測される値と同じであるか異なる。従
つて不合格となるべきテストが合格になる。具体的に説
明すると、制御線C0、C1、C2及びC3のどれもが選択され
ず、０データ信号がデータ・チヤネルに印加された場合
の予想出力は０信号レベルにある。故障のために、制御
線C0が制御信号１に固定されると、出力も又０信号レベ
ルにある。故障回路の出力端子OUTの出力信号は予想さ
れる出力信号と同じであるので、故障の検出はできな
い。
ないで、マルチプレクサ10をテストすることを考える。
仮に、選択された制御線、たとえば制御線C0を駆動する
制御源16中の回路が不活性状態に固定される。即ち常に
“0"の制御信号を線C0に与えるものとすると、出力端子
OUTは前の状態のチヤージを保持する。それはＮチヤネ
ル・トランジスタTN0がオンにされなくて、データ信号
をデータ・チヤネルD0に通過させないからである。出力
端子OUTは現在予想されているレベルにすでにチヤージ
されていることもあるし、されていないこともある。仮
に、制御線C0が故障のために“0"の信号レベルに固定さ
れ、“0"のデータ信号がデータ・チヤネルD0に印加さ
れ、出力端子OUTは前の状態、たとえば０信号レベルに
とどまつているものとする。故障回路の出力は予想され
る出力と同じであるから、故障は検出できない。この結
果、不合格になるべきテスト結果が合格になる。他方制
御線C0を駆動する。制御源16中の回路が活性状態に固定
される、即ち常に“1"の制御信号だけを線C0に与える場
合には、出力端子OUTはデータ源12からデータ・チヤネ
ルに印加される、対応するデータによつて支配される。
制御線C0、C1、C2及びC3のどれも選択されない場合に
は、マルチプレクサ10は高インピーダンス状態にあると
推定される。マルチプレクサの出力を支配するデータは
出力端子OUTで予測される値と同じであるか異なる。従
つて不合格となるべきテストが合格になる。具体的に説
明すると、制御線C0、C1、C2及びC3のどれもが選択され
ず、０データ信号がデータ・チヤネルに印加された場合
の予想出力は０信号レベルにある。故障のために、制御
線C0が制御信号１に固定されると、出力も又０信号レベ
ルにある。故障回路の出力端子OUTの出力信号は予想さ
れる出力信号と同じであるので、故障の検出はできな
い。
本発明の終端回路14を含む論陸回路をテストする時
は、このような故障は未検出に終ることはない。本発明
に従う図示の論理回路のテスト動作を説明する。たとえ
ば、制御線C0、C1、C2及びC3の各々に０の制御信号が印
加されると、出力端子OUTは非決定状態でなく、１の信
号レベルの状態に駆動される。それはＰチヤネル・トラ
ンジスタTP0、TP1、TP2及びTP3がオンにされ、正の電圧
源＋VHが出力端子OUTに接続されている。この段階によ
つて不活性制御入力によつて生じ得るすべての非決定状
態が回路から除去される。具体的に説明すると、たとえ
ば制御線C0上に０の制御信号が固定されるかどうかをテ
ストするために、１の制御信号が制御線C0に印加され、
０のデータ信号をデータ・チヤネルD0に印加する。制御
線C0への制御入力は不活性状態に固定されいるので、出
力端子OUT上の電圧は、終端回路14によつて１信号レベ
ルに強制される。それはＰチヤネル・トランジスタTP0
が他のＰチヤネル・トランジスタとともにオンに転ぜら
れているからであり、データ源12からのデータ入力によ
つては０の信号レベルに強制されないからである。出力
電圧が予想される出力電圧と異なるので、故障が検出さ
れる。同様に、制御線C0上の活性状態の固定、即ち１の
制御信号の固定をテストするためには、制御線C0、C1、
C2及びC3のどれも選択されず、０信号がデータ・チヤネ
ルD0に印加される。もし制御線C0への制御信号が事実活
性状態にい固定されていると、出力端子上の電圧は、終
端回路によつて１の信号レベルが予想される時に、０の
信号レベルに強制されている。この場合も出力電圧が予
想された出力電圧と異なるので、故障が検出される。勿
論、制御源16及び終端回路14が適切に動作していると、
データ源12もしくはデータ・チヤネルD0、D1、D2及びD3
中の任意の故障が出力端子OUTで容易に検出できる。
は、このような故障は未検出に終ることはない。本発明
に従う図示の論理回路のテスト動作を説明する。たとえ
ば、制御線C0、C1、C2及びC3の各々に０の制御信号が印
加されると、出力端子OUTは非決定状態でなく、１の信
号レベルの状態に駆動される。それはＰチヤネル・トラ
ンジスタTP0、TP1、TP2及びTP3がオンにされ、正の電圧
源＋VHが出力端子OUTに接続されている。この段階によ
つて不活性制御入力によつて生じ得るすべての非決定状
態が回路から除去される。具体的に説明すると、たとえ
ば制御線C0上に０の制御信号が固定されるかどうかをテ
ストするために、１の制御信号が制御線C0に印加され、
０のデータ信号をデータ・チヤネルD0に印加する。制御
線C0への制御入力は不活性状態に固定されいるので、出
力端子OUT上の電圧は、終端回路14によつて１信号レベ
ルに強制される。それはＰチヤネル・トランジスタTP0
が他のＰチヤネル・トランジスタとともにオンに転ぜら
れているからであり、データ源12からのデータ入力によ
つては０の信号レベルに強制されないからである。出力
電圧が予想される出力電圧と異なるので、故障が検出さ
れる。同様に、制御線C0上の活性状態の固定、即ち１の
制御信号の固定をテストするためには、制御線C0、C1、
C2及びC3のどれも選択されず、０信号がデータ・チヤネ
ルD0に印加される。もし制御線C0への制御信号が事実活
性状態にい固定されていると、出力端子上の電圧は、終
端回路によつて１の信号レベルが予想される時に、０の
信号レベルに強制されている。この場合も出力電圧が予
想された出力電圧と異なるので、故障が検出される。勿
論、制御源16及び終端回路14が適切に動作していると、
データ源12もしくはデータ・チヤネルD0、D1、D2及びD3
中の任意の故障が出力端子OUTで容易に検出できる。
従つて、本発明によつて、テスト手順中に中間もしく
は未知の状態を最小にするか、除去する、特にマルチプ
レクサを含むより容易にテスト可能な論理回路が与えら
れる。具体的には、本発明は積重ねられた、即ち直列に
接続されたＰチヤネル電界効果トランジスタを有する出
力終端回路を含むCMOSパスゲート・マルチプレクサを与
える。本発明の終端回路は従来技術の回路によつて必要
とされた任意の特定のテスト専用の入力／出力回路を必
要としない。従つて、この回路はいつでもテストの目的
に使用できる。さらに本発明の論理回路はDC電力を消費
せず、大きな寸法の装置即ちトランジスタを必要とせ
ず、その用途はテスト技術を越えて、機能的なオンライ
ン・エラー検出／診断に及ぶ。
は未知の状態を最小にするか、除去する、特にマルチプ
レクサを含むより容易にテスト可能な論理回路が与えら
れる。具体的には、本発明は積重ねられた、即ち直列に
接続されたＰチヤネル電界効果トランジスタを有する出
力終端回路を含むCMOSパスゲート・マルチプレクサを与
える。本発明の終端回路は従来技術の回路によつて必要
とされた任意の特定のテスト専用の入力／出力回路を必
要としない。従つて、この回路はいつでもテストの目的
に使用できる。さらに本発明の論理回路はDC電力を消費
せず、大きな寸法の装置即ちトランジスタを必要とせ
ず、その用途はテスト技術を越えて、機能的なオンライ
ン・エラー検出／診断に及ぶ。
本発明の出力終端回路は負荷コンデンサを正の電圧＋
VHにチヤージするのに必要な過渡電力だけを必要とし、
しかもこの過度電力はパスゲートもしくはデータ・チヤ
ネルD0、D1、D2、D3のどれもが選択されていない時にだ
け消費される。さらに、所定の半導体チツプ上に形成さ
れるマルチプレクサの出力終端回路は従来のテスト回路
において行われていたように一緒に接続する必要はな
く、別個の半導体チツプの入力端子即ちピンに接続でき
る。それは本発明の出力終端回路が単に正の電圧源＋VH
並びにマルチプレクサのスイツチ装置即ちトランジスタ
TN0、TN0、TN2及びTN3に接続すればよいからである。
VHにチヤージするのに必要な過渡電力だけを必要とし、
しかもこの過度電力はパスゲートもしくはデータ・チヤ
ネルD0、D1、D2、D3のどれもが選択されていない時にだ
け消費される。さらに、所定の半導体チツプ上に形成さ
れるマルチプレクサの出力終端回路は従来のテスト回路
において行われていたように一緒に接続する必要はな
く、別個の半導体チツプの入力端子即ちピンに接続でき
る。それは本発明の出力終端回路が単に正の電圧源＋VH
並びにマルチプレクサのスイツチ装置即ちトランジスタ
TN0、TN0、TN2及びTN3に接続すればよいからである。
本発明の論理回路はCMOS技術で製造されるものとして
図では示されたが、本発明の論理回路は、たとえば出力
終端回路14とマルチプレクサのトランジスタの制御要素
間に適切な反転回路を使用することによつて、すべてＮ
チヤネル即ちNMOS技術のうような他の技術が使用でき
る。さらに図中には４つのデータ入力ポート、即ちチヤ
ネルD0、D1、D2及びD3が示されたが、出力終端回路14中
に使用されるＰチヤネル装置の数を減少もしくは増加す
るものとして、マルチプレクサ10中には２、６、８、1
0、12、14もしくは16個等の異なる数のチヤネルを使用
することができる。
図では示されたが、本発明の論理回路は、たとえば出力
終端回路14とマルチプレクサのトランジスタの制御要素
間に適切な反転回路を使用することによつて、すべてＮ
チヤネル即ちNMOS技術のうような他の技術が使用でき
る。さらに図中には４つのデータ入力ポート、即ちチヤ
ネルD0、D1、D2及びD3が示されたが、出力終端回路14中
に使用されるＰチヤネル装置の数を減少もしくは増加す
るものとして、マルチプレクサ10中には２、６、８、1
0、12、14もしくは16個等の異なる数のチヤネルを使用
することができる。
F.発明の効果 本発明に従えば、マルチプレクサ及びマルチプレクサ
を制御する回路が容易にテストできる、マルチプレクサ
型の改良論理装置が与えられる。
を制御する回路が容易にテストできる、マルチプレクサ
型の改良論理装置が与えられる。
図は本発明の論理回路の好ましい実施例の回路図であ
る。 10……スイツチ・ネツトワーク（マルチプレクサ）、12
……データ源、14……終端回路、16……制御源
る。 10……スイツチ・ネツトワーク（マルチプレクサ）、12
……データ源、14……終端回路、16……制御源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/00 Ｆ 9184−5Ｋ
Claims (1)
- 【請求項１】（ａ）第１及び第２の出力端子を有するデ
ータ源と、 （ｂ）共通の出力端子と、 （ｃ）第１のスイッチ装置を有する第１のチャネル、第
２のスイッチ装置を有する第２のチャネルを含み、上記
第１のスイッチ装置及び上記第２のスイッチ装置はそれ
ぞれ制御要素を有し、上記第１のチャネルが上記データ
源の第１の出力端子と上記共通の出力端子との間に接続
され、上記第２のチャネルが上記データ源の第２の出力
端子と上記共通の出力端子との間に接続されているスイ
ッチ・ネットワークと、 （ｄ）第１及び第２の出力端子を有する制御源と、 （ｅ）直列接続された第３及び第４のスイッチ装置を有
し、上記第３及び第４のスイッチ装置はそれぞれ制御要
素を有し、上記共通の出力端子と基準電圧源との間に接
続されている出力終端装置と、 （ｆ）上記制御源の第１の出力端子を上記第１及び第３
のスイッチ装置の制御要素に接続し、上記制御源の第２
の出力端子を上記第２及び第４のスンイッチ装置の制御
要素に接続して、同時に上記第１のスイッチ装置をオン
に、上記第３のスイッチ装置をオフにし、同時に上記第
２のスイッチ装置をオフに、上記第４のスイッチ装置を
オンにする手段とを有する、 論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/183,865 US4868413A (en) | 1988-04-20 | 1988-04-20 | Testable passgate logic circuits |
| US183865 | 1988-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213867A JPH0213867A (ja) | 1990-01-18 |
| JPH0833435B2 true JPH0833435B2 (ja) | 1996-03-29 |
Family
ID=22674622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088183A Expired - Lifetime JPH0833435B2 (ja) | 1988-04-20 | 1989-04-10 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4868413A (ja) |
| EP (1) | EP0338220B1 (ja) |
| JP (1) | JPH0833435B2 (ja) |
| DE (1) | DE68903292T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477165A (en) * | 1986-09-19 | 1995-12-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
| US5008569A (en) * | 1989-09-11 | 1991-04-16 | Northern Telecom Limited | High-speed dynamic CMOS circuit and precharge generator |
| JP3079791B2 (ja) * | 1992-09-11 | 2000-08-21 | 日産自動車株式会社 | 車両用アクスルビーム式サスペンションの配設構造 |
| US5307352A (en) * | 1993-03-01 | 1994-04-26 | Advanced Micro Devices, Inc. | Switch matrix multiplexers |
| US5543731A (en) * | 1995-03-31 | 1996-08-06 | International Business Machines Corporation | Dynamic and preset static multiplexer in front of latch circuit for use in static circuits |
| KR100492994B1 (ko) * | 1997-12-30 | 2005-09-02 | 삼성전자주식회사 | 논리 디바이스 테스트 장치 및 방법 |
| JP4368223B2 (ja) * | 2003-03-26 | 2009-11-18 | 三洋電機株式会社 | バイアス電圧生成回路および増幅回路 |
| JP5590078B2 (ja) * | 2012-07-17 | 2014-09-17 | 株式会社デンソー | マルチプレクサの異常診断装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3397325A (en) * | 1965-12-30 | 1968-08-13 | Rca Corp | Sensor array coupling circuits |
| US3579189A (en) * | 1968-12-13 | 1971-05-18 | Rca Corp | Coupling and driving circuit for matrix array |
| US4280212A (en) * | 1979-08-15 | 1981-07-21 | Solid State Scientific, Inc. | Multiplexing system for a solid state timing device |
| US4356413A (en) * | 1980-08-20 | 1982-10-26 | Ibm Corporation | MOSFET Convolved logic |
| JPS58184822A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 入力回路 |
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| US4524443A (en) * | 1983-12-22 | 1985-06-18 | Sperry Corporation | High speed solid state multiplexer |
-
1988
- 1988-04-20 US US07/183,865 patent/US4868413A/en not_active Expired - Fee Related
-
1989
- 1989-03-02 DE DE8989103615T patent/DE68903292T2/de not_active Expired - Lifetime
- 1989-03-02 EP EP89103615A patent/EP0338220B1/en not_active Expired - Lifetime
- 1989-04-10 JP JP1088183A patent/JPH0833435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68903292D1 (de) | 1992-12-03 |
| JPH0213867A (ja) | 1990-01-18 |
| US4868413A (en) | 1989-09-19 |
| EP0338220A3 (en) | 1990-05-16 |
| EP0338220B1 (en) | 1992-10-28 |
| DE68903292T2 (de) | 1993-04-22 |
| EP0338220A2 (en) | 1989-10-25 |
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