JPH08335864A - Ｍｏｓアナログスイッチ - Google Patents
ＭｏｓアナログスイッチInfo
- Publication number
- JPH08335864A JPH08335864A JP7140234A JP14023495A JPH08335864A JP H08335864 A JPH08335864 A JP H08335864A JP 7140234 A JP7140234 A JP 7140234A JP 14023495 A JP14023495 A JP 14023495A JP H08335864 A JPH08335864 A JP H08335864A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switch
- analog switch
- turned
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 スイッチをＯＦＦするときに発生するフィー
ドスルーノイズを低減するMOSアナログスイッチを提供
する。 【構成】 スイッチ１３及び１４がＯＮ状態からスイッ
チ１４をＯＦＦし、次にスイッチ１３をＯＦＦし、最後
にスイッチ１４をＯＮすることにより、スイッチ１３を
ＯＦＦしたときに発生するフィードスルーノイズをスイ
ッチ１４をＯＮすることでキャンセルする。これによ
り、スイッチング時のフィードスルーノイズを低減する
ことができる。
ドスルーノイズを低減するMOSアナログスイッチを提供
する。 【構成】 スイッチ１３及び１４がＯＮ状態からスイッ
チ１４をＯＦＦし、次にスイッチ１３をＯＦＦし、最後
にスイッチ１４をＯＮすることにより、スイッチ１３を
ＯＦＦしたときに発生するフィードスルーノイズをスイ
ッチ１４をＯＮすることでキャンセルする。これによ
り、スイッチング時のフィードスルーノイズを低減する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、MOS（Complementary M
etal Oxide Semiconductor）アナログスイッチに係り、
特に、このMOSアナログスイッチをサンプルホールド回
路に適用し、スイッチング（スイッチのＯＮ及びＯＦ
Ｆ）したときに発生するフィードスルーノイズの低減に
関する。
etal Oxide Semiconductor）アナログスイッチに係り、
特に、このMOSアナログスイッチをサンプルホールド回
路に適用し、スイッチング（スイッチのＯＮ及びＯＦ
Ｆ）したときに発生するフィードスルーノイズの低減に
関する。
【０００２】
【従来の技術】MOSトランジスタには、ゲート電極がソ
ースおよびドレイン領域との間に重なって作る電極間容
量Cgs及びCgd、ソースとドレイン領域が基板との間に作
る接合容量Css及びCdsなどの寄生容量が存在する。
ースおよびドレイン領域との間に重なって作る電極間容
量Cgs及びCgd、ソースとドレイン領域が基板との間に作
る接合容量Css及びCdsなどの寄生容量が存在する。
【０００３】一方、アナログスイッチとして問題となる
のは、ゲートとソース及びドレイン間に存在する寄生容
量Cgs及びCgdのために、スイッチのＯＦＦ時に制御信号
がゲートからソース及びドレインにもれ込んでくること
である。そのために、出力電圧Ｖoutと入力電圧Ｖinの
差である誤差電圧Ｖerror（Ｖerror＝Ｖout-Ｖin）が生
じる。上記誤差電圧Ｖerrorを以下フィードスルーノイ
ズという。
のは、ゲートとソース及びドレイン間に存在する寄生容
量Cgs及びCgdのために、スイッチのＯＦＦ時に制御信号
がゲートからソース及びドレインにもれ込んでくること
である。そのために、出力電圧Ｖoutと入力電圧Ｖinの
差である誤差電圧Ｖerror（Ｖerror＝Ｖout-Ｖin）が生
じる。上記誤差電圧Ｖerrorを以下フィードスルーノイ
ズという。
【０００４】
【発明が解決しようとする課題】このフィードスルーノ
イズは、サンプルホールド回路において出力電圧偏差を
生じるという問題がある。
イズは、サンプルホールド回路において出力電圧偏差を
生じるという問題がある。
【０００５】本発明の目的は、上記したMOSアナログス
イッチのフィードスルーノイズを低減するMOSアナログ
スイッチを提供することにある。
イッチのフィードスルーノイズを低減するMOSアナログ
スイッチを提供することにある。
【０００６】
【課題を解決するための手段】本発明のMOSアナログス
イッチは、MOSトランジスタQ１のアナログスイッチQ１
に対して、MOSトランジスタQ２（スイッチQ２）を直列
に接続する。上記Q１及びQ２のスイッチを制御する制御
信号S１及びS２により、ＯＮ、ＯＦＦさせることでQ１
に生じるフィードスルーノイズをQ２によって生じるフ
ィードスルーノイズでキャンセルさせるようにしたもの
である。
イッチは、MOSトランジスタQ１のアナログスイッチQ１
に対して、MOSトランジスタQ２（スイッチQ２）を直列
に接続する。上記Q１及びQ２のスイッチを制御する制御
信号S１及びS２により、ＯＮ、ＯＦＦさせることでQ１
に生じるフィードスルーノイズをQ２によって生じるフ
ィードスルーノイズでキャンセルさせるようにしたもの
である。
【０００７】
【作用】上記のようにMOSトランジスタQ１のアナログス
イッチに対して、上記トランジスタQ１のドレイン側
に、MOSトランジスタQ２を直列接続させる。上記トラン
ジスタQ１とQ２は、同じゲート長及びゲート幅のトラン
ジスタとする。上記トランジスタQ１及びQ２のスイッチ
を制御する制御信号S１及びS２により、ＯＮ及びＯＦＦ
させるものとする。
イッチに対して、上記トランジスタQ１のドレイン側
に、MOSトランジスタQ２を直列接続させる。上記トラン
ジスタQ１とQ２は、同じゲート長及びゲート幅のトラン
ジスタとする。上記トランジスタQ１及びQ２のスイッチ
を制御する制御信号S１及びS２により、ＯＮ及びＯＦＦ
させるものとする。
【０００８】入力電圧Vinを上記トランジスタQ１のソー
ス側、出力電圧Voutを上記トランジスタQ２のドレイン
側とする。
ス側、出力電圧Voutを上記トランジスタQ２のドレイン
側とする。
【０００９】上記トランジスタQ１及びQ２がＯＮ状態の
とき、入力電圧は、出力電圧と等しい。そこで、入力電
圧と出力電圧の関係は（数１）になる。
とき、入力電圧は、出力電圧と等しい。そこで、入力電
圧と出力電圧の関係は（数１）になる。
【００１０】
【数１】
【００１１】次に、上記トランジスタQ２をＯＦＦ状態
にする。このとき、上記トランジスタQ２のゲートソー
ス間容量Cgd２のためにフィードスルーノイズVerrorが
発生する。そこで、入力電圧と出力電圧の関係は（数
２）になる。
にする。このとき、上記トランジスタQ２のゲートソー
ス間容量Cgd２のためにフィードスルーノイズVerrorが
発生する。そこで、入力電圧と出力電圧の関係は（数
２）になる。
【００１２】
【数２】
【００１３】次に、上記トランジスタＱ２はＯＦＦ状態
のまま、上記トランジスタＱ１をＯＦＦ状態にする。こ
のとき、上記トランジスタＱ２はＯＦＦ状態にあるの
で、入力電圧と出力電圧の関係は変化せず（数３）にな
る。
のまま、上記トランジスタＱ１をＯＦＦ状態にする。こ
のとき、上記トランジスタＱ２はＯＦＦ状態にあるの
で、入力電圧と出力電圧の関係は変化せず（数３）にな
る。
【００１４】次に、上記トランジスタＱ１はＯＦＦ状態
のまま、上記トランジスタＱ２をＯＮ状態にする。この
とき、上記フィードスルーノイズVerrorをキャンセルす
ることになるので再び入力電圧と出力電圧は（数１）の
ように等しくなる。
のまま、上記トランジスタＱ２をＯＮ状態にする。この
とき、上記フィードスルーノイズVerrorをキャンセルす
ることになるので再び入力電圧と出力電圧は（数１）の
ように等しくなる。
【００１５】このことにより、スイッチをＯＦＦするこ
とによるフィードスルーノイズを低減することができ
る。
とによるフィードスルーノイズを低減することができ
る。
【００１６】
【実施例】本発明のMOSアナログスイッチの一実施例の
構成を図１に示す。ただし、１１は入力電圧、１２は出
力電圧、１３及び１４はMOSトランジスタ、１５及び１
６は、それぞれ上記トランジスタ１３及び１４のＯＮ、
ＯＦＦ状態を制御する制御信号、１７はトランジスタ１
３のゲートドレイン間容量、１８はトランジスタ１４の
ゲートソース間容量、１９はトランジスタ１４のゲート
ドレイン間容量、１０は、出力電圧を保持するためのコ
ンデンサをそれぞれ示す。上記トランジスタ１３と１４
として、ゲート長及びゲート幅の等しいトランジスタを
用いる。
構成を図１に示す。ただし、１１は入力電圧、１２は出
力電圧、１３及び１４はMOSトランジスタ、１５及び１
６は、それぞれ上記トランジスタ１３及び１４のＯＮ、
ＯＦＦ状態を制御する制御信号、１７はトランジスタ１
３のゲートドレイン間容量、１８はトランジスタ１４の
ゲートソース間容量、１９はトランジスタ１４のゲート
ドレイン間容量、１０は、出力電圧を保持するためのコ
ンデンサをそれぞれ示す。上記トランジスタ１３と１４
として、ゲート長及びゲート幅の等しいトランジスタを
用いる。
【００１７】上記トランジスタ１３及び１４のスイッチ
ング動作を図２に示す。状態１として、上記トランジス
タ１３及び１４をＯＮにする。このとき、入力電圧１１
と出力電圧１２は等しい。
ング動作を図２に示す。状態１として、上記トランジス
タ１３及び１４をＯＮにする。このとき、入力電圧１１
と出力電圧１２は等しい。
【００１８】次に、状態２即ち、上記トランジスタ１３
をＯＮにしたままで、上記トランジスタ１４をＯＦＦに
する。このとき、上記トランジスタ１４をＯＦＦにした
ことによって、出力電圧１２にフィードスルーノイズが
生じる。
をＯＮにしたままで、上記トランジスタ１４をＯＦＦに
する。このとき、上記トランジスタ１４をＯＦＦにした
ことによって、出力電圧１２にフィードスルーノイズが
生じる。
【００１９】次に、状態３即ち、上記トランジスタ１４
をＯＦＦにしたままで、上記トランジスタ１３をＯＦＦ
にする。
をＯＦＦにしたままで、上記トランジスタ１３をＯＦＦ
にする。
【００２０】次に、状態４即ち、上記トランジスタ１３
をＯＦＦにしたままで、上記トランジスタ１４をＯＮに
する。このとき、上記トランジスタ１４をＯＮにしたこ
とによって、出力電圧１２に生じていた上記フィードス
ルーノイズをキャンセルする。
をＯＦＦにしたままで、上記トランジスタ１４をＯＮに
する。このとき、上記トランジスタ１４をＯＮにしたこ
とによって、出力電圧１２に生じていた上記フィードス
ルーノイズをキャンセルする。
【００２１】従来のアナログスイッチの構成を図３に示
す。ただし、３１は入力電圧、３２は出力電圧、３３は
MOSトランジスタ、３４は上記トランジスタ３３のＯ
Ｎ、ＯＦＦ状態を制御する制御信号、３５は上記トラン
ジスタ３３のゲートソース間容量、３６は上記トランジ
スタ３３のゲートドレイン間容量、３７は出力電圧３２
を保持するためのコンデンサをそれぞれ示す。
す。ただし、３１は入力電圧、３２は出力電圧、３３は
MOSトランジスタ、３４は上記トランジスタ３３のＯ
Ｎ、ＯＦＦ状態を制御する制御信号、３５は上記トラン
ジスタ３３のゲートソース間容量、３６は上記トランジ
スタ３３のゲートドレイン間容量、３７は出力電圧３２
を保持するためのコンデンサをそれぞれ示す。
【００２２】上記トランジスタ３３をＯＦＦにすると、
出力電圧にフィードスルーノイズが生じる。そこで、図
１に示す構成をとり、図２に示すスイッチング動作を行
えば、フィードスルーノイズを低減することができる。
出力電圧にフィードスルーノイズが生じる。そこで、図
１に示す構成をとり、図２に示すスイッチング動作を行
えば、フィードスルーノイズを低減することができる。
【００２３】
【発明の効果】MOSトランジスタを２つ直列に接続し、
スイッチングすることにより、スイッチング時に発生す
るフィードスルーノイズを低減することができる。
スイッチングすることにより、スイッチング時に発生す
るフィードスルーノイズを低減することができる。
【図１】本発明の実施例におけるサンプルホールド回路
の構成図
の構成図
【図２】本発明の実施例におけるサンプルホールド回路
の動作概要図
の動作概要図
【図３】従来のサンプルホールド回路の構成図
１１、３１ 入力電圧 １２、３２ 出力電圧 １３、１４、３３ MOSトランジスタ １５、１６、３４ トランジスタの制御信号 １７、１９、３６ トランジスタのゲートドレイン間寄
生容量 １８、３５ トランジスタのゲートソース間寄生容量 １０、３７ コンデンサ
生容量 １８、３５ トランジスタのゲートソース間寄生容量 １０、３７ コンデンサ
Claims (1)
- 【請求項１】MOSトランジスタQ１とMOSトランジスタQ２
を直列接続したアナログスイッチにおいて、上記Q１及
びQ２のスイッチング動作を上記Q１及びQ２をＯＮ状
態、次にQ２をＯＦＦ状態、次にQ１をＯＦＦ状態、次に
Q２をＯＮ状態とすることを特徴とするMOSアナログスイ
ッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140234A JPH08335864A (ja) | 1995-06-07 | 1995-06-07 | Ｍｏｓアナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140234A JPH08335864A (ja) | 1995-06-07 | 1995-06-07 | Ｍｏｓアナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335864A true JPH08335864A (ja) | 1996-12-17 |
Family
ID=15264035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140234A Pending JPH08335864A (ja) | 1995-06-07 | 1995-06-07 | Ｍｏｓアナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335864A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032552A1 (en) * | 2006-09-12 | 2008-03-20 | Pioneer Corporation | Switching circuit, pixel drive circuit and sample hold circuit |
| JP2008175945A (ja) * | 2007-01-17 | 2008-07-31 | Sony Corp | 画素回路および表示装置 |
| JP2017208815A (ja) * | 2016-05-13 | 2017-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2018159428A1 (ja) * | 2017-03-01 | 2018-09-07 | 株式会社村田製作所 | 増幅回路 |
| US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
| US11263944B2 (en) | 2019-09-18 | 2022-03-01 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
-
1995
- 1995-06-07 JP JP7140234A patent/JPH08335864A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032552A1 (en) * | 2006-09-12 | 2008-03-20 | Pioneer Corporation | Switching circuit, pixel drive circuit and sample hold circuit |
| JP2008175945A (ja) * | 2007-01-17 | 2008-07-31 | Sony Corp | 画素回路および表示装置 |
| JP2017208815A (ja) * | 2016-05-13 | 2017-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2018159428A1 (ja) * | 2017-03-01 | 2018-09-07 | 株式会社村田製作所 | 増幅回路 |
| US11283413B2 (en) | 2017-03-01 | 2022-03-22 | Murata Manufacturing Co., Ltd. | Amplification circuit |
| US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
| US11263944B2 (en) | 2019-09-18 | 2022-03-01 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |