JPH08335884A

JPH08335884A - ５ビット４トリット符号体系

Info

Publication number: JPH08335884A
Application number: JP8077019A
Authority: JP
Inventors: Christopher Paul Hulme Walker; クリストファー、ポール、ヒューム、ウォーカー
Original assignee: STMicroelectronics Ltd Great Britain; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics Ltd Great Britain; STMicroelectronics lnc USA
Priority date: 1995-03-29
Filing date: 1996-03-29
Publication date: 1996-12-17
Anticipated expiration: 2016-03-29
Also published as: US5818362A; EP0735728B1; EP0735728A1; JP2839868B2; DE69623164D1; GB9506470D0

Abstract

(57)【要約】【課題】データを３水準のコードワードすなわち３進
コードワードの符号化することにより、ポーレートを減
少せしめることのできる符号体系を提供する。【解決手段】５ビット記号を４トリットのコードワー
ドに符号化する方法であって、４トリットコードワード
の４８の組み合わせから３つのグループを限定する段階
であって、各グループが１６のコードワードを含み、１
グループ内の各コードワードがそのグループ内の他のい
ずれのコードワードからも少なくとも２のハミング距離
を有しており、また各コードワードが前記５ビット記号
から選ばれた４ビットの特定の組み合わせと関係してい
るグループを限定する段階と、前記グループの１つを選
択する段階と、前記５ビット記号からの４ビットにした
がって前記グループからコードワードを選択する段階と
を含むことを特徴とする方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送用のデータを
符号化するための方法および装置に関する。また本発明
は、詳しくはショートパケット（最低長４ビットから数
百ビットまでの）から構成されたメッセージの長距離間
（例えば約１０ｍまたは２０ｍよりも長距離の）の伝送
に関するが、専らこれのみに関するものではない。

【０００２】

【従来の技術】本発明は、特にコンピュータ間のメッセ
ージの伝送に関し、プロセッサと、そのプロセッサから
のメッセージを受けて、メッセージを符号化してその符
号化されたデータを伝送するためのリンクインタフェー
スとを有している各コンピュータ間のメッセージの伝送
に関する。各リンクインタフェースはまた、符号化した
データを受取り、それを復号化して、メッセージをプロ
セッサに提供するように構成されている。

【０００３】コンピュータによるメッセージの伝送用の
公知の書式は、いわゆるデータストローブフォーマット
（Ｄ−Ｓフォーマット）であって、この場合には所定の
方向に、その１つはデータ信号用、また他の１つはスト
ローブ信号用の２つの接続が行なわれる。Ｄ−Ｓフォー
マットは、メッセージをデータまたは制御情報のいずれ
かを含むトークンに符号化する。このメッセージフォー
マットは、本発明者らの欧州特許出願第９１３０４７１
１．４号に記載されている。

【０００４】長いメッセージまたはパケットを使用する
伝送装置においては、安価で包括的なエラー検出法とし
て周期冗長コードを使用している。しかし、コンピュー
タシステム間の通信時には、パケットは非常に短く（Ｄ
−Ｓフォーマットで単一バイト以下に）なることがあ
り、また周期冗長コードは高価で且つオーバーヘッドが
不十分である。周期冗長コード等の高水準検査を個々の
パケットについて実施していないときには、受信したデ
ータストリームを復号化する際に迅速にエラーを検知す
ることが重要になる。このような理由からＤ−Ｓフォー
マットでは、それぞれパリティビットを含むトークンを
使用しており、また受信装置での単一ビットエラーの検
出をこれによって確保している。

【０００５】コンピュータが、単一の光ファイバによっ
て所定の方向に接続されている場合には、各方向に単一
のデータ経路のみを使用する別のコードが必要である。
このようなコード構成は、発明者らの欧州特許出願公告
第０６２９０６７号に記載されている。欧州特許出願公
告第０６２９０６７号には、４ビットデータトークンを
単純２進変調を使用した平衡６ビット記号に符号化す
る、いわゆる６の３コードが説明されている。これは、
斯かるコードが光ファイバで伝送されているときには、
約数百ｍの距離に対して有効な符号体系である。このこ
とは、単一ビットエラーを多重ビットエラーに復号する
ことができる場合には、その他の符号体系と対照的であ
る。

【０００６】

【発明が解決しようとする課題】コンピュータを長距離
間（例えば約１００ｍ）で銅線ケーブルで接続する場合
には、６の３コードのボーレートが高いために、伝送中
のデータに減衰を生じる。ケーブルの減衰は周波数と共
に増加する。したがって、銅線ケーブルでメッセージを
長距離間で伝送しなければならないときには、ボーレー
トを出来るだけ小さくすることが望ましい。

【０００７】いわゆるツイストペア接続は、コンピュー
タの接続に使用することは公知であり、また４対のツイ
ストペア線を含んでいる標準ケーブルも公知である。各
ツイストペア線は、相互結合による妨害を減少するよう
に物理的に捩られた２本の単線のデータ経路を提供す
る。これらのケーブルは１０ＢａｓｅＴＥｔｈｅ
ｒｎｅｔおよびツイストペアトークンリングに使用さ
れている。ボーレートを半分にするための１つの方法
は、伝送用に２本のツイストペア線を使用し、また受信
用にも２本のツイストペア線を使用することである。

【０００８】本発明の１つの目的は、データを３水準の
コードワードすなわち３進コードワードに符号化するこ
とにより、ボーレートを減少せしめることのできる符号
体系を提供することにある。

【０００９】

【課題を解決するための手段】３水準コードは、例えば
４データビットを３トリット・コードワード（４Ｂ３
Ｔ）で伝送するために、２進コードに比較してボーレー
トが低くなるＭＳ４３コードなどが公知である。しか
し、これには、上に述べたように、単一のビットエラー
が多重ビットエラーに復号化され得るという欠点があ
る。

【００１０】本発明の１つの側面にしたがえば、５ビッ
ト記号を４トリット・コードワードに符号化する方法で
あって、４トリット・コードワードの４８の組み合わせ
から３グループを限定する方法を有しており、各グルー
プは１６のコードワードを含み、グループ内の各コード
ワードはそのグループ内の他のいずれかのコードワード
から少なくとも２つのハミング距離を有し、また各コー
ドワードは前記５ビット記号から選択した４ビットの特
定の組み合わせと関連しており、前記３グループの１つ
を選択し、また前記５ビット記号からの４ビットにした
がって前記選択されたグループからコードワードを選択
する方法が提供されている。

【００１１】したがって、本発明においては、ボーレー
トは、−１、０、１のそれぞれの水準を有するトリット
を使用することによりデータを３水準コードワード、す
なわち３進コードワードに符号化することにより減少さ
れる。

【００１２】好ましくは、グループは逐次記号の実行デ
ィジタル和を用いて選択する。したがってグループは、
実行中のコードのディジタル和をゼロ近くに維持する
か、または一定の限界内に維持して、直流平衡コードを
確保するように選択することができる。

【００１３】この方法は、好ましくは前記第５ビットに
依存する追加ビットを発生させ、また前記グループを選
択するために前記追加ビットと前記実行ディジタル和と
を使用する追加の工程を含んでいる。

【００１４】この方法は、好ましくは単一ビットエラー
の迅速な検出を行なうものであって、前記追加ビットは
好ましくはパリティビットである。

【００１５】好ましくは、実行ディジタル和が＋２より
も小さく−２よりも大きいときに、第１のグループは＋
１のディスパリティを有するコードワードを含み、第２
のグループは−１のディスパリティを有するコードワー
ドを含み、また第３のグループは０のディスパリティを
有するコードワードを含んでいる。

【００１６】好ましくは、さらに６グループが３ペアに
配置されており、各ペアは各記号ごとに一致するか又は
反対のディスパリティを有する１組のコードワードを含
み、第１のペアは＋１もしくは−１のディスパリティを
有するコードワードを含み、第２のペアは＋２もしくは
−２または０のディスパリティを有するコードワードを
含み、また第３のペアは＋３もしくは−３または０のデ
ィスパリティを有するコードワードを含んでいる。

【００１７】本発明の第２の側面にしたがえば、５つの
２進ビットを有する一連の記号を受信するための入力回
路と、各５ビット記号を４つの３進トリットを有するコ
ードワードに符号化するための符号化回路と、一連の４
トリットコードワードを伝送するための出力回路とを含
むデータ伝送回路が提供され、符号化回路は４トリット
コードワードの４８の組み合わせから限定された１６の
コードワードをそれぞれ含んでいる３つのグループの１
つを選択するグループ選択回路を含んでおり、グループ
内の各コードワードはそのグループ内の他のいずれのコ
ードワードからも少なくとも２のハミング距離を有して
おり、各コードワードは前記５ビット記号から選ばれた
４ビットの特定の組み合わせと関係付けされており、符
号化回路は前記５ビット記号の４ビットに依存して、そ
の記号について選択されたグループにしたがって前記コ
ードワードを発生するように作動可能である。

【００１８】データ伝送回路は好ましくはさらに逐次コ
ードワードの実行ディジタル和を計算するための実行デ
ィジタル和計算回路を有しており、その回路中のグルー
プ選択回路は３つのグループの１つを選択するために一
連のコードワードの実行ディジタル和を使用する。した
がって実行ディジタルる和計算回路は各記号を符号化す
るためのグループを選択するために使用することがで
き、その結果実行ディジタル和は有限のバウンド（好ま
しくはコードワードの境界の＋／−２）内に維持され
る。

【００１９】グループ選択器は、好ましくは５ビット記
号の第５ビットに応じて追加のビットを発生するための
ビット発生回路を含んでおり、前記追加ビットは前記グ
ループを選択するための前記第５のビットと共に使用さ
れる。

【００２０】ビット発生回路は、好ましくは単一のビッ
トエラーを迅速に検出できるためのパリティビット発生
回路である。

【００２１】本発明は、別の側面においては、４つの３
進トリットを有するコードワードを５つの２進ビットを
有する記号に符号化するための方法を提供する。さらに
別の側面においては、本発明は符号化の前記方法を実行
するためのデータ受信回路を提供する。

【００２２】本発明を更に良く理解するために、またそ
の理解したところを如何に実行することができるかを示
すために、実施例により添付図面を参照して以下に説明
する。

【００２３】

【発明の実施の形態】本発明を実施するために要求され
る基本構造について図１を参照して最初に説明する。図
１はデータを符号化し、また復号化するために本発明を
実施するための基本回路のブロック線図である。回路に
は、符号器２、復号器４、２台の出力３進シフトレジス
タ６及び８、２台のラインドライバ２６および２８、２
台の入力３進シフトレジスタ１０および１２、および２
台のラインレシーバ３４および３６とが含まれている。
符号器２は、符号化されるべき第１の記号を代表する５
つの平列２進ビットＳＹ１＿ＴＢ０〜４の最初の集合１
４と、符号化されるべき第２の記号を代表する５つの並
列２進ビットＳＹＭ２＿ＴＢ０〜４の第２の集合１６と
を入力として受信する。これらの記号は符号器に接続さ
れたプロセッサによって提供され、伝送されるべきメッ
セージまたはメッセージの１部を表わす。

【００２４】この説明の目的のために、各トリットは単
一回線上を伝送されていると見做すことができ、まそれ
ぞれ負電圧、ゼロ電圧、および正電圧によって表わされ
る３つの状態−１、０、＋１を有する。

【００２５】本発明にしたがえば、符号器２は第１のコ
ードワードを表わす４つの並列３進トリットＣＷ１＿Ｔ
Ｔ０〜３の第１の集合１８と、第２のコードワードを表
わす４つの並列３進トリットＣＷ２＿ＴＴ０〜３の第２
の集合２０とを出力する。出力３進シフトレジスタ６は
４つの並列３進トリットＣＷ１＿ＴＴ０〜３の第１の集
合１８を受信し、またこれらを信号ＣＷ１＿ＴＸとし
て、直列形式で回線２２に出力する。出力３進シフトレ
ジスタ８は、４つの並列３進トリットＣＷ２＿ＴＴ０〜
３の第２の集合２０を受信し、またこれらを信号ＣＷ２
＿ＴＸとして直列形式で回線２４に出力する。ラインド
ライバ２６は、ぞの入力部で３進信号ＣＷ１＿ＴＸを受
信し、またそれを信号ＣＷ１として第１のツイストペア
接続線３０に出力する。ラインドライバ２８は、ぞの入
力部で３進信号ＣＷ２＿ＴＸを受信し、またそれを信号
ＣＷ１として第２のツイストペア接続線３２に出力す
る。ラインレシーバ３４はその入力部で信号ＣＷ１を受
信し、それを信号ＣＷ１＿ＲＸとして回線３８に出力す
る。ラインレシーバ３６はその入力部で信号ＣＷ２を受
信し、それを信号ＣＷ２＿ＲＸとして回線４０に出力す
る。入力３進シフトレジスタ１０は、その直列入力部に
信号ＣＷ１＿ＲＸを受信し、また第１の受信コードワー
ドを表わす４つの並列トリットＣＷ１＿ＲＴ０〜３の集
合４２を出力する。入力３進シフトレジスタ１２は、そ
の直列入力部に信号ＣＷ２＿ＲＸを受信し、また第２の
受信コードワードを表わす４つの並列トリットＣＷ２＿
ＲＴ０〜３の集合４４を出力する。復号器４は、入力と
して４つの並列トリットの第１の集合４２と第２の集合
４４とを受信する。本発明にしたがえば、復号器４は第
１の受信記号を表わす５つの並列２進ビットＳＹＭ１＿
ＲＢ０〜４の第１の集合４６と、第２の受信記号を表わ
す５つの並列２進ビットＳＹＭ２＿ＲＢ０〜４の第１の
集合４８とを出力する。

【００２６】図１では記号の第１の集合と第２の集合を
並列に受信し、また一方向のそれぞれの並列ツイストペ
アに符号化して送る配置が図示されているが、第１およ
び第２の記号集合は一方向に接続される単一のツイスト
ペアに符号化することもできる。かかる配置において
は、第１と第２の集合の記号に対応するコードワードを
交互に単一のツイストペア接続線に送信することもでき
る。

【００２７】ここに説明する符号化体系によって、完全
に直流平衡化され、またＶｉｔｅｒｉ復号化に従い、ま
た有効なコードワード列間に少なくとも２のハミング距
離があるｎＢ（ｎ−１）Ｔの格子コードを提供される。
グループ内の各コードワードは、そのグループ内の他の
いずれのコードワードからも少なくとも２のハミング距
離を持っている。ここに説明する好ましい実施例はｎ＝
５の系である。

【００２８】ここで説明したように、符号器は記号ペア
を受信してコードワードペアを出力する。コードワード
ペアの各コードワードは記号ペアのそれぞれの記号を表
わしている。４トリットの３進コードワードから得られ
る組み合わせには８１の組み合わせが可能である。しか
し、コードワードとしては、−−−−、００００および
＋＋＋＋は、これらがなんら遷移を有せず、まら更にコ
ードワード−−−−および＋＋＋＋はコードの実行ディ
ジタル和（ＲＤＳ）を増加させるので、使用されない。
実行ディジタル和は、伝送開始以来伝送されている複数
のー、複数の０および複数の＋のディジタル和である。
直流平衡伝送を達成するために、実行ディジタル和は低
くあるべきである。残りの７８のコードワードを分析す
ることによって、下記の詳細が得られる。

【００２９】ａ）１８のコードワードは、ゼロのコード
ワードディスパリティを持っている。ｂ）１７のコードワードは、−１のコードワードディス
パリティを持っており、またこの１７のコードワードと
補数関係にある１７のコードワードは＋１のディスパリ
ティを有する。ｃ）１０コードワードは、−２のコードワードディスパ
リティを有し、またこの１０のコードワードと補数関係
にある１０のコードワードは＋２のディスパリティを有
する。ｄ）４つのコードワードは、−３のコードワードディス
パリティを有し、またこの４つのコードワードと補数関
係にある４つのコードワードは＋３のディスパリティを
有する。

【００３０】ここで、ゼロのディスパリティを持つ１８
のコードワードがそれら自体でペアになっていると考え
られ、また負のディスパリティを持つコードワードがそ
れぞれそれらと補数関係にあり、正のディスパリティを
持つコードワードとペアになっているときには、４８の
コードワードがゼロのディスパリティを持っている。い
ずれのコードにおいても、そのコードができるだけ直流
平衡状態に近いように、実行ディジタル和をできる限り
ゼロに近く保持することが望ましい。好ましい実施例に
したがう符号体系はコードワードの境界で＋／−２を超
えない実行ディジタル和を有している。以下に説明する
ように、コードワードの選択は、この制限内に実行ディ
ジタル和を維持するように制御される。

【００３１】ゼロのディスパリティを持つ４８のコード
ワードペアは、ゼロのディスパリティを持つ１７コード
ワードペアの３つの集合であると見做すことができ、便
利である。すなわち１つの集合は１６集合の（ｂ）ペア
を有し、１つの集合は１０集合の（ｃ）ペアと６集合の
（ａ）ペアを有し、また１つの集合は４集合の（ｄ）ペ
アと１２集合の（ａ）ペアとを有する。４つの２進ビッ
トは１６のコードワードで完全に符号化できる。したが
って、各５ビット２進記号は、３集合の１６コードワー
ドペアの１つにしたがって、５ビットの４つを符号化す
ることによって、第５ビットを負または正のディスパリ
ティを持つペアのコードワードを使用するかどうかを決
めるために使用しながら、符号化することができる。

【００３２】３集合の１６のコードワードペアがゼロの
ディスパリティを持っていると仮定すると、１集合のみ
を選択することができるよりも、むしろ３集合の１つを
選択できることのほうが望ましい。２進記号がペアで符
号化されているときは、各記号のそれぞれ第５ビット
は、４つから１つを選択するために組み合わせて使用す
ることができる。１６コードワードの各集合はアルファ
ベットで呼ばれ、またこれら３つのアルファベットは
Ａ、ＢおよびＣで呼ばれる。

【００３３】復号時にエラーを迅速に検出することがで
きるように、パリティビットを伝送される各コードワー
ドペアと対応付けさせておくことが望ましい。１つのペ
ア中の各記号のそれぞれの第５ビットを用いて、パリテ
ィビットを発生することができ、またこのパリティビッ
トは各第５ビットと組み合わせて、コードワードセット
の８つの組み合わせ、すなわちアルファベットを選択す
ることができる。パリティビットは、転送されるコード
ワード中で、特定のコードワードビットとしてではな
く、記号を符号化するために使用されるアルファベット
を選ぶことによって代表される。

【００３４】上述のように、コードの実行ディジタル和
はゼロに近くすることが望ましい。説明した実施の形態
においては、符号器がコードの実行ディジタル和を計算
し、その実行ディジタル和が正か負のいずれであるかに
よって、その実行ディジタル和をゼロまたは反対の符号
にするように、負または正のディスパリティをもつコー
ドワードペアのコードワードを選択する。したがって、
コードは直流平衡化される。さらに異なるアルファベッ
トを選択するときに異なるコードワードディスパリティ
があるように、１回を超えてアルファベットの選択が行
なわれる。本発明の好ましい実施の形態では、２回のア
ルファベット選択が行なわれる。すなわち１回は実行デ
ィジタル和が極値である場合、すなわちＲＤＳ＝±２で
あるとき、また１回は実行ディジタル和が極値でない場
合、すなわち＋２＞ＲＤＳ＞−２であるときである。本
発明の好ましい実施の形態にしたがうアルファベット選
択を表１に示す。別の実施の形態では２回の異なるアル
ファベット選択を行なうこともできる。例えば、１回は
実行ディジタル和がゼロでない場合に使用され、また１
回は実行ディジタル和がゼロの場合に使用される。

【００３５】表１の左側の部分は、実行ディジタル和が
極値であるときの好ましい実施の形態にしたがうアルフ
ァベット選択を示す。このアルファベット選択では、ア
ルファベットＡはディスパリティが＋／−１の１６のコ
ードワードを有し、アルファベットＢはディスパリティ
が＋／−２の１０のコードワードペアと共にディスパリ
ティが２つのーと２つの＋から成る６つのコードワード
を有し、またアルファベットＣはディスパリティが＋／
−３の４つのコードワードペアと共に、−が１つで＋が
１つのディスパリティがゼロである１２のコードワード
を有している。アルファベット選択を行なうときには、
実行ディジタル和を特定の境界内に保持するようにコー
ドワードが選ばれる。説明した実施例において、実行デ
ィジタル和の特定の境界は＋／−２である。

【００３６】極値アルファベットＡにおいては、すべて
のコードワードのディスパリティが奇数であり、したが
ってこのアルファベット中のコードワード間に少なくと
も２のハミング距離がなければならない。極値アルファ
ベットＢの場合には、コードワードはすべて偶数ディス
パリティであり、したがって同様にこのアルファベット
のコードワードの間に少なくとも２のハミング距離があ
る。極値アルファベットＣにおいては、ディスパリティ
が偶数のものと奇数のものとがあるが、ディスパリティ
がゼロとディスパリティが＋／−３のコードワード間の
差は、このアルファベットのゼロと奇数のディスパリテ
ィ数の間に少なくとも２のハミング距離のあることを意
味する。

【００３７】表１の右側の部分に、実行ディジタル和が
非極値であるときの好ましい実施の形態にしたがうアル
ファベット選択を示す。コードワード境界の実行ディジ
タル和が非極値であるときには、＋／−３のディスパリ
ティを持つコードワードを使用することが望ましいが、
これはそれらのコードワードが＋／−２の範囲を超える
実行ディジタル和を取るからである。そのために、非極
値が与えられている。このアルファベット選択の場合に
は、アルファベットＡはディスパリティが＋１の１６の
コードワードを含んでおり、アルファベットＢはディス
パリティ−１の１６のコードワードを有し、またアルフ
ァベットＣはディスパリティゼロの１６のコードワード
を含んでいる。

【００３８】表１に示したように、記号を符号化するた
めにアルファベットにコードワードを割り当てること
は、数多くあるアルファベット割り当ての一例にすぎな
い。しかし、この割り当ては、出来るだけ体系的である
ように、また異なるアルファベット中の同一の記号に対
するコードワード間のハミング距離を最小にするように
行なわれている。

【００３９】再び図１について説明する。伝送クロック
（説明を明瞭にするために図１には示されていない）の
制御下で、信号ＳＹＭ１＿ＴＢ０〜４およびＳＹＭ２＿
ＴＢ０〜４として表わされた符号化されるべき２つの２
進記号が並列形式で符号器２に入力される。

【００４０】以下に詳細に説明する方法で、符号器２は
２つの記号を符号化して、伝送すべき２つの並列３進コ
ードワードＣＷ１＿ＴＴ０〜３およびＣＷ２＿ＴＴ０〜
３を出力する。伝送すべき２つの並列コードワードは各
出力３進シフトレジスタ６および８に並列にロードされ
る。コードワードは次いで３進シフトレジスタから直列
形式で各ラインドライバ２６および２８に出力され、ラ
インドライバは回線２２および２４のトリットを、ツイ
ストペア３０および３２で伝送するために、適当な３水
準信号に変換する。ラインレシーバ３４および３６は、
ツイストペア上の３水準信号を検出して、適当な信号水
準に変換し、入力３進シフトレジスタ１０および１２で
受信したトリットは直列に記憶される。それぞれの受信
されたコードワードは次いで並列形式で３進シフトレジ
スタから符号器４に出力される。信号ＣＷ１＿ＲＴ０〜
３およびＣＷ２ーＲＴ０〜３によって表わされる受信コ
ードワードは次いで、以下に詳細に説明するように、信
号ＳＹＭ１＿ＲＢ０〜４およびＳＹＭ２＿ＲＢ０〜４に
よってそれぞれ表わされる２つの受信記号に復号化され
る。

【００４１】図２は、図１の符号器２を実現するために
使用することのできる回路のブロック線図である。図２
にはまた、図１の出力３進シフトレジスタ６および８が
含まれている。符号器２は、パリティ発生器５０、アル
ファベット選択器５２、第１のアルファベットコーダ５
４、第２のアルファベットコーダ５６、第１の実行ディ
ジタル和計算器５８、および第２の実行ディジタル和計
算器６０とを有している。パリティ発生器５０は入力と
して５つの並列２進ビットの第１集合１４の回線１４ａ
のビットＳＹＭ１＿ＴＢ０と、５つの並列２進ビットの
第２集合１６の回線１６ａのビットＳＹＭ２＿ＴＢ０と
を受信し、また出力信号ＴＸ＿ＰＡＲを回線６２に発生
する。アルファベット選択器５２は、入力としてビット
ＳＹＭ１＿ＴＢ０、ビットＳＹＭ２＿ＴＢ０および信号
ＴＸ＿ＰＡＲを受信し、また出力信号ＳＹＭ１＿ＡＬ
Ａ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１＿ＡＬＣをそれぞ
れ回線６４ａ、６４ｂおよび６４ｃ上に発生し、出力信
号ＳＹＭ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳＹＭ２
＿ＡＬＣをそれぞれ回線６６ａ、６６ｂおよび６６ｃ上
に発生する。第１のアルファベットコーダ５４は、入力
として５つの並列２進ビットの第１の集合の回線１４ｂ
〜１４ｅ上のビットＳＹＭ１＿ＴＢ１〜４と、信号ＳＹ
Ｍ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１＿ＡＬ
Ｃと、回線６８ａ上の信号ＳＹＭ１＿ＬＳＢと、回線６
８ｂ上の信号ＳＹＭ１＿ＭＳＢと、回線６８ｃ上の信号
ＳＹＭ１＿ＳＩＧＮとを受信する。第２のアルファベッ
トコーダ５４は、出力として４つの並列３進ビットの第
１の集合１８の回線１８ａ〜１８ｄ上に信号ＣＷ１＿Ｔ
Ｔ０〜３を発生する。第２のアルファベットコーダ５６
は、入力として５つの並列２進ビットの第２集合１６の
回線１６ｂ〜１６ｅ上のビットＳＹＭ２＿ＴＢ１〜４
と、信号ＳＹＭ２＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳ
ＹＭ２＿ＡＬＣと、回線７０ａ上の信号ＳＹＭ２＿ＬＳ
Ｂと、回線７０ｂ上の信号ＳＹＭ２＿ＭＳＢと、回線７
０ｃ上の信号ＳＹＭ２＿ＳＩＧＮとを受信する。第２の
アルファベットコーダ５４は、出力として４つの並列３
進ビットの第２の集合２０の回線２０ａ〜２０ｄ上に信
号ＣＷ１＿ＴＴ０〜３を発生する。第１の実行ディジタ
ル和計算器５８は、入力として信号ＣＷ１＿ＴＴ０〜３
を受信し、また出力として信号ＳＹＭ１＿ＬＳＢ、ＳＹ
Ｍ１＿ＭＳＢ、およびＳＹＭ１＿ＳＩＧＮを出力する。
第２の実行ディジタル和計算器６０は、入力として信号
ＣＷ２＿ＴＴ０〜３を受信し、また出力として信号ＳＹ
Ｍ２＿ＬＳＢ、ＳＹＭ２＿ＭＳＢ、およびＳＹＭ２＿Ｓ
ＩＧＮを出力する。パリティ発生器５０、第１のアルフ
ァベットコーダ５４、第２のアルファベットコーダ５
６、第１の実行ディジタル和計算器５８および第２の実
行ディジタル和計算器６０はそれぞれ回線７２で通過ク
ロック信号ＴＸＣＬＫを受信する。出力３進シフトレジ
スタ６および８は回線７４でクロック信号ＴＸＣＬＫＤ
２を受信し、また回線７３でクロック信号ＳＥＲＴＸＣ
ＬＫを受信する。

【００４２】ここで、図２の符号器２の操作について図
３〜図６を参照して説明する。

【００４３】図３に、本発明の好ましい実施の形態にし
たがうパリティ発生器の構成を示す。パリティ発生器５
０は、ラッチＳｎ−２８０、ラッチＳｎ−１８２、
ラッチＳｍ８４、および２つのモジュロ−２加算器８
６と８８とを有している。モジュロ−２加算器８６と８
６とはそれぞれ２つの入力と１つの出力を備えている。

【００４４】モジュロ−２加算器８６は、１つの入力と
してラッチＳｎ−２８０の出力を受信し、また別の入
力として回線１６ａのビットＳＹＭ２＿ＴＢ０を受信す
る。モジュロ−２加算器８６の出力はモジュロ−２入力
の和であって、ラッチＳｎ−１８２への出力を形成す
る。モジュロ−２加算器８８は、１つの入力としてラッ
チＳｎ−１８２を受信し、またもう１つの別の入力と
して回線１４ａのＳＹＭ１＿ＴＢ０を受信する。モジュ
ロ−２加算器８８の出力は、ぞの入力の和であるが、ラ
ッチＳｎ８４への入力を形成する。ラッチＳｎ８４の出
力は回線６２の信号ＴＸ＿ＰＡＲおよびラッチＳｎ−２
への出力を形成する。ラッチ機構はすべて回線７２のク
ロック信号ＴＸＣＬＫによって保持される。

【００４５】パリティ発生器５０は、重畳コーダであっ
て、ビットＳＹＭ２＿ＴＢ０、ＳＹＭ１＿ＴＢ０、およ
びＴＸーＰＡＲの過去および現在の価によってパリティ
ビットＴＸ＿ＰＡＲを発生する。パリティビットＴＸー
ＰＡＲはクロックＴＸＣＬＫの各周期ごとに更新され
る。クロックＴＸＣＬＫの各周期ごとに、符号器２の入
力の５つの並列２進ビットの第１および第２の集合１
４、１６が更新される。その結果、パリティビットＴＸ
＿ＰＡＲは符号化されるべき記号の新しいペアごとに更
新される。重畳コーダについての状態遷移表を表ＩＩ
に、また対応する格子図を図４に示す。この格子図は表
ＩＩの状態遷移の別の表現である。

【００４６】この好ましい実施の形態中で使用する重畳
コードはシステマティックコードであって、そのうちで
符号化すべき記号のビットＳＹＭ１＿ＴＢ０およびＳＹ
Ｍ２＿ＴＢ０は直接使用され、またパリティビットＴＸ
＿ＰＡＲはこれら２つのビットの現在の価および以前の
価のパリティ関数である。このような重畳コードはＩＥ
ＥＥＣｏｍｍｕｎｉｃａｔｉｏｎＭａｇａｚｉｎ
ｅ、１９８７年２月、Ｖｏｌ．２５、Ｎｏ．２、１４頁
の図３ａに開示されている。これによって、以下に復号
器４の詳細な説明中で述べるように復号中の単一ビット
のエラーを簡単に検査することができる。

【００４７】したがって、記号の新しいペアが符号器２
の入力に与えられた時には、パリティビットＴＸ＿ＰＡ
Ｒの更新値が伝送クロック信号ＴＸＣＬＫのエッジの後
に発生する。

【００４８】図２のアルファベット選択器５２は、この
好ましい実施の形態においては、その入力の現在の状態
に応じてその出力を発生する１つの論理ブロックであ
る。アルファベット選択器は信号ＳＹＭ１＿ＴＢ０、Ｓ
ＹＭ２＿ＴＢ０およびＴＸ＿ＰＡＲの価に応じて第１お
よび第２のペアの符号化アルファベットを選択する。ア
ルファベットの選択を表ＩＩＩに示したが、これは実施
例としてのみ示したものである。表ＩＩＩの詳細から、
このアルファベットの割り当ては単に集合み合わせ論理
を用いて達成することができる。したがって、記号の新
しいペアが符号器２の入力に与えられた後に、アルファ
ベット選択器５２の出力がクロック信号のエッジの新し
い信号ＴＸ＿ＰＡＲに応じて更新される。したがって、
信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ
１＿ＡＬＣが、そのアルファベットにしたがって第１の
記号が符号化されるように設定され、また信号ＳＹＭ２
＿ＡＬＡ、ＳＹＭ２＿ＡＬＢおよびＳＹＭ２＿ＡＬＣ
が、そのアルファベットにしたがって第２の記号が符号
化されるように設定される。

【００４９】ＳＹＭ１＿ＴＢ０、ＳＹＭ２＿ＴＢ０およ
びＴＸ＿ＰＡＲの所定の価に対する表ＩＩＩに於けるア
ルファベットの割り当ては、多数ある割り当ての１例に
過ぎず、選ぶことができる。

【００５０】図５は、本発明の好ましい実施の形態にし
たがう第１のアルファベットコーダ５４の構成の説明図
である。第１のアルファベットコーダ５４はアルファベ
ット集合選択器１００、極値アルファベット選択器１０
２、非極値アルファベット選択器１０４、Ａディスパリ
ティ選択器１０６、Ｂディスパリティ選択器１０８、Ｃ
ディスパリティ選択器１１０、コードワード選択器１１
２、アルファベットメモリ１１４、およびＡＮＤゲート
１１６を有している。コードワード選択器１１２は、入
力として回線１４ｂ〜１４ｅの信号ＳＹＭ１＿ＴＢ１〜
４および回線７２のクロック信号ＴＸＣＬＫを受信す
る。コードワード選択器１１２は、アルファベットメモ
リ１１４への入力を形成する回線１２０に１６の信号を
出力する。ＡＮＤゲート１１６は、反転入力部で回線６
８ａの信号ＳＹＭ１＿ＬＳＢを受信し、また非反転入力
部で回線６８ｂの信号ＳＹＭ＿ＭＳＢを受信し、またそ
の回線１２２の出力部で信号ＥＸＴＲＥＭＥを発生す
る。Ａディスパリティ選択器１０６、Ｂ選択器１０８、
およびＣディスパリティ選択器１１０は、それぞれの選
択入力部で回線６８ｃの信号ＳＹＭ１＿ＳＩＧＮを受信
し、またそれぞれのクロック入力部で回線１５１のクロ
ック信号ＴＸＣＬＫＤ１を受信する。Ａディスパリティ
選択器１０６は、また入力としてアルファベットメモリ
１１４からの回線１２４で４つのトリットＥＸＴＡＭ０
〜３を受信し、またアルファベットメモリ１１４からの
回線１２６で４つのトリットＥＸＴＡＰ０〜３を受信
し、回線１３６に出力信号ＥＸＴＡ０〜３を発生する。
Ｂディスパリティ選択器１０８もまた、入力としてアル
ファベットメモリ１１４からの回線１２８で４つのトリ
ットＥＸＴＢＭ０〜３を受信し、またアルファベットメ
モリ１１４からの回線１３０で４つのトリットＥＸＴＢ
Ｐ０〜３を受信し、回線１３８に出力信号ＥＸＴＢ１〜
３を発生する。極値アルファベットＣ選択器１１０もま
た、入力としてアルファベットメモリからの回線１３０
で４つのトリットＥＸＴＣＭ０〜３を受信し、またこの
アルファベットメモリからの回線１３２で４つのトリッ
トＥＸＴＣＰ０〜３を受信し、回線１４０に出力信号Ｅ
ＸＴＣ０〜３を発生する。極値アルファベット選択器１
０２および非極値アルファベット選択器１０４はそれぞ
れの選択入力部で回線６４ａ、６４ｂおよび６４ｃの信
号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１
＿ＡＬＣをそれぞれ受信し、またそれぞれのクロック入
力部でクロック信号ＴＸＣＬＫＤ１を受信する。極値ア
ルファベット選択器１０２はさらに入力として、信号Ｅ
ＸＴＡ０〜３、ＥＸＴＢ０〜３およびＥＸＴＣ０〜３を
受信し、また回線１４８に４つの出力信号ＥＴＸＢ０〜
３を発生する。非極値アルファベット選択器１０４はさ
らにアルファベットメモリ１１４からの回線１４２で信
号ＮＥＸＴＡ０〜３を、アルファベットメモリ１１４か
らの回線１４４で信号を受信しＮＥＸＴＢ０〜３を、ま
たアルファベットメモリ１１４からの回線１４６で信号
を受信しＮＥＸＴＣ０〜３を受信し、回線１５０に出力
信号ＮＥＸＴ０〜３を発生する。アルファベット集合選
択器１００は、選択入力部の信号ＥＸＴＲＥＭＥと、信
号ＥＸＴ０〜３および信号ＮＥＸＴ０〜３と、クロック
入力部のクロック信号ＴＸＣＬＫＤ１とを受信し、出力
回線１８ａ〜１８ｄに信号ＣＷ１＿ＴＴ０〜３を発生す
る。

【００５１】アルファベットメモリ１１４は実際上はル
ックアップテーブルであって、また上に説明したように
表１の内容を含んでいる。その入力部で符号化されるべ
き１つの記号の４つのビットＳＹＭ１＿ＴＢ１〜４に応
じて、コードワード選択器１１２はその１６の出力回線
１２０の１つを起動し、その結果コードワードを選択す
る表Ｉの列を選択する。コードワード選択器１１２の出
力１２０は、符号化すべきすべての新しい記号に対する
クロック信号ＴＸＣＬＫの各周期ごとに更新される。１
６の回線１２０の１つのみが１度に起動されることは、
理解されるところであろう。

【００５２】信号ＳＹＭ１＿ＬＳＢおよびＳＹＭ１＿Ｍ
ＳＢは、第１のアルファベットコーダから、最後の伝送
コードワードすなわち第１のアルファベットコーダ５４
から出力される最後のコードワードのコードワード境界
までの、伝送コードワードの実行ディジタル和を表わし
ている。実行デジタル和の計算については、図６を参照
して以下に詳細に説明する。コードワード境界での実行
ディジタル和の価は２を超えるべきではないということ
は、本コードの既に説明した好ましい実施の形態の性質
である。第１のペアルファベットコーダ５４には、実行
ディジタル和の価が２を超えるときにはエラーのフラグ
を立て、伝送を中断する回路を含めることもできる。斯
かる回路は図５には示されていないが、しかし斯かる回
路を構成することは、当業者の範疇内にある。

【００５３】ＡＮＤゲート１１６は、表１の極値アルフ
ァベット集合または非極値アルファベット集合を選択す
るかどうかを決定するために使用される。実行ディジタ
ル和の価がゼロ（ＳＹＭ１＿ＬＳＢ＝ＳＹＭ１＿ＭＳＢ
＝０）または１（ＳＹＭ１＿ＬＳＢ＝１、ＳＹＭ１＿Ｍ
ＳＢ＝０）であるときは、信号ＥＸＴＲＥＭＥはゼロで
ある。実行ディジタル和の価が２（ＳＹＭ１＿ＬＳＢ＝
０、ＳＹＭ１＿ＭＳＢ＝１）または１であるときは、信
号ＥＸＴＲＥＭＥは高水準にある。

【００５４】信号ＳＹＭ１＿ＳＩＧＮは、実行ディジタ
ル和が負または正であるかどうかを示す。実行ディジタ
ル和が負であるときは、Ａディスパリティ選択器１０
６、Ｂディスパリティ選択器１０８、およびＣディスパ
リティ選択器１１０は正のディスパリティをもつコード
ワードを選択する。実行ディジタル和が正であるとき
は、Ａディスパリティ選択器１０６、Ｂディスパリティ
選択器１０８、およびＣディスパリティ選択器１１０は
負のディスパリティをもつコードワードを選択する。

【００５５】図５および表Ｉについて説明する。Ａディ
スパリティ選択器１０６は、信号ＳＹＭ１＿ＳＩＧＮに
応じて信号ＥＸＴＡ０〜３を形成するように、信号ＥＸ
ＴＡＭ０〜３またはＥＸＴＡＰ０〜３のいずれかを接続
する。信号ＥＸＴＡＭ０〜３は、ディスパリティ −１
（マイナス１）を持つ極値アルファベットＡ中のコード
ワードのトリット位置を表わしており、信号ＥＸＴＡＰ
０〜３は、ディスパリティ＋１（プラス１）を持つ極
値アルファベットＡ中のコードワードのトリット位置を
表わしている。Ｂディスパリティ選択器１０８は、信号
ＳＹＭ１＿ＳＩＧＮに応じて信号ＥＸＴＢ０〜３を形成
するように、信号ＥＸＴＢＭ０〜３またはＥＸＴＢＰ０
〜３のいずれかを接続する。信号ＥＸＴＢＭ０〜３は、
ディスパリティ −２（またはゼロ）を持つ極値アルフ
ァベットＢ中のコードワードのトリット位置を表わして
おり、信号ＥＸＴＢＰ０〜３は、ディスパリティ＋２
（またはゼロ）を持つ極値アルファベットＢ中のコード
ワードのトリット位置を表わしている。Ｃディスパリテ
ィ選択器１１０は、信号ＳＹＭ１＿ＳＩＧＮに応じて信
号ＥＸＴＣ０〜３を形成するように、信号ＥＸＴＣＭ０
〜３またはＥＸＴＣＰ０〜３のいずれかを接続する。信
号ＥＸＴＣＭ０〜３は、ディスパリティ −３（または
ゼロ）を持つ極値アルファベットＣ中のコードワードの
トリット位置を表わしており、信号ＥＸＴＣＰ０〜３
は、ディスパリティ＋３（またはゼロ）を持つ極値ア
ルファベットＣ中のコードワードのトリット位置を表わ
している。

【００５６】信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢ
およびＳＹＭ１＿ＡＬは、コードワードがどのアルファ
ベットから取られるかを決定し、また前に説明したよう
に、アルファベット選択器によって決定される。極値ア
ルファベット選択器１０２は、信号ＥＸＴＡ０〜３、Ｅ
ＸＴＢ０〜３またはＥＸＴＣ０〜３の３つの集合の１つ
が、信号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳ
ＹＭ１＿ＡＬＣによって選択されたアルファベットに応
じて信号ＥＸＴ０〜３を形成する。

【００５７】実行ディジタル和が非極値であるときに
は、非極値アルファベット選択器１０４が利用されて、
信号ＮＥＸＴＡ０〜３、ＮＥＸＴＢ０〜３またはＮＥＸ
ＴＣ０〜３の３つの集合の１つがアルファベット選択信
号ＳＹＭ１＿ＡＬＡ、ＳＹＭ１＿ＡＬＢおよびＳＹＭ１
＿ＡＬＣに応じて出力信号ＮＥＸＴ１〜３を形成するよ
うに接続される。表１によれば、信号ＮＥＸＴＡ０〜３
は非極値アルファベットＢのコードワードのトリット位
置を表わしており、また信号ＮＥＸＴＣ０〜３は非極値
アルファベットＣのコードワードのトリット位置を表わ
している。

【００５８】アルファベット集合選択器１００は、信号
ＥＸＴＲＥＭＥによって制御されて、信号ＥＸＴ０〜３
またはＮＥＸＴ０〜３のいずれかを接続して出力信号Ｃ
Ｗ１＿ＴＴ０〜３を形成する。したがってアルファベッ
ト集合選択器１００は、表Ｉの左側または右側のいずれ
のアルファベットを、実行ディジタル和が極値であるか
または非極値であるかにしたがって用いるかを決定す
る。

【００５９】コードワード選択器１１２への入力はクロ
ック信号ＴＸＣＬＫによってラッチされ、またＡディス
パリティ選択器１０６、Ｂディスパリティ選択器１０
８、Ｃディスパリティ選択器１１０、極値アルファベッ
ト選択器１０２、非極値アルファベット選択器１０４お
よびアルファベット集合選択器１００においては、すべ
てそれらのイネーブルおよびクロック入力はクロック信
号ＴＸＣＬＫＤ１によってラッチされ、これらの制御入
力は符号化すべきすべての新しい記号に対してクロック
信号ＴＸＣＬＫおよびＴＸＣＬＫＤ１の各周期毎に更新
される。コードワード選択器１１２は、パリティ発生器
５０のクロック動作を行なうのと同じクロック信号ＴＸ
ＣＬＫによってクロック動作を開始する。しかし、図５
に示すように第１のアルファベットコーダの別のエレメ
ントをクロック動作するクロック信号は、信号ＳＹＭ１
ＡＬＡ、ＳＹＭ１＿ＡＬＢ、およびＳＹＭ１＿ＡＬＣ
が符号化すべき新しい記号に応じてそれぞれの新しい値
に定着するための時間を持つことができるように、クロ
ック信号ＴＸＣＬＫよりも遅延しなければならない。し
たがって、クロック信号ＴＸＣＬＫＤ１は、わずかに遅
延したクロック信号ＴＸＣＬＫにすぎない。

【００６０】さらに図２に戻って説明する。３進出力シ
フトレジスタ６を並列にロードする回線７４上のクロッ
ク信号ＴＸＣＬＫＤ２は、信号ＣＷ２＿ＴＴ０〜３が出
力３進シフトレジスタへシフトされる前に定着化できる
ように、クロック信号ＴＸＣＬＫＤ１に比例して遅延す
ることが重要である。トリットはクロック信号ＴＸＣＬ
Ｋの４倍の周波数を持ち、クロック信号ＴＸＣＬＫＤ２
に比例して遅延するクロックＳＥＲＴＸＣＬＫによって
連続して出力シフトレジスタからクロック動作される。

【００６１】したがって、クロック信号ＴＸＣＬＫのエ
ッジには、符号器２への入力部に与えられた新しい記号
ペアに応じて、そのペアの第１の記号の４ビットＳＹＭ
１＿ＴＢ１〜４がコードワード選択器１１２中にラッチ
され、１列のアルファベットメモリ１１４が回線１２０
の１つによって選択される。クロック信号ＴＸＣＬＫＤ
１のエッジは次に第１のアルファベットコーダ５４の別
の回路をラッチし、新しい記号に応じて送信される新し
いコードワードが信号ＣＷ１＿ＴＴ０〜３として出力３
進シフトレジスタ６に出力される。次いでクロック信号
ＴＸＣＬＫＤ２のエッジは、３進シフトレジスタを並列
にロードし、連続して送信されるコードワードがその後
クロック信号ＴＸＣＬＫＤ２の制御の下にシフトされ
る。

【００６２】第２のアルファベットコーダ５６と出力３
進シフトレジスタ８の動作は、信号を適切に変更させた
場合には、第１のアルファベットコーダ５４と出力３進
シフトレジスタ６の動作と同じである。第１と第２のア
ルファベットコーダが並列に作動するので、通過クロッ
ク信号ＴＸＣＬＫの周期に応じて、コードワードＣＷ１
＿ＴＴ０〜３とＣＷ２＿ＴＴ０〜３のペアが記号ＳＹＭ
１＿ＴＢ０〜４とＳＹＭ２＿ＴＢ０〜４のペアから発生
する。

【００６３】図６に本発明の好ましい実施の形態にした
がう第１の実行ディジタル和計算器５８の構成を示す。
第１の実行ディジタル和計算器は４つの３進から２進へ
の変換器１７０〜１７６、マグニチュード符号計算器１
７８、２進加算器１８０、および３ビットレジスタ１８
２を有している。各３進から２進への変換器１７０〜１
７６は、入力として回線１８ａ〜１８ｄのそれぞれの３
進ビットＣＷ１＿ＴＴ０〜３を受信し、回線１８４ａ〜
１８４ｄの入力トリットの値を表わすそれぞれの信号Ｍ
ＡＧ０〜ＭＡＧ３を発生し、また回線１８６ａ〜１８６
ｄの入力トリットの符号を表わすそれぞれの信号Ｓ０〜
Ｓ３を発生し、回線７２のクロック信号ＴＸＣＬＫを受
信する。マグニチュード符号計算器１７８は入力として
信号ＭＡＧ０〜３およびＳ０〜３を受信し、回線１８８
ａ、１８８ｂ、および１８８ｃの信号ＣＷＬＳＢ、ＣＷ
ＭＳＢ、およびＣＷＳをそれぞれ出力する。２進加算器
１８０は、回線１９０ａ、１９０ｂ、および１９０ｃの
信号ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥＶ
Ｓと共に、入力として信号ＣＷＬＳＢ、ＣＷＭＳＢ、お
よびＣＷＳをそれぞれ受信し、回線６８ａ、６８ｂ、お
よび６８ｃの信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１＿ＭＳ
Ｂ、およびＳＹＭ１＿ＳＩＧＮをそれぞれ発生する。３
ビットレジスタ１８２は、３ビット入力として信号ＳＹ
Ｍ１＿ＬＳＢ、ＳＹＭ１＿ＭＳＢ０、およびＳＹＭ１＿
ＳＩＧＮを受信し、それぞれの３ビット出力として信号
ＰＲＥＶＬＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥＶＳを
発生し、クロック信号ＴＸＣＬＫによってクロック動作
される。

【００６４】符号化すべき新しい記号がクロック信号Ｔ
ＸＣＬＫの制御によって符号器２に与えられると、送信
されたばかりのコードワードのトリットが３進から２進
への変換器１７０〜１７６にラッチされ、これらのトリ
ットの２進等価値がマグニチュード符号計算器１７８内
に合計される。マグニチュード符号計算器１７８は送信
されたばかりのコードワードのディスパリティを表わす
これらのビットの和を、信号ＣＷＬＳＢ、ＣＷＭＳＢ、
およびＣＷＳとして与える。信号ＣＷＬＳＢは送信され
たばかりのコードワードのディスパリティの最下位ビッ
トを表わし、信号ＣＷＭＳＢは送信されたばかりのコー
ドワードのディスパリティの最上位ビットを表わし、ま
た信号ＣＷＳは送信されたばかりのコードワードのディ
スパリティの符号を表わす。クロック信号ＴＸＣＬＫの
制御の下に、レジスタ１８２もまた、３進から２進への
変換器１７０〜１７６にラッチされ、そのディスパリテ
ィが現在信号ＣＷＬＳＢ、ＣＷＭＳＢ、およびＣＷＳと
表わされるコードワードが送信されるのに先だって、最
下位ビット、最上位ビット、およびコードの実行ディジ
タル和計算器の符号を表わす更新された信号ＰＲＥＶＬ
ＳＢ、ＰＲＥＶＭＳＢ、およびＰＲＥＶＳを２進加算器
１８０の入力部に与える。２進加算器１８０は、信号Ｓ
ＹＭ１＿ＬＳＢ、ＳＹＭ１＿ＭＳＢ、およびＳＹＭ１＿
ＳＩＧＮによって表わされる更新された実行ディジタル
和計算器を供するために、送信されたばかりのコードワ
ードのディスパリティを実行ディジタル和計算器に加え
る。ＳＹＭ１＿ＬＳＢは現在の実行ディジタル和計算器
の最下位のビットを表わし、ＳＹＭ１＿ＭＳＢは現在の
実行ディジタル和計算器の最上位のビットを表わし、ま
たＳＹＭ１＿ＳＩＧＮは現在の実行ディジタル和計算器
の符号を表わす。信号ＳＹＭ１＿ＬＳＢ、ＳＹＭ１＿Ｍ
ＳＢ、およびＳＹＭ１＿ＳＩＧＮは次に、図５を参照し
て上記で述べたとおり、イネーブルを更新し、遅延クロ
ック信号ＴＸＣＬＫＤ１の次のエッジの第１のアルファ
ベットコーダ５４の選択回路の入力を選択する。

【００６５】第２の実行ディジタル和計算器６０は、第
１の実行ディジタル和計算器５８と同じで、コードワー
ド・ペアの第２のコードワードの対応するビットについ
て同時に演算を行なう。

【００６６】図７は図１の復号器４の構成を示すブロッ
ク線図である。図７にはまた図１の入力３進レジスタ１
０および１２が含まれる。復号器４は第１の復号化メモ
リ２００、第２の復号化メモリ２０２、第１のアルファ
ベット復号化回路２０４、第２の復号化メモリ２０６、
ビット回復回路２０８、パリティ検査器２１０、および
ＯＲゲート２１２を有する。

【００６７】第１の復号化メモリ２００は、回線４２の
信号ＣＷ１＿ＲＴ０〜３を受信し、回線４６の信号ＳＹ
Ｍ１＿ＲＢ１〜４、回線２１４ａ、２１４ｂ、および２
１４ｃのそれぞれの信号ＳＹＭ１＿ＲＸＣＷＭＳＢ、Ｓ
ＹＭ１＿ＲＸＣＷＬＳＢ、およびＳＹＭ１＿ＲＸＣＷ
Ｓ、ならびに回線２１８の信号ＣＷ１＿ＲＸＥＲＲＯＲ
を出力する。第２の復号化メモリ２０２は回線４４の信
号ＣＷ２ＲＴ０〜３を受信し、回線４６の信号ＳＹＭ
２＿ＲＢ１〜４、回線２１６ａ、２１６ｂ、および２１
６ｃのそれぞれの信号ＳＹＭ２＿ＲＸＣＷＭＳＢ、ＳＹ
Ｍ２＿ＲＸＣＷＬＳＢ、およびＳＹＭ２＿ＲＸＣＷＳ、
ならびに回線２２０の信号ＣＷ２＿ＲＸＥＲＲＯＲを出
力する。第１のアルファベット復号化回路２０４は入力
として信号ＳＹＭ１＿ＲＸＣＷＭＳＢ、ＳＹＭ１＿ＲＸ
ＣＷＬＳＢ、およびＳＹＭ１＿ＲＸＣＷＳを受信し、回
線２２４ａ、２２４ｂ、２２４ｃのそれぞれの出力ＳＹ
Ｍ１＿ＲＡＬＡ、ＳＹＭ１＿ＲＡＬＢ、およびＳＹＭ１
＿ＲＡＬＣ、ならびに回線２１５の信号ＳＹＭ１＿ＥＲ
ＲＯＲを発生する。第２のペアアルファベット復号化回
路２０６は、入力として信号ＳＹＭ１＿ＲＸＣＷＭＳ
Ｂ、ＳＹＭ１＿ＲＸＣＷＬＳＢ、およびＳＹＭ１＿ＲＸ
ＣＷＳを受信し、回線２２６ａ、２２６ｂ、２２６ｃの
それぞれの出力ＳＹＭ２＿ＲＡＬＡ、ＳＹＭ２＿ＲＡＬ
Ｂ、およびＳＹＭ２＿ＲＡＬＣ、ならびに回線２１７の
信号ＳＹＭ２＿ＥＲＲＯＲを発生する。ビット回復回路
２０８は、入力として信号ＳＹＭ１＿ＲＡＬＡ、ＳＹＭ
１＿ＲＡＬＢ、ＳＹＭ１＿ＲＡＬＣ、ＳＹＭ２＿ＲＡＬ
Ａ、ＳＹＭ２＿ＲＡＬＢ、およびＳＹＭ２＿ＲＡＬＣを
入力し、回線２２８の信号ＲＸ＿ＰＡＲと共に、出力と
して回線４６ａの信号ＳＹＭ１＿ＲＢ０、および回線４
８ａの信号ＳＹＭ２＿ＲＢ０を発生する。パリティ検査
器２１０は、入力として信号ＣＷ１＿ＲＢ０、ＣＷ２＿
ＲＢ０、およびＲＸ＿ＰＡＲを入力し、回線２３０の信
号ＰＡＲ＿ＥＲＲＯＲを発生する。ＯＲゲート２１２
は、信号ＣＷ１＿ＥＲＲＯＲ、ＣＷ２＿ＥＲＲＯＲ、Ｐ
ＡＲ＿ＥＲＲＯＲ、ＳＹＭ１＿ＥＲＲＯＲ、およびＳＹ
Ｍ２＿ＥＲＲＯＲをそれぞれ受信する５つの入力部を有
しており、回線２３２の出力ＲＸ＿ＥＲＲＯＲを発生す
る。第１と第２の復号化メモリは、回線２２２のクロッ
ク信号ＲＸＣＬＫＤ１を受信し、第１と第２のアルファ
ベット復号化回路は、クロック信号ＲＸＣＬＫばかりで
なく回線２２３のクロック信号ＲＸＣＬＫＤ２をそれぞ
れ受信し、またパリティ検査器は回線２２９のクロック
信号ＲＸＣＬＫＤ３を受信する。入力３進シフトレジス
タ１０および１２は、回線２３４のクロック信号ＲＸＳ
ＥＲＣＬＫおよび回線２２１のクロック信号ＲＸＣＬＫ
を受信する。

【００６８】作動中、回線２３４上のクロック信号ＲＸ
ＳＥＲＣＬＫの制御下において、入力３進シフトレジス
タ１０は、逐次的に１連の第１の４つのトリット・コー
ドワードを回線３８上の信号ＣＷ１ＲＸとして受信
し、また入力３進シフトレジスタ１２は、逐次的に１連
の第２の４つのトリット・コードワードを回線４０上の
信号ＣＷ２ＲＸとして受信する。同時に受信された第
１および第２のコードワードはコードワードの対を形成
する。逐次入力されたコードワードは、クロック信号Ｒ
ＸＳＥＲＣＬＫの１／４の周波数を有するクロック信号
ＲＸＣＬＫの制御下において並列に入力３進シフトレジ
スタから出力される。したがって、第１のツイストペア
接続３０上に伝送された逐次コードワードは、回線４２
ａから４０ｄ上の信号ＣＷ１ＲＴ０−３として並列形
式で現われ、また第２のツイストペア接続３２上に伝送
された逐次コードワードは、回線４４ａから４４ｄ上の
信号ＣＷ２ＲＴＯ−３として並列形式で現われる。コ
ードワードは、したがって、第１の復号化メモリ２００
および第２の復号化メモリ２０２の各１つずつに対して
の並列形式で提示される。

【００６９】第１および第２の復号化メモリはクロック
信号ＲＸＣＬＫＤ１によりクロック動作を開始するの
で、コードワードはその中でラッチされる。クロック信
号ＲＸＣＬＫＤ１は遅延クロック信号ＲＸＣＬＫであ
る。したがって、入力３進シフトレジスタの並列出力
は、出力後まもなく復号化メモリ内にクロック入力され
る。第１および第２の復号化メモリは、両方とも表ＩＶ
のような簡単なルックアップテーブルを含んでいる。

【００７０】表ＩＶは表Ｉを反転させたもので、これら
の表はラッチした３進コードワードに対しては４ビット
２進復号化とコードワード・ディスパリティを示してい
ることがわかる。それぞれのルックアップテーブル内の
の各コードワードのディスパリティを記憶するというよ
りも、それぞれのルックアップテーブルから出力された
各コードワードのコードワード・ディスパリティを計算
する回路が提供されることになる。かかる回路は、図６
に関して上記に述べたように、４つの３進−２進変換
器、マグニチュード符号計算器を使用して構成すること
ができる。

【００７１】したがって、入力信号ＣＷ１ＲＴ０−３
に応答して復号化メモリの特定の行が選択され、よって
表IVのルックアップテーブルが選択され、また特定の４
ビット２進記号が信号ＳＹＭ１ＲＢ０−４として出力
され、また入力コードワードのディスパリティが信号Ｓ
ＹＭ１ＲＸＣＷＭＳＢ、ＳＹＭ１ＲＸＣＷＬＳＢお
よびＳＹＭ１ＲＸＣＷＳ信号として出力される。ＳＹ
Ｍ１ＲＸＣＷＭＳＢは第１のコードワード・ディスパ
リティの最上位のビットであり、信号ＳＹＭ１ＲＸＣＷ
ＬＳＢは第１のコードワード・ディスパリティの最下位
のビットであり、また信号ＳＹＭ１ＲＸＣＷＳはコー
ドワード・ディスパリティの符号を表す。第１のコード
ワード・ディスパリティは、下記に記述するように、ア
ルファベットであって、そこからコードワードを符号化
したアルファベットを確定するために使用される。

【００７２】受信したコードワードのディスパリティが
ゼロのときには、復号化の目的のために、受信したコー
ドワードがその中にゼロを２つ保有しているか、または
ゼロを保有していないかを知る必要がある。本発明のこ
の実施の形態では、コードワード・ディスパリティがゼ
ロのときには、信号ＳＹＭ１ＲＸＣＷＳはコードワー
ドがゼロを２つ含んでいるかゼロを含んでいないかを指
示するために使用される。

【００７３】第２の復号化メモリの動作は第１の復号化
メモリの動作と同じであり、適切な異なる信号を伴って
いる。第２のコードワードのディスパリティは、回線２
１６ａから２１６ｃ上に２進形式で出力される。信号Ｓ
ＹＭ２ＲＸＣＷＭＳＢは第２のコードワード・ディス
パリティの最上位のビットであり、信号ＳＹＭ２ＲＸ
ＣＷＬＳＢは第２のコードワード・ディスパリティの最
下位のビットであり、また信号ＳＹＭ２ＲＸＣＷＳは
第２のコードワード・ディスパリティの符号を表す。第
２のコードワードのディスパリティは、同様に第２のコ
ードワードを符号化したアルファベットを確定するため
に使用される。

【００７４】コードワード −−−−、００００、およ
び＋＋＋＋は使用されないので、これらのコードワード
が検出したときには、復号化メモリのルックアップテー
ブルはそれぞれのエラー信号ＣＷ１ＥＲＲＯＲおよび
ＣＷ２ＥＲＲＯＲを出力する。

【００７５】第１および第２のコードワードのディスパ
リティを表すビットは、第１のアルファベット復号化２
０４および第２のアルファベット復号化２０６のそれぞ
れへの入力を形成する。第１のアルファベット復号化２
０４の動作をここで図８に関連して下記に記述する。

【００７６】図８に関して、第１のアルファベット復号
化回路は、２進加算器２４０、３ビットラッチ２４２お
よびアルファベット復号化メモリ２４４を含んでいる。
２進加算器は、信号ＳＹＭ１ＲＸＣＷＭＳＢ、ＳＹＭ
１ＲＸＣＷＬＳＢおよびＳＹＭ１ＲＸＣＷＳを第１
の入力集合として受信し、またそれぞれの回線２４６
ａ、２４６ｂおよび２４６ｃ上のＳＹＭ１ＲＸＳＵＭ
ＭＳＢ、ＳＹＭ１ＲＸＳＵＭＬＳＢおよびＳＹＭ１
ＲＸＳＵＭＳを受信する。２進加算器はそれぞれの回線
２４８ａ、２４８ｂおよび２４８ｃ上にＳＹＭ１ＲＸ
ＭＳＢ、ＳＹＭ１ＲＸＬＳＢおよびＳＹＭ１ＲＸＳを
出力する。ラッチ２４２は信号ＳＹＭ１ＲＸＭＳＢ、Ｓ
ＹＭ１ＲＸＬＳＢおよびＳＹＭ１ＲＸＳを受信し、
クロック信号ＲＸＣＬＫの制御下において信号ＳＹＭ１
ＲＸＳＵＭＭＳＢ、ＳＹＭ１ＲＸＳＵＭＬＳＢおよび
ＳＹＭ１ＲＸＳＵＭＳを出力する。アルファベット復
号化メモリは、第１の入力集合として、信号ＳＹＭ１
ＲＸＣＷＭＳＢ、ＳＹＭ１ＲＸＣＷＬＳＢおよびＳＹ
Ｍ１ＲＸＣＷＳを受信し、第２の入力集合として、信
号ＳＹＭ１ＲＸＭＳＢ、ＳＹＭ１ＲＸＬＳＢおよび
ＳＹＭ１ＲＸＳを受信し、また回線２２４ａ、２２４
ｂおよび２２４ｃ上に信号ＳＹＭ１ＲＡＬＡ、ＳＹＭ
１ＲＡＬＢおよびＳＹＭ１ＲＡＬＣを出力し、また
クロック信号ＲＸＣＬＫＤ２の制御下において信号ＳＹ
Ｍ１ＥＲＲＯＲを出力する。

【００７７】ラッチ２４２の出力上の信号ＳＹＭ１Ｒ
ＸＳＵＭＭＳＢ、ＳＹＭ１ＲＸＳＵＭＬＳＢおよびＳ
ＹＭ１ＲＸＳＵＭＳは、受信した前のコードワードま
でのコードの実行ディジタル和である、すなわちそのデ
ィスパリティが信号ＳＹＭ１ＲＸＣＷＭＳＢ、ＳＹＭ１
ＲＸＣＷＬＳＢおよびＳＹＭ１ＲＸＣＷＳとして現
在表されてるコードワードの直前に受信したコードワー
ドである。信号ＳＹＭ１ＲＸＳＵＭＭＳＢは実行ディ
ジタル和の最上位のビットを表し、信号ＳＹＭ１ＲＸ
ＳＵＭＬＳＢは実行ディジタル和の最下位のビットを表
し、また信号ＳＹＭ１ＲＸＳＵＭＳは実行ディジタル
和の符号を表す。２進加算器は、現コードワード・ディ
スパリティを前の実行ディジタル和に加えて、現在受信
しているコードワードのディスパリティを含んでいる新
しい実行ディジタル和を信号ＳＹＭ１ＲＸＭＳＢ、Ｓ
ＹＭ１ＲＸＬＳＢおよびＳＹＭ１ＲＸＳとして発生
させる。信号ＳＹＭ１ＲＸＭＳＢは新しい実行ディジ
タル和の最上位のビットを表し、信号ＳＹＭ１ＲＸＬ
ＳＢは新しい実行ディジタル和の最下位のビットを表
し、また信号ＳＹＭ１ＲＸＳは新しい実行ディジタル
和の符号を表す。

【００７８】したがって、アルファベット復号化メモリ
２４４への２つの入力集合は、受信したコードワードの
ディスパリティおよび新しいコードワードが受信された
後のコードの新しい実行ディジタル和を表す。これらの
２つの値は、クロック信号ＲＸＣＬＫＤ２の制御下にお
いて、アルファベット復号化メモリ内にラッチされる。
アルファベット復号化メモリはルックアップテーブルを
記憶する。ルックアップテーブルの内容は表Ｖに示す。

【００７９】表Ｖに関して、受信したコードワード・デ
ィスパリティはアルファベット復号化メモリの行アドレ
スを形成し、またコードの新しい実行ディジタル和はア
ルファベット復号化メモリの列アドレスを形成する。し
たがって、アルファベット復号化メモリの出力の１つは
受信したコードワードおよび新しい実行ディジタル和の
ディスパリティのマグニチュード符号に依存して高く設
定され、コードワードが符号化されたアルファベットが
確定される。上記に説明したように、コードワード・デ
ィスパリティの値がゼロのときには、ディスパリティの
符号は、コードワードがゼロを２つ有するかゼロを有し
ていないのかを指示する。よって、信号ＳＹＭ１ＲＡ
ＬＡ、ＳＹＭ１ＲＡＬＢまたはＳＹＭ１ＲＡＬＣの
１つが設定される。また受信コードワード・ディスパリ
ティおよび新実行ディジタル和の組み合わせが幾つかあ
り、これはエラーが生じたことを示すもので、このよう
な場合にはエラー信号ＳＹＭ１ＥＲＲＯＲが設定され
ることを注意すべきである。

【００８０】アルファベット復号化メモリ２４４はクロ
ック信号ＲＸＣＬＫＤ２によりクロック動作を開始し、
これは遅延クロック信号ＲＸＣＬＫＤ１であるため、ア
ルファベット復号化メモリへの入力は、ラッチ２進加算
器の出力が第１の復号化メモリ２００の最新化された出
力に応答して最新化された後に整定する時間を有する。

【００８１】第２のアルファベット復号化メモリ２０６
は、アルファベットでそこから第２のコードワードが符
号化されたアルファベットを確定するために第１の対ア
ルファベット復号化回路と全く同じ方法で同時に動作
し、したがって信号ＳＹＭ２ＲＡＬＡ、ＳＹＭ２ＲＡ
ＬＢまたはＳＹＭ２ＲＡＬＣまたはＳＹＭ２ＥＲＲ
ＯＲの１つを設定する。

【００８２】個々のアルファベットでそこから各コード
が符号化された個々のアルファベットの確定は、次に、
対の各記号の第５のビットを確定するために、ビット回
復回路２０８によって使用される。ビット回復回路は、
信号ＳＹＭ１ＲＡＬＡ、ＳＹＭ１ＲＡＬＢ、ＳＹＭ
１ＲＡＬＣ、ＳＹＭ２ＲＡＬＡ、ＳＹＭ２ＲＡＬ
ＢおよびＳＹＭ２ＲＡＬＣの現在の状態に依存して出
力ＳＹＭ１ＲＢ０、ＳＹＭ２ＲＢ０およびＲＸＰ
ＡＲを設定する組合せ論理を含んでいる。組合せ論理は
表ＶＩにしたがって出力を設定する。表ＶＩは表ＩＩＩ
を反転したものである。

【００８３】各記号のために第５ビットＳＹＭ１ＲＢ
０およびＳＹＭ２ＲＢ０を発生させて復号化を完了
し、したがって、コンピュータを介して経由されるそれ
ぞれの集合４６および４８として、記号対の２つの記号
が並列に与えられる。好ましい実施の形態はパリティー
検査器２１０の形式でエラー検出回路もまた提供し、こ
れは単一ビットエラーを迅速に検出する。パリティー検
査器２１０の動作は図９に関連して説明する。

【００８４】図９に関連して、パリティー検査器２１０
は、ラッチＳｎ−２２６０、ラッチＳｎ−１２６
２、およびラッチＳｎ２６４、２つのモジュロ−２加
算器２６６および２６８、および排他的ＯＲゲート２７
０を含んでいる。ラッチは全てクロック信号ＲＸＣＬＫ
Ｄ３であって、ビット回復回路２０８の出力がパリティ
ー検査器内にラッチされる前に第１および第２のアルフ
ァベット復号化回路の最新化された出力に応答して整定
する時間を持てるようにクロック信号ＲＸＣＬＫＤ２関
連して遅延せしめられるクロック信号ＲＸＣＬＫＤ３に
よりクロック動作を開始する。

【００８５】モジュロ−２加算器２６６および２６８
は、それぞれ２つの入力および１つの出力を有する。モ
ジュロ−２加算器２６６は１つの入力としてラッチＳｎ
−２２６０の出力を受信し、またもう１つの入力として
回線４８ａ上にビットＳＹＭ２ＲＢ０を受信する。モ
ジュロ−２加算器２６６の出力は、その入力のモジュロ
−２の和であり、ラッチＳｎ−１２６２への入力を形
成する。モジュロ−２加算器２６８は１つの入力として
回線４６ａ上にビットＳＹＭ１ＲＢ０を受信し、もう
１つの入力としてラッチＳｎ−１２６２の出力を受信
する。モジュロ−２加算器２６８の出力は、その入力の
モジュロ−２の和であり、ラッチＳｎ−２６４への入力
を形成する。ラッチＳｎ−２６４の出力は回線２７２上
に信号ＭＡＴＣＨＰＡＲＩＴＹを形成し、またＳｎ−ラ
ッチ２６０への入力を形成する。排他的ＯＲは２つの入
力を受信し：回線２２８上に信号ＲＸ−ＰＡＲおよび回
線２７２上に信号ＭＡＴＣＨＰＡＲＩＴＹ、また出力回
路２７１上に信号ＰＡＲＥＲＲＯＲを発生させる。

【００８６】パリティ検査器２１０は、排他的ＯＲゲー
ト２７０を除き、符号器のパリティー発生器５０と全く
同じである。信号ＭＡＴＣＨＰＡＲＩＴＹは、パリティ
発生器５０内に信号ＴＸＰＡＲを発生させるために使
われたように、対応する記号対の回復ビットを使用して
パリティ検査器内に発生する。したがって、信号ＭＡＴ
ＣＨＰＡＲＩＴＹが回復パリティビットＲＸＰＡＲと
同一でないときには、エラーが生じていることになり信
号ＰＡＲＥＲＲＯＲが設定される。

【００８７】全てのエラー信号ＰＡＲＥＲＲＯＲ、Ｃ
Ｗ１ＥＲＲＯＲ、ＳＹＭ１ＥＲＲＯＲ、ＣＷ２Ｅ
ＲＲＯＲ、ＳＹＭ２ＥＲＲＯＲは復号器４のＯＲゲー
ト２１２に入力され、ＯＲゲートの出力は復号器４を制
御する回路にエラーのフラグを立てるために用いられる
エラー信号ＲＸＥＲＲＯＲを形成する。

【００８８】クロック信号ＲＸＣＬＫ、ＲＸＣＬＫＤ
１、ＲＸＣＬＫＤ２、ＲＸＣＬＫＤ３およびＲＸＳＥＲ
ＣＬＫのクロック信号源は、本発明の範囲を超えるもの
である。各クロック信号ＲＸＣＬＫＤ１、ＲＸＣＬＫＤ
２、ＲＸＣＬＫＤ３およびＲＸＳＥＲＣＬＫは、クロッ
クＲＸＣＬＫから誘導することもできる。クロックＲＸ
ＣＬＫはクロック信号ＴＸＣＬＫから誘導し、またクロ
ック信号ＴＸＣＬＫに同期させることもできる。別の方
法として、クロック信号ＲＸＣＬＫは、オーバーサンプ
リングなどの技術を使用して復号器の所で入コードワー
ドをから回復することもできる。

【００８９】上記の好ましい実施の形態において、記号
の符号化用のコードワードを選択するためのアルファベ
ットグループは、コードの実行ディジタル和をはじめ種
々のパラｍを使用して選択できることを説明した。これ
らのグループを選択するために実行ディジタル和を使用
することにより、コードワードの実行ディジタル和は有
限のバウンド内に維持されることになる。しかし、他の
異なる公知の技術を使用してアルファベットグループを
選択することも可能である。かかる技術の１つに、符号
化データをスクランブルし、このスクランブルしたデー
タを使用してコードワードを選択するためのアルファベ
ットグループを無作為に選択するものも含まれる。この
ような技術によれば、コードが有限のバウンド内に留ま
る確率が高いために統計的に直流平衡化されるコードが
達成される。

【００９０】

【表１】

【００９１】

【表２】

【００９２】

【表３】

【００９３】

【表４】

【００９４】

【表５】

【００９５】

【表６】

【００９６】

【表７】

【００９７】

【表８】

【図面の簡単な説明】

【図１】本発明を実施するための伝送回路および受信回
路のブロック線図。

【図２】図１の伝送回路で使用することのできる符号器
のブロック線図。

【図３】本発明の好ましい実施の形態にしたがうパリテ
ィ発生器の構成の説明図。

【図４】図３のパリティ発生器の状態変換を示す格子
図。

【図５】本発明の好ましい実施の形態にしたがうアルフ
ァベット符号器の構成の説明図。

【図６】本発明の好ましい実施の形態にしたがう実行デ
ィジタル和を計算するための回路の説明図。

【図７】図１の受信回路で使用することのできる複号器
のブロック線図。

【図８】本発明の好ましい実施の形態にしたがうアルフ
ァベット復号器の構成の説明図。

【図９】本発明の好ましい実施の形態にしたがうパリテ
ィ検査器の構成の説明図。

【符号の説明】

２符号器４復号器６出力３進シフトレジスタ１０入力３進シフトレジスタ５０パリティ発生器５２アルファベット選択器５４第１のアルファベットコーダ５８第１の実行ディジタル和計算器１００アルファベット集合選択器１０２極値アルファベット選択器１０４非極値アルファベット選択器１０６Ａディスパリティ選択器１７０３進−２進変換器１７８マグニチュード符号計算器１８０２進加算器１８２３ビットレジスタ２００第１の復号化メモリ２０４第１のアルファベット復号化回路２０８ビット回復回路２１０パリティ検査器２１２理論和ゲート２４０２進加算器２４２ラッチ２４４アルファベット復号化メモリ２６６モジュロ２加算器２７０排他的ＯＲゲート

Claims

【特許請求の範囲】

【請求項１】５ビット記号を４トリットのコードワード
に符号化する方法であって、４トリットコードワードの４８の組み合わせから３つの
グループを限定する段階であって、各グループが１６の
コードワードを含み、１グループ内の各コードワードが
そのグループ内の他のいずれのコードワードからも少な
くとも２のハミング距離を有しており、また各コードワ
ードが前記５ビット記号から選ばれた４ビットの特定の
組み合わせと関係しているグループを限定する段階と、
前記グループの１つを選択する段階と、前記５ビット記号からの４ビットにしたがって前記グル
ープからコードワードを選択する段階とを含むことを特
徴とする方法。
【請求項２】請求項１記載の方法であって、逐次符号化記号の実行ディジタル和を用いて前記グルー
プを選択することを特徴とする方法。
【請求項３】請求項１または２に記載の方法であって、さらに追加のビットを、前記５ビット記号の他のビット
に応じて発生し、且つ前記実行ディジタル和と共に前記
追加のビットと前記他のビットを用いて前記グループを
選択する段階を含むことを特徴とする方法。
【請求項４】請求項３記載の方法であって、前記追加ビットがパリティビットであることを特徴とす
る方法。
【請求項５】請求項４記載の方法であって、追加ビットを発生する前記段階が重畳機能を使用するこ
とを特徴とする方法。
【請求項６】データ伝送回路であって、５つの２進ビットを有する一連の記号を受信するための
入力回路と、各５ビット記号を４つの３進トリットを有するコードワ
ードに符号化するための符号化回路と、一連の４つのトリットコードワードを伝送する出力回路
とを有し、前記符号化回路が、４つのトリットコードワードの４８
の組み合わせから限定された１６のコードワードをそれ
ぞれ含む３つのグループの１つを選択するグループ選択
回路を含み、１つのグループ内の各コードワードがその
グループ内の他のいずれのコードワードからも少なくと
も２のハミング距離を有し、各コードワードが前記５ビ
ット記号から選択された４ビットの特定の組み合わせと
関連しており、符号化回路が前記５ビット記号の４ビッ
トに応じて、ぞの記号に対して選択されたグループにし
たがって前記コードワードを発生するように操作可能で
あることを特徴とするデータ伝送回路。
【請求項７】請求項６記載の伝送回路であって、さらに逐次コードワードの実行ディジタル和を計算する
ための実行ディジタル和計算回路を有し、前記グループ
選択回路が逐次コードワードの実行ディジタル和を用い
て３つのグループの１つを選択することを特徴とする伝
送回路。
【請求項８】請求項６または７に記載の伝送回路であっ
て、前記グループ選択回路が追加のビットを５ビット記号の
他のビットに応じて発生するためのビット発生回路を含
んでおり、前記追加ビットが前記他のビットと共に前記
グループを選択するために用いられることを特徴とする
伝送回路。
【請求項９】請求項８記載の伝送回路であって、前記ビット発生回路がパリティビット発生回路であるこ
とを特徴とする伝送回路。
【請求項１０】それぞれ４つの３進トリットを有する一
連のコードワードを、それぞれ５つの２進ビットを有す
る一連の記号に復号化する方法であって、前記コードワードの各々の４つのトリットに応じて４つ
の２進ビットを発生する段階と、前記コードワードのディスパリティを決定する段階と、逐次コードワードの実行ディジタル和を計算する段階
と、３つのグループの１つを決定するために実行ディジタル
和とディスパリティを使用する段階であって、前記グル
ープの各々が４トリットコードワードの４８の組み合わ
せから選択された１６のコードワードを有しており、１
つのグループ内の各コードワードがそのグループ内の他
のいずれのコードワードからも少なくとも２のハミング
距離を有しており、各コードワードが４ビットの特定の
組み合わせと関係している段階と、前記記号を限定するために前記決定されたグループにし
たがって４つの２進ビットの各集合に対して第５のビッ
トを発生する段階とを有することを特徴とする方法。
【請求項１１】請求項１０に記載の方法であって、前記決定されたグループにしたがって第１のパリティビ
ットを発生する段階と、前記第５の２進ビットに応じて第２のパリティビットを
発生する段階と、前記第１および第２のパリティビットを比較する段階と
を有し、前記ビットの差がエラーを示すことを特徴とす
る方法。
【請求項１２】請求項１１に記載の方法であって、第２のパリティビットを発生する段階が重畳機能を使用
することを特徴とする方法。
【請求項１３】データ受信回路であって、それぞれ４つのトリットを有する一連のコードワードを
受信する入力回路と、コードワードをそれぞれ４つの２進ビットを有する一連
の記号に変換するための変換回路と、各コードワードのディスパリティを決定するための回路
と、逐次コードワードの実行ディジタル和を計算するための
回路と、実行ディジタル和とディスパリティとに応じて決定され
たそれぞれのグループにしたがって第５の２進ビットを
発生するための発生回路であって、前記グループが前記
記号が符号化されたコードワードの３つのグループの１
つであり、各グループが４トリットコードワードの４８
の組み合わせから限定された１６のコードワードを有
し、１つのグループ内の各コードワードがそのグループ
内の他のいずれのコードワードからも少なくとも２のハ
ミング距離を有し、各コードワードが４つのビットの特
定の組み合わせと関係している発生回路と、それぞれ４つの２進ビットの前記集合とビット発生回路
によって発生した第５ビットとを含む記号を発生するた
めの出力回路とを有することを特徴とするデータ受信回
路。
【請求項１４】請求項１３に記載のデータ受信回路であ
って、前記決定されたグループにしたがって第１のパリティビ
ットを発生するための第１のパリティビット発生器と、前記第５の２進ビットに応じて第２のパリティビットを
発生するための第２のパリティビット発生器と、前記第１および第２のパリティビットを比較するための
比較回路とを有するエラーチェック回路を含み、前記ビ
ットの差がエラーを示すことを特徴とするデータ受信回
路。
【請求項１５】請求項１から５もしくは請求項１０から
１２のいずれかに記載の方法または請求項６から９のい
ずれかに記載の回路において、実行ディジタル和が＋２よりも小さく−２よりも大きい
ときの使用のために、前記グループが、＋１のディスパ
リティを有するコードワードを含む第１のグループと、 −１のディスパリティを有するコードワードを含む第２
のグループと、ゼロのディスパリティを有するコードワードを含む第３
のグループとを有することを特徴とする方法または回
路。
【請求項１６】請求項１５に記載の方法において、実行ディジタル和が±２に等しいときの使用のために、
更に６つのグループが３つのペア中に配置されており、
各ペアが各記号用に一致したディスパリティまたは反対
のディスパリティを持つ１ペアのコードワードを含んで
おり、第１のペアが＋１または−１のディスパリティを有する
コードワードを含み、第２のペアが＋２または−２のディスパリティを有する
コードワードを含み、また第３のグループが＋３または−３のディスパリティ
を有するコードワードを含むことを特徴とする方法。
【請求項１７】請求項１６に記載の方法において、第２のペアと第３のペアがさらにゼロのディスパリティ
を持つコードワードを含んでおり、ゼロのディスパリテ
ィを持つこれらのコードワードがそれら自体でペアとな
っていることを特徴とする方法。
【請求項１８】請求項１７に記載の方法において、第２のペアがゼロのディスパリティを持つがゼロを有し
ないコードワードを含んでおり、また第３のペアがゼロ
のディスパリティと２つのゼロを含んでいることを特徴
とする方法。