JPH0833653B2 - Mask pattern verification method - Google Patents
Mask pattern verification methodInfo
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- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマスクパターン検証方法、特にLSIなどの集
積回路製造用マスクパターンのレイアウトデータを高速
かつ確実に検証する方法に関する。Description: TECHNICAL FIELD The present invention relates to a mask pattern verification method, and more particularly to a method for verifying layout data of a mask pattern for manufacturing integrated circuits such as LSIs at high speed and reliably.
［従来の技術］ 集積回路、特に大規模集積回路（LSI）は、通常、以
下のプロセスを経て製造される。[Prior Art] An integrated circuit, particularly a large scale integrated circuit (LSI) is usually manufactured through the following processes.
（イ）システム使用に基づき、LSIの機能使用を作成
し、システムの誤動作の詳細を設計する機能設計プロセ
ス。(B) A function design process that creates LSI function usage based on system usage and designs the details of system malfunction.
（ロ）ゲートとゲートの接続関係、すなわち論理回路構
成に主眼をおいた設計を行う論理設計プロセス。(B) A logic design process that focuses on the connection relationship between gates, that is, the logic circuit configuration.
（ハ）LSIの製造条件に基づき、使用するトランジスタ
の形状や電気特性などを設計するデバイス設計プロセ
ス。(C) A device design process that designs the shape and electrical characteristics of the transistors used based on the LSI manufacturing conditions.
（ニ）論理セルライブラリに使用する基本論理単位とデ
バイス設計によって得られたトランジスタライブラリを
組み合せて基本回路または回路セルの設計を行い回路シ
ミュレータにより性能を予測する回路設計プロセス。(D) A circuit design process in which the basic logic unit used in the logic cell library and the transistor library obtained by device design are combined to design a basic circuit or circuit cell, and the performance is predicted by a circuit simulator.
（ホ）LSIマスクパターンを作成するレイアウト設計プ
ロセス。(E) Layout design process for creating LSI mask patterns.
（ヘ）レイアウト設計プロセスのマスクパターンを用い
てLSIを製造する製造プロセス。(F) A manufacturing process for manufacturing an LSI using the mask pattern of the layout design process.
これら各プロセスのうち、特に（ホ）のレイアウト設
計プロセスはLSI設計の中で最も重要なプロセスの１つ
であり、LSIの性能の死命を制する作業であるとも言わ
れている。Of these processes, the layout design process (e) is one of the most important processes in LSI design, and is said to be the work that controls the death of the performance of the LSI.
このため、レイアウト設計後のデータは再度、論理シ
ミュレータや回路シミュレータなどによって検証を行う
必要がある。マスクパターンデータの誤りには、LSIの
製造条件から決まる幾何学的な設計規則（デザインルー
ル）に違反した誤りや与えられた論理接続が実現してい
ない誤りなどがあり、これらの誤りを検出するための種
々の方法が考えられている。このうち、与えられた論理
接続が実現していない誤りを検出する方法としては、第
３図に示すようにマスクパターンデータから論理接続情
報を抽出し、回路図データから抽出された論理接続デー
タと照合して検証を行う方法が広く用いられている。Therefore, it is necessary to verify the data after the layout design again by using a logic simulator or a circuit simulator. Errors in the mask pattern data include errors that violate geometrical design rules (design rules) determined by the manufacturing conditions of the LSI, errors that do not realize the given logical connection, and these errors are detected. Various methods have been considered. Among them, as a method of detecting an error in which a given logical connection is not realized, as shown in FIG. 3, logical connection information is extracted from the mask pattern data and the logical connection data extracted from the circuit diagram data is used. A method of collating and verifying is widely used.
［発明が解決しようとする課題］ しかしながら、従来のマスクパターン検証方法におい
てはいくつかの問題が生じていた。第４図にLSI回路図
の一例を、そして第５図にこの回路図に基づいてCAD装
置（Computer Aided Design）により作成したマスクパ
ターンのレイアウトデータを示す。通常、LSIを製造す
る際には、例えばＰ型シリコン基板上にＮ型層をエピタ
キシャル成長させ、P+を前記Ｐ型シリコン基板に達する
まで形成して抵抗やトランジスタ等の各素子が形成され
るランド領域を分離する。そして、このＮ型ランド領域
に順次不純物を混入させてP+、P-、N+等の領域を形成し
て素子を構成する。例えば、形成される素子が抵抗の場
合には、Al配線が接続される端子部にP+を形成し、更に
このP+領域間をP-領域で接続することにより形成するこ
とができるが、こうして形成された抵抗素子を所定の動
作値に設定するためには第５図に示すように抵抗素子
R1、R2が形成されたランド領域14を所定の電圧VCCAなる
電圧でプルアップする必要がある。また、抵抗R3につい
ても同様にそのランド領域16を所定の電圧値VCCBでプル
アップする。[Problems to be Solved by the Invention] However, some problems have occurred in the conventional mask pattern verification method. FIG. 4 shows an example of an LSI circuit diagram, and FIG. 5 shows layout data of mask patterns created by a CAD device (Computer Aided Design) based on this circuit diagram. Generally, when manufacturing an LSI, for example, an N-type layer is epitaxially grown on a P-type silicon substrate and P + is formed until it reaches the P-type silicon substrate to form a land on which elements such as resistors and transistors are formed. Separate the areas. Then, impurities are sequentially mixed into the N-type land region to form regions of P + , P − , N +, etc. to form an element. For example, when the element to be formed is a resistor, it can be formed by forming P + in the terminal portion to which the Al wiring is connected and further connecting the P + regions with the P − region, In order to set the resistance element thus formed to a predetermined operating value, as shown in FIG.
It is necessary to pull up the land region 14 in which R 1 and R 2 are formed with a predetermined voltage V CC A. Similarly, with respect to the resistor R 3 , the land region 16 is also pulled up with a predetermined voltage value V CC B.
さて、CAD装置により作成されたマスクパターンのレ
イアウトデータを回路図と照合して検証する場合、例え
ば抵抗R1とトランジスタQ1との接続状態を検出する場合
には回路図データとレイアウトデータのそれぞれの接続
状態を抽出して照合すれば良く、コンピュータを用いて
自動照合可能である。ところが、抵抗R1、R2並びにR3が
形成されているランド領域14、16がそれぞれ所定の電圧
値VCCA、VCCBにてプルアップされていることを検証する
には、オペレータが第４図の回路図を見ながら目視で照
合しなければならず、検証時間の増大を招くとともに確
実な検証を行うことが困難であるという問題があった。Now, when verifying the layout data of the mask pattern created by the CAD device against the circuit diagram, for example, when detecting the connection state between the resistor R 1 and the transistor Q 1 , the circuit diagram data and the layout data respectively It suffices to extract the connection state of and collate, and it is possible to automatically collate using a computer. However, in order to verify that the land regions 14 and 16 in which the resistors R 1 , R 2 and R 3 are formed are pulled up at predetermined voltage values V CC A and V CC B, respectively, the operator Since it is necessary to visually check while looking at the circuit diagram of FIG. 4, there is a problem that the verification time is increased and it is difficult to perform a reliable verification.
本発明は上記従来の課題に鑑みなされたものであり、
その目的は従来目視検証を行わざるを得なかった接続状
態をもコンピュータで自動的に検証でき、検証時間の短
縮化とともに信頼性の高いマスクパターン検証方法を提
供することにある。The present invention has been made in view of the above conventional problems,
An object of the invention is to provide a mask pattern verification method that can automatically verify the connection state, which has conventionally been forced to be visually verified, by a computer, shorten the verification time, and have high reliability.
［課題を解決するための手段］ 上記目的を達成するために、本発明のマスクパターン
検証方法は抵抗素子とこの抵抗素子が形成されるランド
領域との間にダイオード素子を仮設し、前記仮設ダイオ
ード素子を回路図データに付加し、この仮設ダイオード
素子が付加された回路図データとマスクパターンデータ
とを照合することを特徴としている。[Means for Solving the Problems] In order to achieve the above-mentioned object, the mask pattern verification method of the present invention provides a temporary diode element between a resistance element and a land region where the resistance element is formed, An element is added to the circuit diagram data, and the circuit diagram data to which the temporary diode element is added is compared with the mask pattern data.
［作用］ このように本発明のマスクパターン検証方法は本来存
在しないダイオード素子を回路図データに新たに付加
し、この仮設ダイオード素子により抵抗素子とランド領
域との接続状態を検証することを可能とするものであ
る。すなわち、Ｎ型エピタキシャル層からなるランド領
域にＰ型の抵抗素子を形成し、このＮ型ランド領域を所
定の電圧値でプルアップした場合、Ｐ型の抵抗素子とＮ
型のランド領域とで寄生のダイオードが生じる。この寄
生のダイオードをあたかも現実に存在するかの如く回路
図データに付加し、こうして付加された回路図データと
マスクパターンデータとを照合することにより、抵抗素
子とランド領域との接続を抵抗素子とダイオード素子及
びダイオード素子と所定の電源端子との接続状態に置き
換えることができ、他の接続状態と同様に自動検証を行
うことが可能となる。[Operation] As described above, in the mask pattern verification method of the present invention, it is possible to newly add a diode element which does not originally exist to the circuit diagram data and verify the connection state between the resistance element and the land region by this temporary diode element. To do. That is, when a P-type resistance element is formed in a land region formed of an N-type epitaxial layer and this N-type land region is pulled up with a predetermined voltage value, the P-type resistance element and the N-type resistance element are
A parasitic diode is generated in the land region of the mold. The parasitic diode is added to the circuit diagram data as if it actually exists, and the circuit diagram data thus added and the mask pattern data are collated to connect the resistance element and the land area to each other. The diode element and the connection state between the diode element and a predetermined power supply terminal can be replaced, and the automatic verification can be performed like other connection states.
［実施例］ 以下、図面を用いながら本発明に係るマスクパターン
検証方法の好適な実施例を説明する。[Embodiment] A preferred embodiment of a mask pattern verification method according to the present invention will be described below with reference to the drawings.
第１図はマスクパターンのレイアウトデータをもとに
製造されるべきLSIの断面構造を示す説明図である。既
に述べたように、LSIを製造する際にはＰ型シリコン基
板18上にＮ型層20をエピタキシャル形成する。そして、
P+分離領域22にてＮ型エピタキシャル層20を互いに電気
的に分離して各種素子が形成されるランド領域を形成す
る。こうして分離されたランド領域に抵抗素子を形成す
るには、Ｎ型ランド領域に複数のP+領域24を不純物を混
入させて形成し、この複数のP+領域24をP-領域26で接続
することにより形成することができる。そして、P+領域
24にAl配線28を接続する。更に、このようにP-領域26に
て形成された抵抗素子を所定の特性値とするために、第
１図に示すようにＮ型ランド領域にN+領域30を形成して
Al配線し所定の電圧値VCCでプルアップする。FIG. 1 is an explanatory diagram showing a sectional structure of an LSI to be manufactured based on layout data of a mask pattern. As described above, when manufacturing an LSI, the N-type layer 20 is epitaxially formed on the P-type silicon substrate 18. And
The N type epitaxial layer 20 is electrically isolated from each other in the P + isolation region 22 to form a land region where various elements are formed. Thus in forming the resistive element to separate the land regions is a plurality of P + region 24 formed by doping impurity in the N-type land area, the plurality of P + regions 24 P - connecting the region 26 Can be formed. And the P + region
The Al wiring 28 is connected to 24. Further, in order to make the resistance element thus formed in the P − region 26 have a predetermined characteristic value, an N + region 30 is formed in the N type land region as shown in FIG.
Wire Al and pull up at a specified voltage V CC .
さて、このようにして形成される抵抗素子に着目して
みると、抵抗素子の両端に形成されたP+領域24とＮ型ラ
ンド領域との間に図中一点鎖線で示すようにPN接合、す
なわちダイオード接合32が実現されていることがわか
る。本発明はこのダイオード接合をたくみに利用して検
証の自動化を図ったものである。すなわち、既に述べた
ように、第４図に示された回路図データに基づいてマス
クパターンのレイアウトデータを作成すると第５図に示
すようなレイアウトとなるが、第５図に示されたレイア
ウトデータを検証するに際しては、従来のようにこの第
５図のレイアウトデータのもととなった第４図の回路図
からその論理接続を抽出して照合するのではなく、第２
図の回路図に示すように所定の電圧値でプルアップされ
る抵抗R1、R2、R3の両端に第１図において一点鎖線で示
された寄生ダイオードに対応させてダイオードを仮設
し、仮設ダイオードが付加された新たな回路図データに
基づいてレイアウトデータを検証するのである。Now, paying attention to the resistance element formed in this manner, a PN junction is formed between the P + region 24 and the N-type land region formed at both ends of the resistance element, as shown by a dashed line in the figure, That is, it can be seen that the diode junction 32 is realized. The present invention aims to automate the verification by utilizing this diode junction as a stack. That is, as described above, when the layout data of the mask pattern is created based on the circuit diagram data shown in FIG. 4, the layout becomes as shown in FIG. 5, but the layout data shown in FIG. When verifying, the logical connection is extracted from the circuit diagram of FIG. 4 which is the source of the layout data of FIG.
As shown in the circuit diagram of the figure, a diode is provisionally installed at both ends of the resistors R 1 , R 2 , and R 3 that are pulled up by a predetermined voltage value, corresponding to the parasitic diode shown by the chain line in FIG. The layout data is verified based on the new circuit diagram data to which the temporary diode is added.
このように新たにダイオードが付加された回路図にて
レイアウトデータを検証すると、所定の電圧値にプルア
ップされる抵抗素子の接続状態は抵抗素子と所定の電源
に接続された仮設ダイオードの接続状態として認識する
ことができ、従って、この接続関係を他の接続状態と同
様に論理接続情報としてこの回路図データから抽出し、
レイアウトデータと照合することにより自動的に検証を
行うことが可能となるのである。When the layout data is verified with the circuit diagram with the new diode added in this way, the connection state of the resistance element that is pulled up to the predetermined voltage value is the connection state of the resistance element and the temporary diode connected to the predetermined power supply. Therefore, this connection relation is extracted from this circuit diagram data as logical connection information like other connection states,
By collating with the layout data, it becomes possible to automatically perform verification.
［発明の効果］ 以上説明したように、本発明に係るマスクパターン検
証方法によれば従来目視で行っていた検証をも自動化す
ることが可能となり、検証時間の大幅な短縮とともに確
実に各素子の接続状態を検出することができる。[Effects of the Invention] As described above, according to the mask pattern verification method of the present invention, it is possible to automate verification that has been conventionally performed by visual inspection. The connection status can be detected.
第１図は本発明に係るマスクパターン検証方法における
仮設ダイオードの存在を示す説明図、 第２図は同実施例の回路図、 第３図乃至第５図は従来のマスクパターン検証方法の説
明図である。 18……Ｐ型基板 20……Ｎ型エピタキシャル層 22……P+分離領域 26……抵抗素子 28……Al配線 32……仮設ダイオードFIG. 1 is an explanatory view showing the existence of a temporary diode in a mask pattern verification method according to the present invention, FIG. 2 is a circuit diagram of the same embodiment, and FIGS. 3 to 5 are explanatory views of a conventional mask pattern verification method. Is. 18 …… P type substrate 20 …… N type epitaxial layer 22 …… P + isolation region 26 …… Resistance element 28 …… Al wiring 32 …… Temporary diode
Claims (1)
てなる集積回路を製造するためのマスクパターンデータ
と予め与えられた回路図データとを照合し、マスクパタ
ーンにおける各素子の接続状態を検証するマスクパター
ン検証方法において、 抵抗素子とこの抵抗素子が形成されるランド領域との間
にダイオード素子を仮設し、 前記仮設ダイオード素子を前記回路図データに付加し、 この仮設ダイオード素子が付加された回路図データと前
記マスクパターンデータを照合して抵抗素子の接続状態
を検証することを特徴とするマスクパターン検証方法。1. A connection state of each element in a mask pattern by comparing mask pattern data for manufacturing an integrated circuit in which a plurality of elements including resistors are formed on a substrate with previously given circuit diagram data. In the mask pattern verification method for verifying, the diode element is temporarily installed between the resistance element and the land region where the resistance element is formed, the temporary diode element is added to the circuit diagram data, and the temporary diode element is added. A method for verifying a mask pattern, comprising verifying the connection state of a resistance element by comparing the generated circuit diagram data with the mask pattern data.
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| JPH03152542A JPH03152542A (en) | 1991-06-28 |
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Family Cites Families (2)
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|---|---|---|---|---|
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1989
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Also Published As
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| JPH03152542A (en) | 1991-06-28 |
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