JPH0833653B2 - マスクパターン検証方法 - Google Patents
マスクパターン検証方法Info
- Publication number
- JPH0833653B2 JPH0833653B2 JP29325689A JP29325689A JPH0833653B2 JP H0833653 B2 JPH0833653 B2 JP H0833653B2 JP 29325689 A JP29325689 A JP 29325689A JP 29325689 A JP29325689 A JP 29325689A JP H0833653 B2 JPH0833653 B2 JP H0833653B2
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- JP
- Japan
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- mask pattern
- circuit diagram
- data
- resistance element
- diode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
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- 238000012795 verification Methods 0.000 title claims description 18
- 238000010586 diagram Methods 0.000 claims description 22
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- 238000012938 design process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
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Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマスクパターン検証方法、特にLSIなどの集
積回路製造用マスクパターンのレイアウトデータを高速
かつ確実に検証する方法に関する。
積回路製造用マスクパターンのレイアウトデータを高速
かつ確実に検証する方法に関する。
［従来の技術］ 集積回路、特に大規模集積回路（LSI）は、通常、以
下のプロセスを経て製造される。
下のプロセスを経て製造される。
（イ）システム使用に基づき、LSIの機能使用を作成
し、システムの誤動作の詳細を設計する機能設計プロセ
ス。
し、システムの誤動作の詳細を設計する機能設計プロセ
ス。
（ロ）ゲートとゲートの接続関係、すなわち論理回路構
成に主眼をおいた設計を行う論理設計プロセス。
成に主眼をおいた設計を行う論理設計プロセス。
（ハ）LSIの製造条件に基づき、使用するトランジスタ
の形状や電気特性などを設計するデバイス設計プロセ
ス。
の形状や電気特性などを設計するデバイス設計プロセ
ス。
（ニ）論理セルライブラリに使用する基本論理単位とデ
バイス設計によって得られたトランジスタライブラリを
組み合せて基本回路または回路セルの設計を行い回路シ
ミュレータにより性能を予測する回路設計プロセス。
バイス設計によって得られたトランジスタライブラリを
組み合せて基本回路または回路セルの設計を行い回路シ
ミュレータにより性能を予測する回路設計プロセス。
（ホ）LSIマスクパターンを作成するレイアウト設計プ
ロセス。
ロセス。
（ヘ）レイアウト設計プロセスのマスクパターンを用い
てLSIを製造する製造プロセス。
てLSIを製造する製造プロセス。
これら各プロセスのうち、特に（ホ）のレイアウト設
計プロセスはLSI設計の中で最も重要なプロセスの１つ
であり、LSIの性能の死命を制する作業であるとも言わ
れている。
計プロセスはLSI設計の中で最も重要なプロセスの１つ
であり、LSIの性能の死命を制する作業であるとも言わ
れている。
このため、レイアウト設計後のデータは再度、論理シ
ミュレータや回路シミュレータなどによって検証を行う
必要がある。マスクパターンデータの誤りには、LSIの
製造条件から決まる幾何学的な設計規則（デザインルー
ル）に違反した誤りや与えられた論理接続が実現してい
ない誤りなどがあり、これらの誤りを検出するための種
々の方法が考えられている。このうち、与えられた論理
接続が実現していない誤りを検出する方法としては、第
３図に示すようにマスクパターンデータから論理接続情
報を抽出し、回路図データから抽出された論理接続デー
タと照合して検証を行う方法が広く用いられている。
ミュレータや回路シミュレータなどによって検証を行う
必要がある。マスクパターンデータの誤りには、LSIの
製造条件から決まる幾何学的な設計規則（デザインルー
ル）に違反した誤りや与えられた論理接続が実現してい
ない誤りなどがあり、これらの誤りを検出するための種
々の方法が考えられている。このうち、与えられた論理
接続が実現していない誤りを検出する方法としては、第
３図に示すようにマスクパターンデータから論理接続情
報を抽出し、回路図データから抽出された論理接続デー
タと照合して検証を行う方法が広く用いられている。
［発明が解決しようとする課題］ しかしながら、従来のマスクパターン検証方法におい
てはいくつかの問題が生じていた。第４図にLSI回路図
の一例を、そして第５図にこの回路図に基づいてCAD装
置（Computer Aided Design）により作成したマスクパ
ターンのレイアウトデータを示す。通常、LSIを製造す
る際には、例えばＰ型シリコン基板上にＮ型層をエピタ
キシャル成長させ、P+を前記Ｐ型シリコン基板に達する
まで形成して抵抗やトランジスタ等の各素子が形成され
るランド領域を分離する。そして、このＮ型ランド領域
に順次不純物を混入させてP+、P-、N+等の領域を形成し
て素子を構成する。例えば、形成される素子が抵抗の場
合には、Al配線が接続される端子部にP+を形成し、更に
このP+領域間をP-領域で接続することにより形成するこ
とができるが、こうして形成された抵抗素子を所定の動
作値に設定するためには第５図に示すように抵抗素子
R1、R2が形成されたランド領域14を所定の電圧VCCAなる
電圧でプルアップする必要がある。また、抵抗R3につい
ても同様にそのランド領域16を所定の電圧値VCCBでプル
アップする。
てはいくつかの問題が生じていた。第４図にLSI回路図
の一例を、そして第５図にこの回路図に基づいてCAD装
置（Computer Aided Design）により作成したマスクパ
ターンのレイアウトデータを示す。通常、LSIを製造す
る際には、例えばＰ型シリコン基板上にＮ型層をエピタ
キシャル成長させ、P+を前記Ｐ型シリコン基板に達する
まで形成して抵抗やトランジスタ等の各素子が形成され
るランド領域を分離する。そして、このＮ型ランド領域
に順次不純物を混入させてP+、P-、N+等の領域を形成し
て素子を構成する。例えば、形成される素子が抵抗の場
合には、Al配線が接続される端子部にP+を形成し、更に
このP+領域間をP-領域で接続することにより形成するこ
とができるが、こうして形成された抵抗素子を所定の動
作値に設定するためには第５図に示すように抵抗素子
R1、R2が形成されたランド領域14を所定の電圧VCCAなる
電圧でプルアップする必要がある。また、抵抗R3につい
ても同様にそのランド領域16を所定の電圧値VCCBでプル
アップする。
さて、CAD装置により作成されたマスクパターンのレ
イアウトデータを回路図と照合して検証する場合、例え
ば抵抗R1とトランジスタQ1との接続状態を検出する場合
には回路図データとレイアウトデータのそれぞれの接続
状態を抽出して照合すれば良く、コンピュータを用いて
自動照合可能である。ところが、抵抗R1、R2並びにR3が
形成されているランド領域14、16がそれぞれ所定の電圧
値VCCA、VCCBにてプルアップされていることを検証する
には、オペレータが第４図の回路図を見ながら目視で照
合しなければならず、検証時間の増大を招くとともに確
実な検証を行うことが困難であるという問題があった。
イアウトデータを回路図と照合して検証する場合、例え
ば抵抗R1とトランジスタQ1との接続状態を検出する場合
には回路図データとレイアウトデータのそれぞれの接続
状態を抽出して照合すれば良く、コンピュータを用いて
自動照合可能である。ところが、抵抗R1、R2並びにR3が
形成されているランド領域14、16がそれぞれ所定の電圧
値VCCA、VCCBにてプルアップされていることを検証する
には、オペレータが第４図の回路図を見ながら目視で照
合しなければならず、検証時間の増大を招くとともに確
実な検証を行うことが困難であるという問題があった。
本発明は上記従来の課題に鑑みなされたものであり、
その目的は従来目視検証を行わざるを得なかった接続状
態をもコンピュータで自動的に検証でき、検証時間の短
縮化とともに信頼性の高いマスクパターン検証方法を提
供することにある。
その目的は従来目視検証を行わざるを得なかった接続状
態をもコンピュータで自動的に検証でき、検証時間の短
縮化とともに信頼性の高いマスクパターン検証方法を提
供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明のマスクパターン
検証方法は抵抗素子とこの抵抗素子が形成されるランド
領域との間にダイオード素子を仮設し、前記仮設ダイオ
ード素子を回路図データに付加し、この仮設ダイオード
素子が付加された回路図データとマスクパターンデータ
とを照合することを特徴としている。
検証方法は抵抗素子とこの抵抗素子が形成されるランド
領域との間にダイオード素子を仮設し、前記仮設ダイオ
ード素子を回路図データに付加し、この仮設ダイオード
素子が付加された回路図データとマスクパターンデータ
とを照合することを特徴としている。
［作用］ このように本発明のマスクパターン検証方法は本来存
在しないダイオード素子を回路図データに新たに付加
し、この仮設ダイオード素子により抵抗素子とランド領
域との接続状態を検証することを可能とするものであ
る。すなわち、Ｎ型エピタキシャル層からなるランド領
域にＰ型の抵抗素子を形成し、このＮ型ランド領域を所
定の電圧値でプルアップした場合、Ｐ型の抵抗素子とＮ
型のランド領域とで寄生のダイオードが生じる。この寄
生のダイオードをあたかも現実に存在するかの如く回路
図データに付加し、こうして付加された回路図データと
マスクパターンデータとを照合することにより、抵抗素
子とランド領域との接続を抵抗素子とダイオード素子及
びダイオード素子と所定の電源端子との接続状態に置き
換えることができ、他の接続状態と同様に自動検証を行
うことが可能となる。
在しないダイオード素子を回路図データに新たに付加
し、この仮設ダイオード素子により抵抗素子とランド領
域との接続状態を検証することを可能とするものであ
る。すなわち、Ｎ型エピタキシャル層からなるランド領
域にＰ型の抵抗素子を形成し、このＮ型ランド領域を所
定の電圧値でプルアップした場合、Ｐ型の抵抗素子とＮ
型のランド領域とで寄生のダイオードが生じる。この寄
生のダイオードをあたかも現実に存在するかの如く回路
図データに付加し、こうして付加された回路図データと
マスクパターンデータとを照合することにより、抵抗素
子とランド領域との接続を抵抗素子とダイオード素子及
びダイオード素子と所定の電源端子との接続状態に置き
換えることができ、他の接続状態と同様に自動検証を行
うことが可能となる。
［実施例］ 以下、図面を用いながら本発明に係るマスクパターン
検証方法の好適な実施例を説明する。
検証方法の好適な実施例を説明する。
第１図はマスクパターンのレイアウトデータをもとに
製造されるべきLSIの断面構造を示す説明図である。既
に述べたように、LSIを製造する際にはＰ型シリコン基
板18上にＮ型層20をエピタキシャル形成する。そして、
P+分離領域22にてＮ型エピタキシャル層20を互いに電気
的に分離して各種素子が形成されるランド領域を形成す
る。こうして分離されたランド領域に抵抗素子を形成す
るには、Ｎ型ランド領域に複数のP+領域24を不純物を混
入させて形成し、この複数のP+領域24をP-領域26で接続
することにより形成することができる。そして、P+領域
24にAl配線28を接続する。更に、このようにP-領域26に
て形成された抵抗素子を所定の特性値とするために、第
１図に示すようにＮ型ランド領域にN+領域30を形成して
Al配線し所定の電圧値VCCでプルアップする。
製造されるべきLSIの断面構造を示す説明図である。既
に述べたように、LSIを製造する際にはＰ型シリコン基
板18上にＮ型層20をエピタキシャル形成する。そして、
P+分離領域22にてＮ型エピタキシャル層20を互いに電気
的に分離して各種素子が形成されるランド領域を形成す
る。こうして分離されたランド領域に抵抗素子を形成す
るには、Ｎ型ランド領域に複数のP+領域24を不純物を混
入させて形成し、この複数のP+領域24をP-領域26で接続
することにより形成することができる。そして、P+領域
24にAl配線28を接続する。更に、このようにP-領域26に
て形成された抵抗素子を所定の特性値とするために、第
１図に示すようにＮ型ランド領域にN+領域30を形成して
Al配線し所定の電圧値VCCでプルアップする。
さて、このようにして形成される抵抗素子に着目して
みると、抵抗素子の両端に形成されたP+領域24とＮ型ラ
ンド領域との間に図中一点鎖線で示すようにPN接合、す
なわちダイオード接合32が実現されていることがわか
る。本発明はこのダイオード接合をたくみに利用して検
証の自動化を図ったものである。すなわち、既に述べた
ように、第４図に示された回路図データに基づいてマス
クパターンのレイアウトデータを作成すると第５図に示
すようなレイアウトとなるが、第５図に示されたレイア
ウトデータを検証するに際しては、従来のようにこの第
５図のレイアウトデータのもととなった第４図の回路図
からその論理接続を抽出して照合するのではなく、第２
図の回路図に示すように所定の電圧値でプルアップされ
る抵抗R1、R2、R3の両端に第１図において一点鎖線で示
された寄生ダイオードに対応させてダイオードを仮設
し、仮設ダイオードが付加された新たな回路図データに
基づいてレイアウトデータを検証するのである。
みると、抵抗素子の両端に形成されたP+領域24とＮ型ラ
ンド領域との間に図中一点鎖線で示すようにPN接合、す
なわちダイオード接合32が実現されていることがわか
る。本発明はこのダイオード接合をたくみに利用して検
証の自動化を図ったものである。すなわち、既に述べた
ように、第４図に示された回路図データに基づいてマス
クパターンのレイアウトデータを作成すると第５図に示
すようなレイアウトとなるが、第５図に示されたレイア
ウトデータを検証するに際しては、従来のようにこの第
５図のレイアウトデータのもととなった第４図の回路図
からその論理接続を抽出して照合するのではなく、第２
図の回路図に示すように所定の電圧値でプルアップされ
る抵抗R1、R2、R3の両端に第１図において一点鎖線で示
された寄生ダイオードに対応させてダイオードを仮設
し、仮設ダイオードが付加された新たな回路図データに
基づいてレイアウトデータを検証するのである。
このように新たにダイオードが付加された回路図にて
レイアウトデータを検証すると、所定の電圧値にプルア
ップされる抵抗素子の接続状態は抵抗素子と所定の電源
に接続された仮設ダイオードの接続状態として認識する
ことができ、従って、この接続関係を他の接続状態と同
様に論理接続情報としてこの回路図データから抽出し、
レイアウトデータと照合することにより自動的に検証を
行うことが可能となるのである。
レイアウトデータを検証すると、所定の電圧値にプルア
ップされる抵抗素子の接続状態は抵抗素子と所定の電源
に接続された仮設ダイオードの接続状態として認識する
ことができ、従って、この接続関係を他の接続状態と同
様に論理接続情報としてこの回路図データから抽出し、
レイアウトデータと照合することにより自動的に検証を
行うことが可能となるのである。
［発明の効果］ 以上説明したように、本発明に係るマスクパターン検
証方法によれば従来目視で行っていた検証をも自動化す
ることが可能となり、検証時間の大幅な短縮とともに確
実に各素子の接続状態を検出することができる。
証方法によれば従来目視で行っていた検証をも自動化す
ることが可能となり、検証時間の大幅な短縮とともに確
実に各素子の接続状態を検出することができる。
第１図は本発明に係るマスクパターン検証方法における
仮設ダイオードの存在を示す説明図、 第２図は同実施例の回路図、 第３図乃至第５図は従来のマスクパターン検証方法の説
明図である。 18……Ｐ型基板 20……Ｎ型エピタキシャル層 22……P+分離領域 26……抵抗素子 28……Al配線 32……仮設ダイオード
仮設ダイオードの存在を示す説明図、 第２図は同実施例の回路図、 第３図乃至第５図は従来のマスクパターン検証方法の説
明図である。 18……Ｐ型基板 20……Ｎ型エピタキシャル層 22……P+分離領域 26……抵抗素子 28……Al配線 32……仮設ダイオード
Claims (1)
- 【請求項１】基板上に抵抗を含む複数の素子が形成され
てなる集積回路を製造するためのマスクパターンデータ
と予め与えられた回路図データとを照合し、マスクパタ
ーンにおける各素子の接続状態を検証するマスクパター
ン検証方法において、 抵抗素子とこの抵抗素子が形成されるランド領域との間
にダイオード素子を仮設し、 前記仮設ダイオード素子を前記回路図データに付加し、 この仮設ダイオード素子が付加された回路図データと前
記マスクパターンデータを照合して抵抗素子の接続状態
を検証することを特徴とするマスクパターン検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29325689A JPH0833653B2 (ja) | 1989-11-09 | 1989-11-09 | マスクパターン検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29325689A JPH0833653B2 (ja) | 1989-11-09 | 1989-11-09 | マスクパターン検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03152542A JPH03152542A (ja) | 1991-06-28 |
| JPH0833653B2 true JPH0833653B2 (ja) | 1996-03-29 |
Family
ID=17792473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29325689A Expired - Lifetime JPH0833653B2 (ja) | 1989-11-09 | 1989-11-09 | マスクパターン検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833653B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822969B2 (ja) | 1996-01-29 | 1998-11-11 | 日本電気株式会社 | 集積回路マスクパターンの検証方法 |
| CN104155845A (zh) * | 2014-07-30 | 2014-11-19 | 京东方科技集团股份有限公司 | 一种掩膜板检测装置和方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288323A (ja) * | 1985-10-15 | 1987-04-22 | Fujitsu Ltd | マスクパタ−ンの検査方法 |
| JPS62178973A (ja) * | 1986-02-01 | 1987-08-06 | Ibiden Co Ltd | プリント配線板用のパタ−ン設計図の検査方法 |
-
1989
- 1989-11-09 JP JP29325689A patent/JPH0833653B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03152542A (ja) | 1991-06-28 |
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