JPH0833780B2 - バイポ−ラ集積回路 - Google Patents
バイポ−ラ集積回路Info
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- JPH0833780B2 JPH0833780B2 JP60065047A JP6504785A JPH0833780B2 JP H0833780 B2 JPH0833780 B2 JP H0833780B2 JP 60065047 A JP60065047 A JP 60065047A JP 6504785 A JP6504785 A JP 6504785A JP H0833780 B2 JPH0833780 B2 JP H0833780B2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/18—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高耐圧のバイポーラ集積回路に関するもの
である。
である。
（従来の技術） 従来、高耐圧の集積回路を実現する場合、第14図の方
法がとられていた。１は集積回路内部の回路網であり、
集積回路本来の機能を果す部分である。VCCは正の電源
入力、VEEは負の電源入力である。
法がとられていた。１は集積回路内部の回路網であり、
集積回路本来の機能を果す部分である。VCCは正の電源
入力、VEEは負の電源入力である。
この場合、回路網１を構成する素子の大部分を占める
NPNトランジスタをダイオードとして使用する等、特別
な場合を除いてほとんどのNPNトランジスタのコレク
タ、エミッタ間には最悪のケースでは電源入力電圧にほ
ぼ等しい電圧がかかるので、NPNトランジスタのベース
開放時のコレクタ、エミッタ間耐圧（以下VCEOという）
は電源入力電圧以上必要となる。
NPNトランジスタをダイオードとして使用する等、特別
な場合を除いてほとんどのNPNトランジスタのコレク
タ、エミッタ間には最悪のケースでは電源入力電圧にほ
ぼ等しい電圧がかかるので、NPNトランジスタのベース
開放時のコレクタ、エミッタ間耐圧（以下VCEOという）
は電源入力電圧以上必要となる。
NPNトランジスタのVCEOはその集積回路のプロセスに
よって決定されるが、NPNトランジスタのVCEOが高くと
れるプロセスを、この場合、高耐圧プロセスと呼ぶこと
にする。
よって決定されるが、NPNトランジスタのVCEOが高くと
れるプロセスを、この場合、高耐圧プロセスと呼ぶこと
にする。
第14図の場合、高耐圧の集積回路を実現するために
は、高耐圧プロセスを用いる必要がある。
は、高耐圧プロセスを用いる必要がある。
このような構成では次のような問題があった。
高耐圧プロセスは不純物濃度が低いため、比抵抗が高
くなり、同じ電流容量のトランジスタであれば、エミッ
タの占有面積を大きくとる必要がある。又、素子そのも
の或いは素子間に高い電圧が印加されるため、マスクル
ール（マスクとマスクとの間隔）を大きくとる必要があ
る。
くなり、同じ電流容量のトランジスタであれば、エミッ
タの占有面積を大きくとる必要がある。又、素子そのも
の或いは素子間に高い電圧が印加されるため、マスクル
ール（マスクとマスクとの間隔）を大きくとる必要があ
る。
このため、高耐圧プロセスはチップ面積が非常に大き
くなり、チップ面積が大きくなった分だけ歩留りが悪く
なると共に、ウェハー当りの取り個数が格段に減ること
になる。又、不純物濃度が低く、マスクルールを大きく
とる必要があるので、トランジスタの直流電流増幅率h
FEが低くなると共に、同じ機能を実現する場合、どうし
ても素子数が増えたり、機能が低下することになる。更
に、高耐圧プロセスは一般的でなく、プロセス自体高価
なプロセスである。
くなり、チップ面積が大きくなった分だけ歩留りが悪く
なると共に、ウェハー当りの取り個数が格段に減ること
になる。又、不純物濃度が低く、マスクルールを大きく
とる必要があるので、トランジスタの直流電流増幅率h
FEが低くなると共に、同じ機能を実現する場合、どうし
ても素子数が増えたり、機能が低下することになる。更
に、高耐圧プロセスは一般的でなく、プロセス自体高価
なプロセスである。
これ等の理由により、高耐圧プロセスはコストアップ
になるという問題があったが、高耐圧プロセスの耐圧よ
りも高い耐圧の集積回路は実現できないことは言うまで
もない。
になるという問題があったが、高耐圧プロセスの耐圧よ
りも高い耐圧の集積回路は実現できないことは言うまで
もない。
そこで、高耐圧プロセスを用いずに高耐圧の集積回路
を実現しようとした場合、NPNトランジスタのVCEOより
も電源入力電圧の方が高くなるので、コレクタ、エミッ
タ間にかかる電圧が、VCEOを超えるNPNトランジスタに
おいては、VCEOを超えないようにするための特別な回路
をそれぞれのNPNトランジスタに追加する必要がある
が、その場合、極端に素子数を増やしたり、回路を追加
することにより、性能を低下させる問題がある。又、回
路によっては、機能上、全く前述のような回路が追加で
きない場合もある。
を実現しようとした場合、NPNトランジスタのVCEOより
も電源入力電圧の方が高くなるので、コレクタ、エミッ
タ間にかかる電圧が、VCEOを超えるNPNトランジスタに
おいては、VCEOを超えないようにするための特別な回路
をそれぞれのNPNトランジスタに追加する必要がある
が、その場合、極端に素子数を増やしたり、回路を追加
することにより、性能を低下させる問題がある。又、回
路によっては、機能上、全く前述のような回路が追加で
きない場合もある。
この問題を解決するために、前述の従来例を改善した
ものとして第15図の回路が考えられる。第15図は高耐圧
プロセスを用いず、集積回路本来の機能を果す集積回路
内部の回路網１以外に、定電圧素子２、NPNトランジス
タ３、抵抗器４の集積回路内部素子からなる、電源入力
電圧をNPNトランジスタ以下に下げるための回路を使っ
て電源入力電圧を降下させ、回路網１に電圧を供給する
ことにより、回路網１のNPNトランジスタにVCEO以上の
電圧がかからないようにし、更に、電源入力電圧を降下
させる回路のNPNトランジスタ３のコレクタ、エミッタ
と回路網１とを電源に対して直列に接続することによ
り、そのコレクタ、エミッタ間にVCEO以上の電圧がかか
らないように構成したものである。
ものとして第15図の回路が考えられる。第15図は高耐圧
プロセスを用いず、集積回路本来の機能を果す集積回路
内部の回路網１以外に、定電圧素子２、NPNトランジス
タ３、抵抗器４の集積回路内部素子からなる、電源入力
電圧をNPNトランジスタ以下に下げるための回路を使っ
て電源入力電圧を降下させ、回路網１に電圧を供給する
ことにより、回路網１のNPNトランジスタにVCEO以上の
電圧がかからないようにし、更に、電源入力電圧を降下
させる回路のNPNトランジスタ３のコレクタ、エミッタ
と回路網１とを電源に対して直列に接続することによ
り、そのコレクタ、エミッタ間にVCEO以上の電圧がかか
らないように構成したものである。
第15図の回路で、例えば、回路網１の消費電流I1が4m
A、NPNトランジスタ３の最低直流電流増幅率hFEを40、
定電圧素子２の動作電圧VZ2が16.7V、集積回路のプロセ
スはNPNトランジスタ３のVCEOが24V保証のもの（以下24
Vプロセスという）を採用したと仮定して説明する。
A、NPNトランジスタ３の最低直流電流増幅率hFEを40、
定電圧素子２の動作電圧VZ2が16.7V、集積回路のプロセ
スはNPNトランジスタ３のVCEOが24V保証のもの（以下24
Vプロセスという）を採用したと仮定して説明する。
NPNトランジスタ３に必要がベース電流IB3は次式で求
められる。
められる。
IB3＝IC3/hFE…… （１） hFE≫１のとき、 IB3≒IE/hFE ＝４〔mA〕/40＝0.1〔mA〕…… （２） 定電圧素子の動作電圧があまり変動しないようにするに
は、その動作電流IZ2を0.1mA程度以上流しておく必要が
あるので、IZ2の最低値を0.1mAとする。
は、その動作電流IZ2を0.1mA程度以上流しておく必要が
あるので、IZ2の最低値を0.1mAとする。
NPNトランジスタ３のコレクタ、エミッタ間電圧降下
の最低値を2V（これ以上小さくすると、抵抗器４の抵抗
値が低くなって、消費電流が増え、又、これ以上大きく
すると、抵抗器４の抵抗値が高くなり、電流入力電圧範
囲が狭くなる。）とし、電源入力電圧（VCC、VEE間電
圧）の動作範囲を（回路網の最低動作電圧＋2V）〜40V
とし、NPNトランジスタ３のベース、エミッタ間電圧V
BE3を0.7Vとすると、抵抗器４の抵抗値R4は次式で求め
られる。
の最低値を2V（これ以上小さくすると、抵抗器４の抵抗
値が低くなって、消費電流が増え、又、これ以上大きく
すると、抵抗器４の抵抗値が高くなり、電流入力電圧範
囲が狭くなる。）とし、電源入力電圧（VCC、VEE間電
圧）の動作範囲を（回路網の最低動作電圧＋2V）〜40V
とし、NPNトランジスタ３のベース、エミッタ間電圧V
BE3を0.7Vとすると、抵抗器４の抵抗値R4は次式で求め
られる。
抵抗器４を6.5kΩとして、第15図の回路を動作させた場
合、回路網１に印加される電圧（以下内部バイアス電圧
という）と電源入力電圧の関係は第16図のようになり、
内部バイアス電圧は、 VZ2−VBE3＝16.7〔Ｖ〕−0.7〔Ｖ〕 ＝16〔Ｖ〕 で安定化されてしまう。
合、回路網１に印加される電圧（以下内部バイアス電圧
という）と電源入力電圧の関係は第16図のようになり、
内部バイアス電圧は、 VZ2−VBE3＝16.7〔Ｖ〕−0.7〔Ｖ〕 ＝16〔Ｖ〕 で安定化されてしまう。
内部バイアス電圧は16Vを超える電圧がかからないの
で、回路網１の中の素子は24Vプロセスで全く問題はな
い。NPNトランジスタ３のVCEOは24Vなので、集積回路の
耐圧は、 16〔Ｖ〕（内部バイアス電圧）＋24〔Ｖ〕（VCEO） ＝40〔Ｖ〕…… （４） となり、耐圧を40Vにすることができる。そのときの集
積回路の消費電流は第17図のようになり、電流入力電圧
40V時の消費電流ICCは次式で求められる。
で、回路網１の中の素子は24Vプロセスで全く問題はな
い。NPNトランジスタ３のVCEOは24Vなので、集積回路の
耐圧は、 16〔Ｖ〕（内部バイアス電圧）＋24〔Ｖ〕（VCEO） ＝40〔Ｖ〕…… （４） となり、耐圧を40Vにすることができる。そのときの集
積回路の消費電流は第17図のようになり、電流入力電圧
40V時の消費電流ICCは次式で求められる。
従って、集積回路本来の機能を果すための消費電流4mA
の1.87倍の消費電流となり、非常に電力効率が悪い。
又、消費電力は、 電源入力電圧×ICC＝40〔Ｖ〕×7.48〔mA〕 ＝299〔mW〕…… （７） となるので、許容損失の小さいパッケージ、例えば、フ
ラットパッケージ等（例:14ピンフラットパッケージの
許容損失は周囲温度75℃において190mW）にはとうてい
収めることができない。
の1.87倍の消費電流となり、非常に電力効率が悪い。
又、消費電力は、 電源入力電圧×ICC＝40〔Ｖ〕×7.48〔mA〕 ＝299〔mW〕…… （７） となるので、許容損失の小さいパッケージ、例えば、フ
ラットパッケージ等（例:14ピンフラットパッケージの
許容損失は周囲温度75℃において190mW）にはとうてい
収めることができない。
そこで、集積回路の消費電力を小さくさせるために、
第18図の回路が考えられる。この回路の構成及び動作は
第15図と全く同じであるが、消費電力の大きい抵抗器４
のみを集積回路外部に出し、集積回路の消費電力を低減
させ、許容損失の小さいパッケージに収めようとしたも
ので、第18図の場合の消費電力は次式で計算できる。
第18図の回路が考えられる。この回路の構成及び動作は
第15図と全く同じであるが、消費電力の大きい抵抗器４
のみを集積回路外部に出し、集積回路の消費電力を低減
させ、許容損失の小さいパッケージに収めようとしたも
ので、第18図の場合の消費電力は次式で計算できる。
抵抗器の消費電力＝（40〔Ｖ〕−VZ2）×（IZ2＋IB3） ＝（40〔Ｖ〕−16.7〔Ｖ〕）×（3.48
〔mA〕＋0.1〔mA〕） ＝83.4〔mW〕…… （８） 第18図の集積回路の消費電力 ＝第15図の消費電力−抵抗器の消費電力 ＝299〔mW〕−83.4〔mW〕＝216〔mW〕…… （９） 第18図の場合でも、14ピンのフラットパッケージに収
めることは無理であり、もう少しピン数の多い許容損失
の大きいパッケージに収める必要がある。又、集積回路
の引出端子が１本余分に必要となり、ボンディングパッ
ドが１個余分に必要となるので、チップ面積が大きくな
ったり、ピン数を１本増やす必要があるので、集積回路
のコストアップを招く。又、外付抵抗器が１本増えるの
で、設計も煩わしく、抵抗器１本分余分のスペースを必
要とし、抵抗器１本分だけコストアップになる上、電力
効率が悪くなることは言うまでもない。
〔mA〕＋0.1〔mA〕） ＝83.4〔mW〕…… （８） 第18図の集積回路の消費電力 ＝第15図の消費電力−抵抗器の消費電力 ＝299〔mW〕−83.4〔mW〕＝216〔mW〕…… （９） 第18図の場合でも、14ピンのフラットパッケージに収
めることは無理であり、もう少しピン数の多い許容損失
の大きいパッケージに収める必要がある。又、集積回路
の引出端子が１本余分に必要となり、ボンディングパッ
ドが１個余分に必要となるので、チップ面積が大きくな
ったり、ピン数を１本増やす必要があるので、集積回路
のコストアップを招く。又、外付抵抗器が１本増えるの
で、設計も煩わしく、抵抗器１本分余分のスペースを必
要とし、抵抗器１本分だけコストアップになる上、電力
効率が悪くなることは言うまでもない。
尚、第15図の回路で消費電力を小さくするために抵抗
器４の抵抗値を高くする方法もあるが、抵抗器４が6.5k
Ωの場合、入力電圧と内部バイアス電圧の電位差は第16
図の如く低入力電圧領域（電源入力電圧が18V以下）で
は2Vであるが、抵抗器４が高抵抗値になれば、電源入力
電圧と内部バイアスの電位差が大きくなり、その電位差
分だけ、動作電源入力電圧範囲が狭くなってしまう。
器４の抵抗値を高くする方法もあるが、抵抗器４が6.5k
Ωの場合、入力電圧と内部バイアス電圧の電位差は第16
図の如く低入力電圧領域（電源入力電圧が18V以下）で
は2Vであるが、抵抗器４が高抵抗値になれば、電源入力
電圧と内部バイアスの電位差が大きくなり、その電位差
分だけ、動作電源入力電圧範囲が狭くなってしまう。
（発明が解決しようとする問題点） このような従来の方法では、前述のように集積回路の
消費電力が大きくなったり、集積回路の外付抵抗器を接
続するための余分な端子が必要になるという問題があっ
た。
消費電力が大きくなったり、集積回路の外付抵抗器を接
続するための余分な端子が必要になるという問題があっ
た。
本発明は、このような問題を解決するもので、外付抵
抗器を必要とすることなく、又、集積回路の消費電力を
大きくすることなく、低い耐圧のプロセスで高耐圧のバ
イポーラ集積回路を提供することを目的とするものであ
る。
抗器を必要とすることなく、又、集積回路の消費電力を
大きくすることなく、低い耐圧のプロセスで高耐圧のバ
イポーラ集積回路を提供することを目的とするものであ
る。
（問題点を解決するための手段） 本発明は、この問題を解決するために、抵抗器の代り
に定電流源を用い、定電圧素子に定電流源でバイアス電
流を流すことにより、電源入力電圧が高くなったときの
消費電流を小さくし、消費電力を小さくするものであ
る。
に定電流源を用い、定電圧素子に定電流源でバイアス電
流を流すことにより、電源入力電圧が高くなったときの
消費電流を小さくし、消費電力を小さくするものであ
る。
（作用） 低い耐圧のプロセスで、高耐圧の定電流源を実現する
ことにより、低い耐圧のプロセスで、高耐圧、低消費電
力の集積回路を実現できる。
ことにより、低い耐圧のプロセスで、高耐圧、低消費電
力の集積回路を実現できる。
（実施例） 第１図は本発明の基本的な原理を説明するための回路
図で、第15図及び第18図の符号と同一符号のものは同一
部分を示しており、５は定電圧素子、６は定電圧素子５
及びPNPトランジスタ７のベース電流を或る程度以上流
すためのインピーダンス素子、８はカレントミラー、９
は抵抗器で、これ等の素子によって定電流源を構成して
いる。尚、回路網１、定電圧素子２及びNPNトランジス
タ３の内部バイアス電圧は16Vを超える電圧がかからな
く、回路網１の中の素子は24Vプロセスで全く問題のな
いように構成されている。
図で、第15図及び第18図の符号と同一符号のものは同一
部分を示しており、５は定電圧素子、６は定電圧素子５
及びPNPトランジスタ７のベース電流を或る程度以上流
すためのインピーダンス素子、８はカレントミラー、９
は抵抗器で、これ等の素子によって定電流源を構成して
いる。尚、回路網１、定電圧素子２及びNPNトランジス
タ３の内部バイアス電圧は16Vを超える電圧がかからな
く、回路網１の中の素子は24Vプロセスで全く問題のな
いように構成されている。
今、定電圧素子２に必要が動作電流IZ2及びNPNトラン
ジスタ３に必要なベース電流IB3を第15図の場合と同様
各々0.1mA、電流伝達率を２倍、定電圧素子５の動作電
圧VZを6V、PNPトランジスタ７の最低直流電流増幅率hFE
を10と仮定すると、 I8＝IB3＋IZ2＝0.1〔mA〕＋0.1〔mA〕 ＝0.2〔mA〕…… （10） カレントミラー８の電流伝達率は２であるので、 IE7＝I8/2＝0.2〔mA〕/2 ＝0.1〔mA〕…… （11） 抵抗器９の抵抗値R9はPNPトランジスタ７のVBE、カレン
トミラー８の内部の入力側PNPトランジスタ７のVBEが0.
7Vであると仮定すると、次式で求められる。
ジスタ３に必要なベース電流IB3を第15図の場合と同様
各々0.1mA、電流伝達率を２倍、定電圧素子５の動作電
圧VZを6V、PNPトランジスタ７の最低直流電流増幅率hFE
を10と仮定すると、 I8＝IB3＋IZ2＝0.1〔mA〕＋0.1〔mA〕 ＝0.2〔mA〕…… （10） カレントミラー８の電流伝達率は２であるので、 IE7＝I8/2＝0.2〔mA〕/2 ＝0.1〔mA〕…… （11） 抵抗器９の抵抗値R9はPNPトランジスタ７のVBE、カレン
トミラー８の内部の入力側PNPトランジスタ７のVBEが0.
7Vであると仮定すると、次式で求められる。
PNPトランジスタ７のコレクタ電流IC7と必要なベース電
流は次式で求められる。
流は次式で求められる。
IB7＝IC7/hFE＝0.091〔mA〕/10 ＝0.009〔mA〕…… （14） 定電圧素子５の動作電流は、定電圧素子２と同様の理由
で0.1mA流すことにすると、 I6＝IZ5＋IB7 ＝0.1〔mA〕＋0.009〔mA〕 ＝0.109〔mA〕…… （15） となり、インピーダンス素子６に流す電流I6は0.109mA
に設定する必要がある。インピーダンス素子６を、例え
ば、定電流素子であると仮定すると、入力電圧に関係な
くI6は一定となり、IZ5、VZ5、IB7、IE7、IC7、I8、
IZ2、VZ2、IB8は全て一定となるので、消費電力と電源
入力電圧の関係は第２図の実線のように入力電圧に関係
なく一定となり、消費電流ICCはI1が第15図の場合と同
様に4mAであるので、次式で求められる。
で0.1mA流すことにすると、 I6＝IZ5＋IB7 ＝0.1〔mA〕＋0.009〔mA〕 ＝0.109〔mA〕…… （15） となり、インピーダンス素子６に流す電流I6は0.109mA
に設定する必要がある。インピーダンス素子６を、例え
ば、定電流素子であると仮定すると、入力電圧に関係な
くI6は一定となり、IZ5、VZ5、IB7、IE7、IC7、I8、
IZ2、VZ2、IB8は全て一定となるので、消費電力と電源
入力電圧の関係は第２図の実線のように入力電圧に関係
なく一定となり、消費電流ICCはI1が第15図の場合と同
様に4mAであるので、次式で求められる。
ICC＝I6＋IC7＋IZ2＋I1 ＝0.109〔mA〕＋0.091〔mA〕＋0.1〔mA〕＋４〔m
A〕 ＝4.3〔mA〕…… （16） 従って、集積回路本来の機能を果すための消費電流4mA
の1.08倍の消費電流でよいことになる。
A〕 ＝4.3〔mA〕…… （16） 従って、集積回路本来の機能を果すための消費電流4mA
の1.08倍の消費電流でよいことになる。
又、消費電力は、 消費電力＝入力電圧×ICC ＝40〔Ｖ〕×4.3〔mA〕 ＝172〔mW〕…… （17） と低く、例えば、14ピンのフラットパッケージにも収め
ることができる。
ることができる。
尚、前述の（12）式でR9が46kΩと高い抵抗値になっ
ているが、もしR9を低くしたい場合は、カレントミラー
８の電流伝達率を１にすれば、R9は半分の23kΩとする
ことができる。
ているが、もしR9を低くしたい場合は、カレントミラー
８の電流伝達率を１にすれば、R9は半分の23kΩとする
ことができる。
第３図は内部バイアス電圧と電源入力電圧の関係を示
した図で、カレントミラー８の出力側PNPトランジスタ
７のコレクタ、エミッタ飽和電圧はコレクタウォールを
施せば寄生効果を防ぐことができるので、0.3V程度まで
飽和する。この場合、低入力電圧領域における電源入力
電圧と内部バイアス電圧の電位差、即ち、NPNトランジ
スタ３のVCE3は VCE3＝0.3〔Ｖ〕＋VBE3 ＝0.3〔Ｖ〕＋0.7〔Ｖ〕 ＝１〔Ｖ〕…… （18） となり、低入力電圧領域（電源入力電圧が17V以下）に
おける電源入力電圧と内部バイアス電圧の電位差は1Vと
なるので、動作電源入力電圧範囲は（回路網の最低動作
電圧＋1V）〜40Vとなる。カレントミラー８の出力側ト
ランジスタにコレクタウォールを施さない場合は、コレ
クタ、エミッタ飽和電圧は0.7Vとなり、低入力電圧領域
における電源入力電圧と内部バイアス電圧の電位差は1.
4Vとなるので、動作電源入力電圧範囲は（回路網の最低
動作電圧＋1.4V）〜40Vとなる。
した図で、カレントミラー８の出力側PNPトランジスタ
７のコレクタ、エミッタ飽和電圧はコレクタウォールを
施せば寄生効果を防ぐことができるので、0.3V程度まで
飽和する。この場合、低入力電圧領域における電源入力
電圧と内部バイアス電圧の電位差、即ち、NPNトランジ
スタ３のVCE3は VCE3＝0.3〔Ｖ〕＋VBE3 ＝0.3〔Ｖ〕＋0.7〔Ｖ〕 ＝１〔Ｖ〕…… （18） となり、低入力電圧領域（電源入力電圧が17V以下）に
おける電源入力電圧と内部バイアス電圧の電位差は1Vと
なるので、動作電源入力電圧範囲は（回路網の最低動作
電圧＋1V）〜40Vとなる。カレントミラー８の出力側ト
ランジスタにコレクタウォールを施さない場合は、コレ
クタ、エミッタ飽和電圧は0.7Vとなり、低入力電圧領域
における電源入力電圧と内部バイアス電圧の電位差は1.
4Vとなるので、動作電源入力電圧範囲は（回路網の最低
動作電圧＋1.4V）〜40Vとなる。
インピーダンス素子６が定電流素子でなく、抵抗器で
ある場合を想定してみる。低入力電圧領域の電源入力電
圧と内部バイアスの電位差を1V、内部バイアス電圧を16
Vとして抵抗器の抵抗値R6は次式で求められる。
ある場合を想定してみる。低入力電圧領域の電源入力電
圧と内部バイアスの電位差を1V、内部バイアス電圧を16
Vとして抵抗器の抵抗値R6は次式で求められる。
電源入力電圧40VにおけるI6は、 入力電圧が17V以上の領域で変化してもVZ5は変化しない
ので、IE7、IB7、I8、IZ2、IB3、I1は変化しない。
ので、IE7、IB7、I8、IZ2、IB3、I1は変化しない。
又、電源入力電圧40Vにおける消費電力ICCは、 ICC＝I6＋IC7＋IZ2＋I1 ＝0.337〔mA〕＋0.091〔mA〕＋0.1〔mA〕＋４〔m
A〕 ＝4.53〔mA〕 となり、消費電流と電源入力電圧は第２図の破線のよう
な関係になる。
A〕 ＝4.53〔mA〕 となり、消費電流と電源入力電圧は第２図の破線のよう
な関係になる。
従って、集積回路本来の機能を果すための消費電流4m
Aの1.13倍でよいことになる。
Aの1.13倍でよいことになる。
又、消費電力は、 消費電力＝入力電圧×消費電流 ＝40〔Ｖ〕×4.53〔mA〕＝181〔mW〕 と低く、例えば、14ピンのフラットパッケージにも収め
ることができる。
ることができる。
このようにインピーダンス素子６が定電流素子であろ
うと抵抗器であろうと（実際の埋込型ジャンクションFE
Tは抵抗特性と定電流特性との合成特性となるので、完
璧な定電流素子とは言えない）、定電流素子とほぼ同様
の特性となる。一方、定電圧素子５は、ツェナーダイオ
ード又はNPNトランジスタのエミッタ、ベース間のダイ
オードを用いるが、いずれも前述のように素子、負の入
力端子VEE間の耐圧は40V以上ある。インピーダンス素子
６として使用した定電流素子は、実際には埋込型ジャン
クションFETを使用するが、この場合も前述のように40V
以上の耐圧を有する。インピーダンス素子６及び抵抗器
９は、前述のようにベース拡散抵抗、バルク抵抗のいず
れも40V以上の耐圧を有する。
うと抵抗器であろうと（実際の埋込型ジャンクションFE
Tは抵抗特性と定電流特性との合成特性となるので、完
璧な定電流素子とは言えない）、定電流素子とほぼ同様
の特性となる。一方、定電圧素子５は、ツェナーダイオ
ード又はNPNトランジスタのエミッタ、ベース間のダイ
オードを用いるが、いずれも前述のように素子、負の入
力端子VEE間の耐圧は40V以上ある。インピーダンス素子
６として使用した定電流素子は、実際には埋込型ジャン
クションFETを使用するが、この場合も前述のように40V
以上の耐圧を有する。インピーダンス素子６及び抵抗器
９は、前述のようにベース拡散抵抗、バルク抵抗のいず
れも40V以上の耐圧を有する。
PNPトランジスタ７及びカレントミラー８はPNPトランジ
スタで構成され、前述のようにラテラル、サブストレー
ト型のいずれも40V以上の耐圧を有する。又、NPNトラン
ジスタ３のコレクタ、エミッタ間には入力電圧が40Vを
超えなければ24Vを超える電圧はかからない。又、定電
圧素子２にはVZ2以上の電圧はかからない。従って、24V
プロセスの場合でも、全ての素子は入力電圧40Vに耐え
られることになる。
スタで構成され、前述のようにラテラル、サブストレー
ト型のいずれも40V以上の耐圧を有する。又、NPNトラン
ジスタ３のコレクタ、エミッタ間には入力電圧が40Vを
超えなければ24Vを超える電圧はかからない。又、定電
圧素子２にはVZ2以上の電圧はかからない。従って、24V
プロセスの場合でも、全ての素子は入力電圧40Vに耐え
られることになる。
第４図乃至第10図はバイポーラ集積回路における素子
の構造図（断面図）で、第４図はNPNトランジスタ、第
５図はラテラルPNPトランジスタ、第６図はサブストレ
ートPNPトランジスタ、第７図はツェナーダイオード、
第８図はバルク抵抗、第９図はベース拡散抵抗、第10図
は埋込型ジャンクションFETである。
の構造図（断面図）で、第４図はNPNトランジスタ、第
５図はラテラルPNPトランジスタ、第６図はサブストレ
ートPNPトランジスタ、第７図はツェナーダイオード、
第８図はバルク抵抗、第９図はベース拡散抵抗、第10図
は埋込型ジャンクションFETである。
第４図のNPNトランジスタの場合、VCEO、即ち、Ｎエ
ピタキシャル層−Ｐ層−N+層の３層の耐圧とエミッタ開
放時のコレクタ、ベース間耐圧（以下VCBO）、即ち、Ｎ
エピタキシャル層とＰ層間の耐圧との間では一般に次式
が成り立つ。
ピタキシャル層−Ｐ層−N+層の３層の耐圧とエミッタ開
放時のコレクタ、ベース間耐圧（以下VCBO）、即ち、Ｎ
エピタキシャル層とＰ層間の耐圧との間では一般に次式
が成り立つ。
（n:NPNトランジスタでは３〜４の値をとる） （21）式を変形すると、 仮りに、VCEOの24Vを保証するプロセスでは、VCBOは
次のようになる（VCBOは最低ケースを考えてhFEは最低
値の40、ｎは最高値の４を仮定）。
次のようになる（VCBOは最低ケースを考えてhFEは最低
値の40、ｎは最高値の４を仮定）。
即ち、 となり、VCEOの24VのプロセスではVCBOは60.7Vを保証す
ることができる。
ることができる。
第５図はラテラルPNPの場合であるが、VCBOとコレク
タ開放時のエミッタ、ベース間耐圧（以下VEBOという）
はNPNトランジスタのVCBOと同耐圧であることは、第４
図及び第５図を比較すれば理解できる。
タ開放時のエミッタ、ベース間耐圧（以下VEBOという）
はNPNトランジスタのVCBOと同耐圧であることは、第４
図及び第５図を比較すれば理解できる。
第５図おいて、Wbはベース幅で、マスクルールにより
決定されてしまうので、第４図のベース幅と比較すると
必然的に広く、又、ベース（Ｎエピタキシャル層）とエ
ミッタ（Ｐ層）との不純物の比がNPNトランジスタのベ
ース（Ｐ層）とエミッタ（N+層）の不純物濃度の比に比
べて大きくないので、hFEは非常に低く、最高で20程度
であり、又、Wbが広いので、NPNトランジスタに比べてh
FEのバラツキは小さい。
決定されてしまうので、第４図のベース幅と比較すると
必然的に広く、又、ベース（Ｎエピタキシャル層）とエ
ミッタ（Ｐ層）との不純物の比がNPNトランジスタのベ
ース（Ｐ層）とエミッタ（N+層）の不純物濃度の比に比
べて大きくないので、hFEは非常に低く、最高で20程度
であり、又、Wbが広いので、NPNトランジスタに比べてh
FEのバラツキは小さい。
（23）式の結果により、VCBOを60.7Vとして、（21）
式を用いてVCEOを算出すると、次のようになる。（NPN
トランジスタでは一般にｎは８以上の値をとるのでｎは
８とする）。即ち、 となり、VCEOの40Vを保証することができる。
式を用いてVCEOを算出すると、次のようになる。（NPN
トランジスタでは一般にｎは８以上の値をとるのでｎは
８とする）。即ち、 となり、VCEOの40Vを保証することができる。
又、第５図のベース幅Wbを更に広くすることによりh
FEを低下させ、hFEのバラツキを小さくし、VCEOを上げ
ることも可能である。詰り、マスクの設計次第でVCEOを
40V以上保証することも可能である。例えば、最高hFEを
10までにすることができたとすると、 となり、VCEOは45Vまで保証可能である。
FEを低下させ、hFEのバラツキを小さくし、VCEOを上げ
ることも可能である。詰り、マスクの設計次第でVCEOを
40V以上保証することも可能である。例えば、最高hFEを
10までにすることができたとすると、 となり、VCEOは45Vまで保証可能である。
第６図はサブストレートPNPトランジスタの場合であ
るが、この場合も第５図のラテラルPNPトランジスタの
場合と同様に、ベース幅Wbが広く、ベースとエミッタと
の不純物濃度の比は小さいので、hFEはラテラルPNPトラ
ンジスタよりも少し低く、更に、コレクタとなるＰサブ
ストレートの不純物濃度は、ラテラルPNPトランジスタ
の場合のＰ層よりもはるかに低いので、VCBOは高くな
る。従って、サブストレートPNPトランジスタのVCEOは
ラテラルPNPよりも更に高いと言える。
るが、この場合も第５図のラテラルPNPトランジスタの
場合と同様に、ベース幅Wbが広く、ベースとエミッタと
の不純物濃度の比は小さいので、hFEはラテラルPNPトラ
ンジスタよりも少し低く、更に、コレクタとなるＰサブ
ストレートの不純物濃度は、ラテラルPNPトランジスタ
の場合のＰ層よりもはるかに低いので、VCBOは高くな
る。従って、サブストレートPNPトランジスタのVCEOは
ラテラルPNPよりも更に高いと言える。
第７図はツェナーダイオードの場合であるが、Ｐ層と
N+層との間でPN接合が構成され、所定の電圧で降伏する
ツェナー特性が得られる。この場合、Ｐ層の不純物濃度
は、Ｐ分離と重なるので、NPNトランジスタのＰ層より
も高くなり、降伏電圧はNPNトランジスタのVEBOよりも
低くなる。
N+層との間でPN接合が構成され、所定の電圧で降伏する
ツェナー特性が得られる。この場合、Ｐ層の不純物濃度
は、Ｐ分離と重なるので、NPNトランジスタのＰ層より
も高くなり、降伏電圧はNPNトランジスタのVEBOよりも
低くなる。
第８図はバルク抵抗の場合であるが、T1,T2とＮエピ
タキシャルとの間にはPNジャンクションはできないの
で、耐圧は実際存在しない。
タキシャルとの間にはPNジャンクションはできないの
で、耐圧は実際存在しない。
第９図はベース拡散抵抗の場合であるが、Ｐ層（T1,T
2）とＮエピタキシャル層との耐圧がNPNトランジスタの
VCBOと同耐圧になることは、第４図及び第９図を比較す
れば理解できる。
2）とＮエピタキシャル層との耐圧がNPNトランジスタの
VCBOと同耐圧になることは、第４図及び第９図を比較す
れば理解できる。
第10図は埋込型ジャンクションFETの場合であるが、
ドレイン、ゲート間耐圧及びソース、ゲート間耐圧（Ｎ
エピタキシャル層、Ｐ層間耐圧）がNPNトランジスタのV
CBOと同耐圧になることは第４図及び第８図を比較すれ
ば理解できる。
ドレイン、ゲート間耐圧及びソース、ゲート間耐圧（Ｎ
エピタキシャル層、Ｐ層間耐圧）がNPNトランジスタのV
CBOと同耐圧になることは第４図及び第８図を比較すれ
ば理解できる。
第４図乃至第10図の素子と負の入力端子VEE（Ｐサブ
ストレート）との耐圧はＮエピタキシャル層とＰサブス
トレート、Ｎエピタキシャル層とＰ分離、N+埋込層とＰ
サブストレート間接合の耐圧になるが、Ｐサブストレー
トの不純物濃度はＮエピタキシャル層よりも更に低く、
PN接合のP,Nの少なくとも一方の不純物濃度が低くなっ
ているので、素子と負の入力端子VEE間の耐圧はNPNトラ
ンジスタのVCBOよりも高くなる。従って、一般にプロセ
スの保証耐圧はNPNトランジスタのVCEOで表現するが、
バイポーラ集積回路の場合、NPNトランジスタ以外の素
子の耐圧はプロセスの保証耐圧よりも相当高いレベルに
あると言える。
ストレート）との耐圧はＮエピタキシャル層とＰサブス
トレート、Ｎエピタキシャル層とＰ分離、N+埋込層とＰ
サブストレート間接合の耐圧になるが、Ｐサブストレー
トの不純物濃度はＮエピタキシャル層よりも更に低く、
PN接合のP,Nの少なくとも一方の不純物濃度が低くなっ
ているので、素子と負の入力端子VEE間の耐圧はNPNトラ
ンジスタのVCBOよりも高くなる。従って、一般にプロセ
スの保証耐圧はNPNトランジスタのVCEOで表現するが、
バイポーラ集積回路の場合、NPNトランジスタ以外の素
子の耐圧はプロセスの保証耐圧よりも相当高いレベルに
あると言える。
第11図は本発明の一具体例の回路図で、第１図の符号
と同一符号のものは同一部分を示しており、又、10は定
電圧素子としてのツェナーダイオード、11はインピーダ
ンス素子６としての埋込型ジャンクションFET、12及び1
3はカレントミラー８を構成する１対のPNPトランジスタ
である。尚、定電圧素子２は、16.7Vの動作電圧を得る
ため、NPNトランジスタのエミッタ、ベース間ダイオー
ド14及び15の２個を使用している。又、PNPトランジス
タ７はコレクタ接地されているので、占有面積が小さい
サブストレートPNPトランジスタを使用することができ
る。
と同一符号のものは同一部分を示しており、又、10は定
電圧素子としてのツェナーダイオード、11はインピーダ
ンス素子６としての埋込型ジャンクションFET、12及び1
3はカレントミラー８を構成する１対のPNPトランジスタ
である。尚、定電圧素子２は、16.7Vの動作電圧を得る
ため、NPNトランジスタのエミッタ、ベース間ダイオー
ド14及び15の２個を使用している。又、PNPトランジス
タ７はコレクタ接地されているので、占有面積が小さい
サブストレートPNPトランジスタを使用することができ
る。
第12図は本発明の他の具体例の回路図で、第11図の符
号と同一符号のものは同一部分を示しており、又、16は
第10図に示したツェナーダイオード10の代りの定電圧素
子５としてエミッタ、ベース間ダイオードを使用したNP
Nトランジスタ、17はインピーダンス素子６として使用
した抵抗器で、この抵抗器17は高抵抗値となるので、イ
ンピーダンス素子６の占有面積を小さくするには、一般
には、ベース拡散抵抗よりもバルク抵抗の方が有利であ
る。
号と同一符号のものは同一部分を示しており、又、16は
第10図に示したツェナーダイオード10の代りの定電圧素
子５としてエミッタ、ベース間ダイオードを使用したNP
Nトランジスタ、17はインピーダンス素子６として使用
した抵抗器で、この抵抗器17は高抵抗値となるので、イ
ンピーダンス素子６の占有面積を小さくするには、一般
には、ベース拡散抵抗よりもバルク抵抗の方が有利であ
る。
第13図は本発明の更に他の具体例の回路図で、第11図
の符号と同一符号のものは同一部分を示しており、又、
18及び19は定電圧素子２として機能するよう、互いに直
列に接続されたツェナーダイオードで、これ等のツェナ
ーダイオード18及び19の直列接続の中点から安定化され
た電圧VZ19が得られる。尚、PNPトランジスタ７はラテ
ラル型を使用し、そのコレクタ電流をIS1として回路網
に供給している。又、ツェナーダイオード18及び19によ
り、VZ10の電圧が安定化されているので、PNPトランジ
スタ７のエミッタ電流IE7は定電流となり、PNPトランジ
スタ７のコレクタ電流IS1も定電流となり、回路網１の
定電流源として使用できるので、PNPトランジスタ７を
接地したときよりも電流の使用効率が上がり、結局、消
費電流、消費電力の低減を行なうことができる。20はNP
Nトランジスタ、21は抵抗器、22及び23はベース、エミ
ッタ間ダイオードを使用したNPNトランジスタ、24,25,2
6,27及び28はカレントミラーを構成するPNPトランジス
タである。VZ19は安定化されているので、NPNトランジ
スタ20のエミッタ電流IE20は定電流となる。又、VZ19は
正の温度特性を示し、抵抗器11も正の温度特性を示す
が、一般に、抵抗器の方が高い温度特性を示すので、I
E20の温度特性を零に近くするためにダイオード22及び2
3が直列に接続されている。IE7が定電流となりカレント
ミラーによって伝達されたI8はツェナーダイオード19に
流れ、VZ19を発生させ、VZ19によりIE20が定電流になる
ので、IE20は２段階に安定化されており、又、温度特性
を持たない非常に完璧な定電流となる。NPNトランジス
タ20の電流IC20は非常に完璧な定電流となり、それによ
って駆動されるカレントミラーの出力IS2,IS3,IS4,・・
・・・と複数の完璧な定電流源を得ることができる。
の符号と同一符号のものは同一部分を示しており、又、
18及び19は定電圧素子２として機能するよう、互いに直
列に接続されたツェナーダイオードで、これ等のツェナ
ーダイオード18及び19の直列接続の中点から安定化され
た電圧VZ19が得られる。尚、PNPトランジスタ７はラテ
ラル型を使用し、そのコレクタ電流をIS1として回路網
に供給している。又、ツェナーダイオード18及び19によ
り、VZ10の電圧が安定化されているので、PNPトランジ
スタ７のエミッタ電流IE7は定電流となり、PNPトランジ
スタ７のコレクタ電流IS1も定電流となり、回路網１の
定電流源として使用できるので、PNPトランジスタ７を
接地したときよりも電流の使用効率が上がり、結局、消
費電流、消費電力の低減を行なうことができる。20はNP
Nトランジスタ、21は抵抗器、22及び23はベース、エミ
ッタ間ダイオードを使用したNPNトランジスタ、24,25,2
6,27及び28はカレントミラーを構成するPNPトランジス
タである。VZ19は安定化されているので、NPNトランジ
スタ20のエミッタ電流IE20は定電流となる。又、VZ19は
正の温度特性を示し、抵抗器11も正の温度特性を示す
が、一般に、抵抗器の方が高い温度特性を示すので、I
E20の温度特性を零に近くするためにダイオード22及び2
3が直列に接続されている。IE7が定電流となりカレント
ミラーによって伝達されたI8はツェナーダイオード19に
流れ、VZ19を発生させ、VZ19によりIE20が定電流になる
ので、IE20は２段階に安定化されており、又、温度特性
を持たない非常に完璧な定電流となる。NPNトランジス
タ20の電流IC20は非常に完璧な定電流となり、それによ
って駆動されるカレントミラーの出力IS2,IS3,IS4,・・
・・・と複数の完璧な定電流源を得ることができる。
尚、第11図乃至第13図のPNPトランジスタ７のコレク
タ、エミッタ間にはこのプロセスの耐圧24Vをはるかに
超える電圧がかかる。この場合、40V近い電圧がかかる
ので、集積回路として40Vの耐圧を充分に保証するに
は、ラテラルPNPトランジスタの場合、PNPトランジスタ
７のベース幅Wbをこの集積回路内の７以外のラテラルPN
Pトランジスタのベース幅（Ｐ層ベース拡散間のマスク
ルール）よりも広くするか又はサブストレートPNPを使
う方がよい。
タ、エミッタ間にはこのプロセスの耐圧24Vをはるかに
超える電圧がかかる。この場合、40V近い電圧がかかる
ので、集積回路として40Vの耐圧を充分に保証するに
は、ラテラルPNPトランジスタの場合、PNPトランジスタ
７のベース幅Wbをこの集積回路内の７以外のラテラルPN
Pトランジスタのベース幅（Ｐ層ベース拡散間のマスク
ルール）よりも広くするか又はサブストレートPNPを使
う方がよい。
（発明の効果） 以上のように、本発明によれば、次のような効果が得
られる。
られる。
（１）集積回路の素子数を数点増やすだけで、低い耐圧
のプロセスを使用して、高い耐圧の集積回路を作ること
ができる。
のプロセスを使用して、高い耐圧の集積回路を作ること
ができる。
（２）低い耐圧のプロセスは汎用性が高く、プロセス自
体のコストが安い。
体のコストが安い。
（３）素子数は若干増えるが、素子数の多い集積回路で
は素子数が増加する分のチップ面積の増加分は無視でき
る程度である。低い耐圧のプロセスでは、マスクルール
を小さくすることができ、又、不純物濃度が高く、比抵
抗が低く、エミッタ面積が小さくできるので、一素子当
りの占有面積を小さくすることができ、高耐圧プロセス
を使用した場合と比較すると、極端にチップ面積を小さ
くすることができ、コストダウンをはかることができ
る。
は素子数が増加する分のチップ面積の増加分は無視でき
る程度である。低い耐圧のプロセスでは、マスクルール
を小さくすることができ、又、不純物濃度が高く、比抵
抗が低く、エミッタ面積が小さくできるので、一素子当
りの占有面積を小さくすることができ、高耐圧プロセス
を使用した場合と比較すると、極端にチップ面積を小さ
くすることができ、コストダウンをはかることができ
る。
（４）チップ面積が小さくできるので、歩留りがよい。
（５）アルミ配線に高電圧が印加されて、寄生のMOS・F
ETが構成され、チャンネルができて、誤動作を生じる場
合があるが、このような現象を防止するために、普通、
チャンネルストッパを施すのが一般的であるが、本発明
の場合、高電圧が印加される素子が限られているので、
限られた場所でのみアルミ配線に高電圧が印加されるの
で、チャンネルストッパを入れる場所が極端に少なくな
り、これも高耐圧でありながら、チップ面積を小さくで
きる。
ETが構成され、チャンネルができて、誤動作を生じる場
合があるが、このような現象を防止するために、普通、
チャンネルストッパを施すのが一般的であるが、本発明
の場合、高電圧が印加される素子が限られているので、
限られた場所でのみアルミ配線に高電圧が印加されるの
で、チャンネルストッパを入れる場所が極端に少なくな
り、これも高耐圧でありながら、チップ面積を小さくで
きる。
（６）消費電流の増加分も第15図及び第18図の場合と比
べるとはるかに低く、10％程度（1.08或いは1.13倍）の
増加で済むので、消費電力も小さく、高密度実装を目的
とした許容損失の小さなパッケージ（フラットパッケー
ジ等）にも納めることができる。又、その他、低消費電
力を目的としたものにおいて有効である。
べるとはるかに低く、10％程度（1.08或いは1.13倍）の
増加で済むので、消費電力も小さく、高密度実装を目的
とした許容損失の小さなパッケージ（フラットパッケー
ジ等）にも納めることができる。又、その他、低消費電
力を目的としたものにおいて有効である。
（７）第18図のように集積回路のピン数を１本余分に増
やしたり、外付抵抗器を付ける必要がなく、ボンディン
グパッド分のチップ面積のアップ等コストアップがな
く、外付抵抗器分のスペースアップを招くことがない。
やしたり、外付抵抗器を付ける必要がなく、ボンディン
グパッド分のチップ面積のアップ等コストアップがな
く、外付抵抗器分のスペースアップを招くことがない。
（８）第１図のNPNトランジスタ３のベースは、定電圧
素子２によって安定化されるので、回路網１に印加され
る電圧（内部バイアス電圧）が第３図の如く入力電圧の
変動に対して安定化される。
素子２によって安定化されるので、回路網１に印加され
る電圧（内部バイアス電圧）が第３図の如く入力電圧の
変動に対して安定化される。
（９）第１図のNPNトランジスタのコレクタ、エミッタ
間電圧降下は非常に低く1V程度であるので、回路網の最
低動作電圧の1V加算した電圧が最低電源入力電圧であ
り、高耐圧プロセスで作ったものと比較して動作電源入
力電圧範囲は1V狭くなるだけですむ。
間電圧降下は非常に低く1V程度であるので、回路網の最
低動作電圧の1V加算した電圧が最低電源入力電圧であ
り、高耐圧プロセスで作ったものと比較して動作電源入
力電圧範囲は1V狭くなるだけですむ。
（10）高耐圧プロセスを使用すると、hFEが低くなり、
回路網の素子数は同じ機能を実現する場合、どうしても
多くなり、チップ面積も大きくなったり、機能が低下し
たりすることがあるが、本発明では、低耐圧のプロセス
が使用できるので、このようなことはない。
回路網の素子数は同じ機能を実現する場合、どうしても
多くなり、チップ面積も大きくなったり、機能が低下し
たりすることがあるが、本発明では、低耐圧のプロセス
が使用できるので、このようなことはない。
（11）高耐圧プロセスの耐圧よりももっと高い耐圧の集
積回路を作る場合、本発明は非常に有効な手段となる。
積回路を作る場合、本発明は非常に有効な手段となる。
（12）第13図のように本発明の定電圧素子の安定電圧を
利用して非常に安定度の高い、温度特性も零に近い完璧
な定電流源をいくつでも作ることができる。又、PNPト
ランジスタのコレクタ電流をIE7を定電流源として利用
できるので、本発明を採用することにより、91μＡ程度
余分に消費する電流の一部は定電流源として回路網に還
元することができる。
利用して非常に安定度の高い、温度特性も零に近い完璧
な定電流源をいくつでも作ることができる。又、PNPト
ランジスタのコレクタ電流をIE7を定電流源として利用
できるので、本発明を採用することにより、91μＡ程度
余分に消費する電流の一部は定電流源として回路網に還
元することができる。
【図面の簡単な説明】 第１図は本発明の基本的な回路図、第２図及び第３図は
第１図の回路の動作特性図、第４図乃至第10図は集積回
路の素子の断面図、第11図乃至第13図は本発明の具体例
の回路図、第14図は従来例の回路図、第15図は従来例を
改善した改善案の一例の回路図、第16図及び第17図は第
14図及び第15図の回路の動作特性図、第18図は更に改善
した改善案の一例の回路図である。 １……回路網、2,5……定電圧素子、３……NPNトランジ
スタ、６……インピーダンス素子、７……PNPトランジ
スタ、８……カレントミラー、９……抵抗器。
第１図の回路の動作特性図、第４図乃至第10図は集積回
路の素子の断面図、第11図乃至第13図は本発明の具体例
の回路図、第14図は従来例の回路図、第15図は従来例を
改善した改善案の一例の回路図、第16図及び第17図は第
14図及び第15図の回路の動作特性図、第18図は更に改善
した改善案の一例の回路図である。 １……回路網、2,5……定電圧素子、３……NPNトランジ
スタ、６……インピーダンス素子、７……PNPトランジ
スタ、８……カレントミラー、９……抵抗器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082 29/73
Claims (1)
- 【請求項１】一端が正の電源入力に接続され且つ他端が
直列に接続したインピーダンス素子を介して負の電源入
力に接続された定電圧素子と、 共通端子が前記正の電源入力に接続されたカレントミラ
ーと、 ベースが前記インピーダンス素子と前記定電圧素子との
接続点に接続されコレクタが前記負の電源入力に接続さ
れ且つエミッタが抵抗器を介して前記カレントミラーの
入力端子に接続されたPNPトランジスタと、 前記カレントミラーの出力端子と前記負の電源入力との
間に接続された定電圧素子と、ベースが前記カレントミ
ラーの出力端子と前記定電圧素子との接続点に接続され
且つコレクタが前記正の電源入力に接続されたNPNトラ
ンジスタと、 このNPNトランジスタのエミッタから得られる内部バイ
アス電圧により駆動される回路網と からなることを特徴とするバイポーラ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065047A JPH0833780B2 (ja) | 1985-03-30 | 1985-03-30 | バイポ−ラ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065047A JPH0833780B2 (ja) | 1985-03-30 | 1985-03-30 | バイポ−ラ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61225855A JPS61225855A (ja) | 1986-10-07 |
| JPH0833780B2 true JPH0833780B2 (ja) | 1996-03-29 |
Family
ID=13275654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065047A Expired - Lifetime JPH0833780B2 (ja) | 1985-03-30 | 1985-03-30 | バイポ−ラ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833780B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170086630A (ko) * | 2014-11-24 | 2017-07-26 | 코히어런트, 인크. | 다이오드 레이저 시스템용 전류 드라이버 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1162859B (it) * | 1983-05-12 | 1987-04-01 | Cselt Centro Studi Lab Telecom | Circuito di polarizzazione per circuiti integrati bipolari multifunzione |
-
1985
- 1985-03-30 JP JP60065047A patent/JPH0833780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61225855A (ja) | 1986-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |