JPH0244759A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0244759A JPH0244759A JP63195539A JP19553988A JPH0244759A JP H0244759 A JPH0244759 A JP H0244759A JP 63195539 A JP63195539 A JP 63195539A JP 19553988 A JP19553988 A JP 19553988A JP H0244759 A JPH0244759 A JP H0244759A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- transistor
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にバイポーラ型
半導体集積回路装置に関する。
半導体集積回路装置に関する。
第２図は従来のバイポーラ型半導体集積回路装置の断面
図であって、ＮＰＮトランジスタＱ１とラテラルＰＮＰ
）ランジスタＱ２とが集積化された場合を示したもので
ある。ここで、１および２はそれぞれＰ型シリコン基板
およびＮ＋型埋込層、３および４はＮ型エピタキシャル
層およびＰ型素子分離領域をそれぞれ示す。
図であって、ＮＰＮトランジスタＱ１とラテラルＰＮＰ
）ランジスタＱ２とが集積化された場合を示したもので
ある。ここで、１および２はそれぞれＰ型シリコン基板
およびＮ＋型埋込層、３および４はＮ型エピタキシャル
層およびＰ型素子分離領域をそれぞれ示す。
上述したＰ型素子分離領域４を有する従来の半導体集積
回路装置は、通常、第２図に示すようにトランジスタ素
子のＰ型領域をエミッタとし、Ｎ型エピタキシャル層３
およびＰ型素子分離領域４をそれぞれベースおよびコレ
クタとする寄生ＰＮＰトランジスタＱ３を形成しており
、寄生トランジスタの電流の一部をＰ型素子分離領域４
を通じＰ型シリコン基板１に流すので、基板電位が変動
するという欠点がある。
回路装置は、通常、第２図に示すようにトランジスタ素
子のＰ型領域をエミッタとし、Ｎ型エピタキシャル層３
およびＰ型素子分離領域４をそれぞれベースおよびコレ
クタとする寄生ＰＮＰトランジスタＱ３を形成しており
、寄生トランジスタの電流の一部をＰ型素子分離領域４
を通じＰ型シリコン基板１に流すので、基板電位が変動
するという欠点がある。
本発明の目的は、上記寄生ＰＮＰトランジスタによる基
板電位の変動問題を解決した半導体集積回路装置を提供
することである。
板電位の変動問題を解決した半導体集積回路装置を提供
することである。
本発明によれば、半導体集積回路装置は、Ｐ型シリコン
基板と、前記Ｐ型シリコン基板上に互いに離間して埋込
まれる複数個のＮ＋型埋込層と、前記Ｎ＋型埋込層上の
Ｎ型エピタキシャル層領域にそれぞれ形成されるバイポ
ーラ型トランジスタと、前記バイポーラ型トランジスタ
を互いに分離するＰ型素子分離領域と、前記Ｐ型素子分
離領域に隣接する領域に前記バイポーラ型トランジスタ
のＰ型頭域の近傍でそれぞれＮ＋型埋込層に達し且つそ
れぞれのトランジスタ素子領域全体を囲むように形成さ
れるＰ型拡散領域と、前記Ｐ型拡散領域とオーミック接
続する低電位配線層とを備えることを含んで構成される
。
基板と、前記Ｐ型シリコン基板上に互いに離間して埋込
まれる複数個のＮ＋型埋込層と、前記Ｎ＋型埋込層上の
Ｎ型エピタキシャル層領域にそれぞれ形成されるバイポ
ーラ型トランジスタと、前記バイポーラ型トランジスタ
を互いに分離するＰ型素子分離領域と、前記Ｐ型素子分
離領域に隣接する領域に前記バイポーラ型トランジスタ
のＰ型頭域の近傍でそれぞれＮ＋型埋込層に達し且つそ
れぞれのトランジスタ素子領域全体を囲むように形成さ
れるＰ型拡散領域と、前記Ｐ型拡散領域とオーミック接
続する低電位配線層とを備えることを含んで構成される
。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すバイポーラ型半導体集
積回路装置の断面図である。本実施例によれば、本発明
の半導体集積回路装置は、Ｐ型シリコン基板１と、この
基板１上に互いに離間して埋込まれた２つのＮ＋型埋込
層２と、Ｎ＋型埋込層２上のＮ型エピタキシャル層領域
３上にそれぞれ形成されたＮＰＮ）ランジスタＱ、およ
びラテラルＰＮＰ）ランジスタＱ２と、これらのトラン
ジスタＱｌ、Ｑ２を互いに分離するＰ型素子分離領域４
と、このＰ型素子分離領域４に隣接するＮＰＮトランジ
スタＱ１のＰ型ベース領域およびラテラルＰＮＰトラン
ジスタＱ２のＰ＋型コレクタ領域の近傍に、それぞれＮ
＋型埋込層２に達し且つそれぞれの素子領域全体を囲む
ように形成されたＰ型拡散領域５と、このＰ型拡散領域
５とオーミック接続するほぼ零電位に近く設定された低
電位配線層６とを含む。このようにＰ型拡散領域５が設
けられると、寄生ＰＮＰ）ランジスタＱ３はこのＰ型拡
散領域５をコレクタとしてそれぞれの素子領域内に形成
されるので、寄生トランジスタＱ３の電流をＰ型素子分
離領域４およびＰ型シリコン基板１に通じることなく、
低電位配線層６を介し外部に流しさることができる。従
って、従来問題とされた寄生トランジスタの電流による
基板電位の変動は解消される。
積回路装置の断面図である。本実施例によれば、本発明
の半導体集積回路装置は、Ｐ型シリコン基板１と、この
基板１上に互いに離間して埋込まれた２つのＮ＋型埋込
層２と、Ｎ＋型埋込層２上のＮ型エピタキシャル層領域
３上にそれぞれ形成されたＮＰＮ）ランジスタＱ、およ
びラテラルＰＮＰ）ランジスタＱ２と、これらのトラン
ジスタＱｌ、Ｑ２を互いに分離するＰ型素子分離領域４
と、このＰ型素子分離領域４に隣接するＮＰＮトランジ
スタＱ１のＰ型ベース領域およびラテラルＰＮＰトラン
ジスタＱ２のＰ＋型コレクタ領域の近傍に、それぞれＮ
＋型埋込層２に達し且つそれぞれの素子領域全体を囲む
ように形成されたＰ型拡散領域５と、このＰ型拡散領域
５とオーミック接続するほぼ零電位に近く設定された低
電位配線層６とを含む。このようにＰ型拡散領域５が設
けられると、寄生ＰＮＰ）ランジスタＱ３はこのＰ型拡
散領域５をコレクタとしてそれぞれの素子領域内に形成
されるので、寄生トランジスタＱ３の電流をＰ型素子分
離領域４およびＰ型シリコン基板１に通じることなく、
低電位配線層６を介し外部に流しさることができる。従
って、従来問題とされた寄生トランジスタの電流による
基板電位の変動は解消される。
以上説明したように、本発明によれば、バイポーラ・ト
ランジスタのＰ型頭域とＰ型素子分離領域との間にＰ型
拡散領域を形成することにより、寄生トランジスタの電
流をＰ型素子分離領域に流すことなくこのＰ型拡散領域
に流し、配線を介して外部に流出させることができるの
で、基板電位変動の抑止に大きな効果をあげることがで
きる。
ランジスタのＰ型頭域とＰ型素子分離領域との間にＰ型
拡散領域を形成することにより、寄生トランジスタの電
流をＰ型素子分離領域に流すことなくこのＰ型拡散領域
に流し、配線を介して外部に流出させることができるの
で、基板電位変動の抑止に大きな効果をあげることがで
きる。
領域、５・・・Ｐ型拡散領域、６・・・低電位配線層、
Ｑ＋・・・ＰＮＰトランジスタ、Ｑ２・・・ラテラルＰ
ＮＰトランジスタ、Ｑ３・・・寄生ＰＮＰ ）−ランジ
スタ。
Ｑ＋・・・ＰＮＰトランジスタ、Ｑ２・・・ラテラルＰ
ＮＰトランジスタ、Ｑ３・・・寄生ＰＮＰ ）−ランジ
スタ。
Claims (1)
- Ｐ型シリコン基板と、前記Ｐ型シリコン基板上に互いに
離間して埋込まれる複数個のＮ＾＋型埋込層と、前記Ｎ
＾＋型埋込層上のＮ型エピタキシャル層領域にそれぞれ
形成されるバイポーラ型トランジスタと、前記バイポー
ラ型トランジスタを互いに分離するＰ型素子分離領域と
、前記Ｐ型素子分離領域に隣接する領域に前記バイポー
ラ型トランジスタのＰ型領域の近傍でそれぞれＮ＾＋型
埋込層に達し且つそれぞれのトランジスタ素子領域全体
を囲むように形成されるＰ型拡散領域と、前記Ｐ型拡散
領域とオーミック接続する低電位配線層とを備えること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195539A JPH0244759A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195539A JPH0244759A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244759A true JPH0244759A (ja) | 1990-02-14 |
Family
ID=16342773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195539A Pending JPH0244759A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244759A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05105400A (ja) * | 1991-10-14 | 1993-04-27 | Nitsuchi:Kk | 小型牽引巻上機 |
| KR19980065435A (ko) * | 1997-01-10 | 1998-10-15 | 김광호 | 서지보호 기능을 가지는 반도체장치 |
| KR100481836B1 (ko) * | 1997-08-26 | 2006-05-29 | 삼성전자주식회사 | 이오에스 보호소자 |
| WO2010113401A1 (ja) | 2009-03-31 | 2010-10-07 | パナソニック株式会社 | 薬剤混合装置および薬剤混合方法 |
| US9012979B2 (en) | 2013-03-12 | 2015-04-21 | Dongbu Hitek Co., Ltd. | Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150387A (ja) * | 1974-05-22 | 1975-12-02 |
-
1988
- 1988-08-04 JP JP63195539A patent/JPH0244759A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150387A (ja) * | 1974-05-22 | 1975-12-02 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05105400A (ja) * | 1991-10-14 | 1993-04-27 | Nitsuchi:Kk | 小型牽引巻上機 |
| KR19980065435A (ko) * | 1997-01-10 | 1998-10-15 | 김광호 | 서지보호 기능을 가지는 반도체장치 |
| KR100481836B1 (ko) * | 1997-08-26 | 2006-05-29 | 삼성전자주식회사 | 이오에스 보호소자 |
| WO2010113401A1 (ja) | 2009-03-31 | 2010-10-07 | パナソニック株式会社 | 薬剤混合装置および薬剤混合方法 |
| US9012979B2 (en) | 2013-03-12 | 2015-04-21 | Dongbu Hitek Co., Ltd. | Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region |
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