JPH0833877B2 - １チツプマイクロコンピユ−タ - Google Patents
１チツプマイクロコンピユ−タInfo
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- JPH0833877B2 JPH0833877B2 JP62181611A JP18161187A JPH0833877B2 JP H0833877 B2 JPH0833877 B2 JP H0833877B2 JP 62181611 A JP62181611 A JP 62181611A JP 18161187 A JP18161187 A JP 18161187A JP H0833877 B2 JPH0833877 B2 JP H0833877B2
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Landscapes
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は外部からプログラム可能なメモリとマイクロ
プロセッサとを単一のチップ上に集積した１チップマイ
クロコンピュータに関し、特にそのメモリへのプログラ
ミングを制御する回路の改良に関するものである。
プロセッサとを単一のチップ上に集積した１チップマイ
クロコンピュータに関し、特にそのメモリへのプログラ
ミングを制御する回路の改良に関するものである。
従来、外部からプログラム可能なメモリ（例えばEPRO
M,E2PROM等）を同一チップ上に有する１チップマイクロ
コンピュータでは、メモリへのプログラム書込みのため
の制御回路としてプログラム電圧をメモリに印加する書
込制御回路とアドレスおよびプログラムを入力する入力
ポート、並びに書込まれたプログラムをチェックするた
めに外部へ読出す出力ポートが必要であり、第３図のよ
うな構成が採られていた。
M,E2PROM等）を同一チップ上に有する１チップマイクロ
コンピュータでは、メモリへのプログラム書込みのため
の制御回路としてプログラム電圧をメモリに印加する書
込制御回路とアドレスおよびプログラムを入力する入力
ポート、並びに書込まれたプログラムをチェックするた
めに外部へ読出す出力ポートが必要であり、第３図のよ
うな構成が採られていた。
第３図は、プログラムを指示するプログラム制御信号
▲▼とプログラム用高電圧VPPとが印加される
書込制御回路13、入出力バッファ14を含むEPROM10とCPU
100とを同一チップ上に集積化した１チップマイクロコ
ンピュータのブロック図である。通常、かかる１チップ
マイクロコンピュータにはEPROM10に書込まれるべきプ
ログラムが入力される入力ポートおよびそのプログラム
が書込まれるべき番地情報（アドレス）が入力される入
力ポートが必要である。さらに、書込まれたプログラム
が正しいか否かをチェックするためにEPROM10に書込ま
れたプログラムを外部に読み出す機能（以下、ベリファ
イという）も要求され、そのための出力ポートも必要で
ある。しかるに、１チップマイクロコンピュータである
以上、チップ上に集積化されるハードウェア回路はでき
る限り少なくしなければならない。そのためには、上述
したポートを専用に設けるよりも、マイクロコンピュー
タが本来必要とするポートと共用させる必要がある。こ
れを実現したのが第３図に示すマイクロコンピュータ
で、ポート回路20および30はともに入出力ポートとなっ
ており、外部から印加されるモード選択信号PMODが“0"
のときは、ポート回路20,30は出力ポートとなり通常の
マイクロコンピュータで内部バス40上の情報を出力する
ポートとして使用される。一方、PMOD信号を“1"にする
と、ポート回路20は入力ポートとなり、端子21から入力
されるアドレスがアドレスバス50を介してEPROM10のア
ドレスデコーダ11に入力される。この時、ポート回路30
は出力イネーブル信号▲▼が“1"であればアンドゲ
ート110が“1"となるため入力ポートとなり、端子31か
ら入力される書込まれるべきプログラムがバス40を介し
て入出力バッファ14に入力される。すなわち通常の１チ
ップモードでは、モード選択信号PMODは“0"で、プログ
ラムカウンタ（PC）15によって与えられたアドレスがア
ドレスデコーダ11に入力し、指定された内蔵EPROM10の
内容がセンスアンプ12、入出力バッファ14（１チップモ
ードでは▲▼＝“0"で出力バッファとして働く）を
介して周辺データバス（DB）40に読出される。CPU100は
周辺データバス（DB）40からこれを取り込み命令として
実行する。一方、内蔵EPROM10の内容は紫外線あるいは
電気的に消去可能であり、新たにプログラムを書込むた
めには外部端子より与えられるモード選択信号PMODを
“1"としてマイクロコンピュータをEPROMプログラム／
ベリファイモードに設定する。このとき、マイクロコン
ピュータは機能上単体のEPROMチップと等価になり、内
部クロック（図示せず）は停止する。プログラムのため
に必要なアドレス、データ及びプログラム制御信号▲
▼、出力イネーブル信号（ベリファイ制御信号）
▲▼は夫々外部端子より与えられる。
▲▼とプログラム用高電圧VPPとが印加される
書込制御回路13、入出力バッファ14を含むEPROM10とCPU
100とを同一チップ上に集積化した１チップマイクロコ
ンピュータのブロック図である。通常、かかる１チップ
マイクロコンピュータにはEPROM10に書込まれるべきプ
ログラムが入力される入力ポートおよびそのプログラム
が書込まれるべき番地情報（アドレス）が入力される入
力ポートが必要である。さらに、書込まれたプログラム
が正しいか否かをチェックするためにEPROM10に書込ま
れたプログラムを外部に読み出す機能（以下、ベリファ
イという）も要求され、そのための出力ポートも必要で
ある。しかるに、１チップマイクロコンピュータである
以上、チップ上に集積化されるハードウェア回路はでき
る限り少なくしなければならない。そのためには、上述
したポートを専用に設けるよりも、マイクロコンピュー
タが本来必要とするポートと共用させる必要がある。こ
れを実現したのが第３図に示すマイクロコンピュータ
で、ポート回路20および30はともに入出力ポートとなっ
ており、外部から印加されるモード選択信号PMODが“0"
のときは、ポート回路20,30は出力ポートとなり通常の
マイクロコンピュータで内部バス40上の情報を出力する
ポートとして使用される。一方、PMOD信号を“1"にする
と、ポート回路20は入力ポートとなり、端子21から入力
されるアドレスがアドレスバス50を介してEPROM10のア
ドレスデコーダ11に入力される。この時、ポート回路30
は出力イネーブル信号▲▼が“1"であればアンドゲ
ート110が“1"となるため入力ポートとなり、端子31か
ら入力される書込まれるべきプログラムがバス40を介し
て入出力バッファ14に入力される。すなわち通常の１チ
ップモードでは、モード選択信号PMODは“0"で、プログ
ラムカウンタ（PC）15によって与えられたアドレスがア
ドレスデコーダ11に入力し、指定された内蔵EPROM10の
内容がセンスアンプ12、入出力バッファ14（１チップモ
ードでは▲▼＝“0"で出力バッファとして働く）を
介して周辺データバス（DB）40に読出される。CPU100は
周辺データバス（DB）40からこれを取り込み命令として
実行する。一方、内蔵EPROM10の内容は紫外線あるいは
電気的に消去可能であり、新たにプログラムを書込むた
めには外部端子より与えられるモード選択信号PMODを
“1"としてマイクロコンピュータをEPROMプログラム／
ベリファイモードに設定する。このとき、マイクロコン
ピュータは機能上単体のEPROMチップと等価になり、内
部クロック（図示せず）は停止する。プログラムのため
に必要なアドレス、データ及びプログラム制御信号▲
▼、出力イネーブル信号（ベリファイ制御信号）
▲▼は夫々外部端子より与えられる。
モード選択信号PMODが“1"、すなわち内蔵EPROMのプ
ログラム／ベリファイモード時の動作を第３図及び第４
図のタイミング図を用いて説明すると、まずプログラム
時には端子群21から入力した内蔵EPROM10のアドレスを
ポート回路20からEPROMアドレスバス（PAB）50を介して
デコーダ11に与え、プログラムの対象となるEPROMのメ
モリセルを選択する。端子群31からはプログラム時には
プログラムデータが入力され、ベリファイ時にはベリフ
ァイデータが出力される。ポート回路30の入出力モード
は出力イネーブル信号▲▼によって切換えられ、▲
▼が“0"すなわちベリファイモード時のみ出力モー
ドとなり、端子21から入力されたアドレスによってアク
セスされた内蔵EPROM10の内容がベリファイデータとし
て内部データバス（DB）40を介して端子群31から出力さ
れる。出力イネーブル信号▲▼が“1"のときにはポ
ート回路30は入力モードとなる。第４図に示すように、
PMOD信号を“1"にしてプログラム／ベリファイモードを
設定し、１つのアドレスがポート回路20を介して入力さ
れている期間の前半でポート回路30からプログラムデー
タの書込みが行なわれ、後半で書込まれたプログラムデ
ータをポート回路30から読み出してベリファイが行なわ
れるわけである。
ログラム／ベリファイモード時の動作を第３図及び第４
図のタイミング図を用いて説明すると、まずプログラム
時には端子群21から入力した内蔵EPROM10のアドレスを
ポート回路20からEPROMアドレスバス（PAB）50を介して
デコーダ11に与え、プログラムの対象となるEPROMのメ
モリセルを選択する。端子群31からはプログラム時には
プログラムデータが入力され、ベリファイ時にはベリフ
ァイデータが出力される。ポート回路30の入出力モード
は出力イネーブル信号▲▼によって切換えられ、▲
▼が“0"すなわちベリファイモード時のみ出力モー
ドとなり、端子21から入力されたアドレスによってアク
セスされた内蔵EPROM10の内容がベリファイデータとし
て内部データバス（DB）40を介して端子群31から出力さ
れる。出力イネーブル信号▲▼が“1"のときにはポ
ート回路30は入力モードとなる。第４図に示すように、
PMOD信号を“1"にしてプログラム／ベリファイモードを
設定し、１つのアドレスがポート回路20を介して入力さ
れている期間の前半でポート回路30からプログラムデー
タの書込みが行なわれ、後半で書込まれたプログラムデ
ータをポート回路30から読み出してベリファイが行なわ
れるわけである。
しかるに、従来の１チップマイクロコンピュータはプ
ログラムデータの書込みとベリファイとを行なうポート
回路30はEPROM10の入出力バッファの入出力モードを規
定する出力イネーブル信号▲▼によってその入出力
モードが決定されるようになっているため、ベリファイ
以外は常に入力モードに設定されるようになっている。
このため、実際のプログラムデータの書込み期間以外の
期間では端子31は不定の電位状態となり、入力モードに
なっているポート回路30にはレベルの不安定な電位が印
加されることとなる。従って、低消費電力化のためにポ
ート回路30をCMOS化しようとしても前述した不安定な電
位レベルによってCMOSを構成するP,N両トランジスタが
ともにオンして貫通電流が流れ、低消費電力化の効果を
阻害するという欠点がある。
ログラムデータの書込みとベリファイとを行なうポート
回路30はEPROM10の入出力バッファの入出力モードを規
定する出力イネーブル信号▲▼によってその入出力
モードが決定されるようになっているため、ベリファイ
以外は常に入力モードに設定されるようになっている。
このため、実際のプログラムデータの書込み期間以外の
期間では端子31は不定の電位状態となり、入力モードに
なっているポート回路30にはレベルの不安定な電位が印
加されることとなる。従って、低消費電力化のためにポ
ート回路30をCMOS化しようとしても前述した不安定な電
位レベルによってCMOSを構成するP,N両トランジスタが
ともにオンして貫通電流が流れ、低消費電力化の効果を
阻害するという欠点がある。
さらに、このような貫通電流に伴って、ポート回路30
自体の出力レベルも不安定になり、それに接続されてい
る内部バス40に正規のプログラムデータとは異なるデー
タが出力され、誤動作の原因となることがある。
自体の出力レベルも不安定になり、それに接続されてい
る内部バス40に正規のプログラムデータとは異なるデー
タが出力され、誤動作の原因となることがある。
なお、プログラム／ベリファイに用いる専用のポート
回路を設ければ上記の欠点を回避することが可能ではあ
るが、チップ上のハードウェア回路が増加し複雑化する
ために得策とはいえない。
回路を設ければ上記の欠点を回避することが可能ではあ
るが、チップ上のハードウェア回路が増加し複雑化する
ために得策とはいえない。
本発明の１チップマイクロコンピュータは、プログラ
ム用メモリへプログラムデータを書込みかつ書込まれた
プログラムデータを読み出すためのポート回路に対し
て、プログラム用メモリの入出力バッファに印加される
プログラム制御信号がアクティブの期間ポート回路と端
子とを電気的に接続するように制御することを特徴とす
るものである。このようにすれば、ベリファイ以外の全
期間が入力モードとなることはなく、実際にプログラム
データが入力される期間だけ入力モードとなり、それ以
外は端子から電気的に切離された状態となるので、不安
定な電位がポート回路に印加されることはない。なお、
ポート回路と端子とを電気的に切り離すことによってポ
ート回路に接続されている内部バスの状態が不安定とな
る期間があるが、それによって不定なデータがプログラ
ム用メモリに書込まれないように、前記プログラム制御
信号のアクティブ開始タイミングを遅延してプログラム
用メモリの入出力バッファを制御するようにすればよ
い。
ム用メモリへプログラムデータを書込みかつ書込まれた
プログラムデータを読み出すためのポート回路に対し
て、プログラム用メモリの入出力バッファに印加される
プログラム制御信号がアクティブの期間ポート回路と端
子とを電気的に接続するように制御することを特徴とす
るものである。このようにすれば、ベリファイ以外の全
期間が入力モードとなることはなく、実際にプログラム
データが入力される期間だけ入力モードとなり、それ以
外は端子から電気的に切離された状態となるので、不安
定な電位がポート回路に印加されることはない。なお、
ポート回路と端子とを電気的に切り離すことによってポ
ート回路に接続されている内部バスの状態が不安定とな
る期間があるが、それによって不定なデータがプログラ
ム用メモリに書込まれないように、前記プログラム制御
信号のアクティブ開始タイミングを遅延してプログラム
用メモリの入出力バッファを制御するようにすればよ
い。
すなわち、本発明はプログラムデータが有効になるま
でポート回路の入力を禁止する制御を施すことを特徴と
し、ポート回路での貫通電流と電力消費を防止し、安定
したプログラム動作を実現するものである。
でポート回路の入力を禁止する制御を施すことを特徴と
し、ポート回路での貫通電流と電力消費を防止し、安定
したプログラム動作を実現するものである。
次に、本発明の一実施例を図面を参照してより詳細に
説明する。第１図は本発明の１チップマイクロコンピュ
ータの一実施例を第３図の従来例と対比させたブロック
図である。従来例と同等の機能の部分には第３図と同じ
番号を付してある。EPROM部はデコーダ11、EPROMセルア
レイ10、センスアンプ12、書込制御回路13、入出力バッ
ファ14を含み、入出力バッファ14とポート回路20,30及
びCPU100は内部データバス（DB）40によって互いに接続
されている。ポート回路20には端子群21が、ポート回路
30には端子群31が夫々接続されており、更に端子として
プログラム制御信号▲▼及び出力イネーブル信
号▲▼の入力端子と、プログラム用高電圧を供給す
る端子VPP、モード選択信号▲▼の入力端子が
従来と同様に設けられている。ただし、プログラム信号
▲▼はディレイ回路200を経由してからEPROM部
への実際のプログラム制御信号▲▼となる。ポー
ト回路30は入力用アンドゲート301、入力バッファ302,
出力バッファ304、ポートレジスタ303を含む単位回路を
端子毎に有している。さらに、ポート回路30の入出力モ
ード制御のためにインバータ101〜103、アンドオアゲー
ト104,105がある。
説明する。第１図は本発明の１チップマイクロコンピュ
ータの一実施例を第３図の従来例と対比させたブロック
図である。従来例と同等の機能の部分には第３図と同じ
番号を付してある。EPROM部はデコーダ11、EPROMセルア
レイ10、センスアンプ12、書込制御回路13、入出力バッ
ファ14を含み、入出力バッファ14とポート回路20,30及
びCPU100は内部データバス（DB）40によって互いに接続
されている。ポート回路20には端子群21が、ポート回路
30には端子群31が夫々接続されており、更に端子として
プログラム制御信号▲▼及び出力イネーブル信
号▲▼の入力端子と、プログラム用高電圧を供給す
る端子VPP、モード選択信号▲▼の入力端子が
従来と同様に設けられている。ただし、プログラム信号
▲▼はディレイ回路200を経由してからEPROM部
への実際のプログラム制御信号▲▼となる。ポー
ト回路30は入力用アンドゲート301、入力バッファ302,
出力バッファ304、ポートレジスタ303を含む単位回路を
端子毎に有している。さらに、ポート回路30の入出力モ
ード制御のためにインバータ101〜103、アンドオアゲー
ト104,105がある。
従来と同じように、PMOD信号を“0"にすると、通常の
マイクロコンピュータのポート機能としてポート回路2
0,30は動作する。ここで、ポート回路30に着目すれば、
PROG信号を入力するアンドゲート104BとOE信号を入力す
るアンドゲート105Bはオフされ、他方のアンドゲート10
4A,105Aがオンされて、夫々IN信号およびOUT信号に応じ
た信号をオアゲートから出力する。ここで、IN信号は通
常の動作時に入力命令が実行される時に発生される信号
で、OUT信号は出力命令実行時に発生される信号であ
る。IN信号の発生によりポート回路30は入力モードとな
りアンドゲート301が開き、入力バッファ302が活性化さ
れ、端子31と内部バス40とが接続される。一方、OUT信
号の発生により出力バッファ304が活性化され、レジス
タ303にセットされているデータが端子31へ出力され
る。かかる制御は通常の動作時に行なわれるものであ
る。
マイクロコンピュータのポート機能としてポート回路2
0,30は動作する。ここで、ポート回路30に着目すれば、
PROG信号を入力するアンドゲート104BとOE信号を入力す
るアンドゲート105Bはオフされ、他方のアンドゲート10
4A,105Aがオンされて、夫々IN信号およびOUT信号に応じ
た信号をオアゲートから出力する。ここで、IN信号は通
常の動作時に入力命令が実行される時に発生される信号
で、OUT信号は出力命令実行時に発生される信号であ
る。IN信号の発生によりポート回路30は入力モードとな
りアンドゲート301が開き、入力バッファ302が活性化さ
れ、端子31と内部バス40とが接続される。一方、OUT信
号の発生により出力バッファ304が活性化され、レジス
タ303にセットされているデータが端子31へ出力され
る。かかる制御は通常の動作時に行なわれるものであ
る。
次にプログラム／ベリファイモードについて第２図を
参照して説明する。第２図はプログラム／ベリファイモ
ードとして動作させたときのタイミング図である。モー
ド選択信号PMODを“1"とすることによりプログラム／ベ
リファイモードが設定される。この状態ではマイクロコ
ンピュータの内部クロックは停止し、内部データバス
（DB）40はCPUから解放され、マイクロコンピュータは
見かけ上単体のEPROMチップと等価になる。このとき端
子群21から与えられたEPROM10のアドレスは入力モード
にあるポート回路20からEPROMアドレスバス（PAB）50を
介してデコーダ11に与えられ、プログラム又はベリファ
イの対象となるEPROMセルが選択される。プログラム時
には、プログラムデータがプログラム制御信号▲
▼に対してセットアップ時間ts分だけ早く端子31に与
えられる。ポート回路30はプログラム制御信号▲
▼が“1"になった時初めて入力モード（すなわちアン
ドオアゲート104の出力が“1"）になり、このタイミン
グで内部データバス（DB）40へプログラムデータが出力
される。但し、周辺データバス（DB）40上のプログラム
データはプログラム制御信号▲▼に対してはセ
ットアップ時間がないため、▲▼信号そのもの
で入出力バッファ14を直接制御すると、プログラム開始
の瞬間にデータバス（DB）上の直前の不安データがプロ
グラムされてしまう可能性があり好ましくない。従っ
て、ディレイ回路200によってプログラム制御信号▲
▼のアクティブ開始タイミング（立下り）のみを
遅らせた信号▲▼を生成し、これを入出力バッフ
ァ14（この場合は入力バッファとして働く）に印加する
ようにしている。このようにして内部データバス（DB）
40上のプログラムデータに対してセットアップ時間tSI
を確保することができる。また、端子群31に与えられた
プログラムデータは、プログラム制御信号▲▼
の立上りに対してホールド時間tH分だけ遅れて切れる。
ところがポート回路31はプログラム制御信号▲
▼が“1"になると入力モードを解除し（すなわちアンド
ゲート回路104の出力が“0"）、端子31と内部バス40と
を切り離すため内部バス（DB）へのプログラムデータの
出力は強制的に禁止される。しかし、内部バス（DB）40
は通常容量性負荷が大きくしばらくの間は以前の値を保
持できるため、入出力バッファ14に対しては十分なホー
ルド時間tHIを保持できる。次に、ベリファイ時には、
出力イネーブル信号▲▼を“0"にして選択状態にあ
るEPROMセルから今書き込まれた内容（ベリファイデー
タ）をセンスアンプ12を経由し、入出力バッファ14（こ
の場合出力バッファとして働く）から内部バス（DB）40
に出力する。ポート回路30は出力イネーブル信号▲
▼が“0"の間は出力モード（すなわちアンドオアゲート
105の出力が“1"）となって、端子群31からベリファイ
データを出力できる。
参照して説明する。第２図はプログラム／ベリファイモ
ードとして動作させたときのタイミング図である。モー
ド選択信号PMODを“1"とすることによりプログラム／ベ
リファイモードが設定される。この状態ではマイクロコ
ンピュータの内部クロックは停止し、内部データバス
（DB）40はCPUから解放され、マイクロコンピュータは
見かけ上単体のEPROMチップと等価になる。このとき端
子群21から与えられたEPROM10のアドレスは入力モード
にあるポート回路20からEPROMアドレスバス（PAB）50を
介してデコーダ11に与えられ、プログラム又はベリファ
イの対象となるEPROMセルが選択される。プログラム時
には、プログラムデータがプログラム制御信号▲
▼に対してセットアップ時間ts分だけ早く端子31に与
えられる。ポート回路30はプログラム制御信号▲
▼が“1"になった時初めて入力モード（すなわちアン
ドオアゲート104の出力が“1"）になり、このタイミン
グで内部データバス（DB）40へプログラムデータが出力
される。但し、周辺データバス（DB）40上のプログラム
データはプログラム制御信号▲▼に対してはセ
ットアップ時間がないため、▲▼信号そのもの
で入出力バッファ14を直接制御すると、プログラム開始
の瞬間にデータバス（DB）上の直前の不安データがプロ
グラムされてしまう可能性があり好ましくない。従っ
て、ディレイ回路200によってプログラム制御信号▲
▼のアクティブ開始タイミング（立下り）のみを
遅らせた信号▲▼を生成し、これを入出力バッフ
ァ14（この場合は入力バッファとして働く）に印加する
ようにしている。このようにして内部データバス（DB）
40上のプログラムデータに対してセットアップ時間tSI
を確保することができる。また、端子群31に与えられた
プログラムデータは、プログラム制御信号▲▼
の立上りに対してホールド時間tH分だけ遅れて切れる。
ところがポート回路31はプログラム制御信号▲
▼が“1"になると入力モードを解除し（すなわちアンド
ゲート回路104の出力が“0"）、端子31と内部バス40と
を切り離すため内部バス（DB）へのプログラムデータの
出力は強制的に禁止される。しかし、内部バス（DB）40
は通常容量性負荷が大きくしばらくの間は以前の値を保
持できるため、入出力バッファ14に対しては十分なホー
ルド時間tHIを保持できる。次に、ベリファイ時には、
出力イネーブル信号▲▼を“0"にして選択状態にあ
るEPROMセルから今書き込まれた内容（ベリファイデー
タ）をセンスアンプ12を経由し、入出力バッファ14（こ
の場合出力バッファとして働く）から内部バス（DB）40
に出力する。ポート回路30は出力イネーブル信号▲
▼が“0"の間は出力モード（すなわちアンドオアゲート
105の出力が“1"）となって、端子群31からベリファイ
データを出力できる。
以上発明したように本発明の１チップマイクロコンピ
ュータでは、内蔵EPROMのプログラム時に、プログラム
データを入力するポート回路をプログラム信号が有効な
期間のみ入力モードとすることにより、ポート回路への
不定値入力（例えば中間電位）を禁止して貫通電流を防
止することでこれによるノイズを除去して安定したプロ
グラム動作を行なうことができるという効果がある。と
くに、ポート回路として通常の動作でも使用されるポー
トを兼用して、そのプログラム／ベリファイモードにお
ける入出力のモード制御を本来必要とされるプログラム
制御信号を有効に使うことによって他に余分な制御信号
を導入することなく上記効果を得ることができる。ま
た、プログラム制御信号のアクティブ開始期間だけを遅
延してEPROMの入出力バッファに印加するようにしてい
るので、EPROMに不定データが書込まれることを防止す
ることができるとともに、それによってプログラム制御
信号自身も必要最低限の期間だけアクティブにすればよ
い。
ュータでは、内蔵EPROMのプログラム時に、プログラム
データを入力するポート回路をプログラム信号が有効な
期間のみ入力モードとすることにより、ポート回路への
不定値入力（例えば中間電位）を禁止して貫通電流を防
止することでこれによるノイズを除去して安定したプロ
グラム動作を行なうことができるという効果がある。と
くに、ポート回路として通常の動作でも使用されるポー
トを兼用して、そのプログラム／ベリファイモードにお
ける入出力のモード制御を本来必要とされるプログラム
制御信号を有効に使うことによって他に余分な制御信号
を導入することなく上記効果を得ることができる。ま
た、プログラム制御信号のアクティブ開始期間だけを遅
延してEPROMの入出力バッファに印加するようにしてい
るので、EPROMに不定データが書込まれることを防止す
ることができるとともに、それによってプログラム制御
信号自身も必要最低限の期間だけアクティブにすればよ
い。
なお、ポート回路30と端子31との間にスイッチング素
子（例えば、トランスファーゲート）を介在せしめ、そ
のオン／オフをプログラム制御信号▲▼と出力
イネーブル信号▲▼で行なうようにしてもよいが、
それによって入出力レベルがトランスファーゲートのし
きい値分低下すること、およびEPROMをもたない通常の
１チップマイクロコンピュータの設計上の互換性を保て
なくなること等を考慮すれば、第１図のようにポート回
路30を直接制御する制御回路を設ける方が効果的であ
る。
子（例えば、トランスファーゲート）を介在せしめ、そ
のオン／オフをプログラム制御信号▲▼と出力
イネーブル信号▲▼で行なうようにしてもよいが、
それによって入出力レベルがトランスファーゲートのし
きい値分低下すること、およびEPROMをもたない通常の
１チップマイクロコンピュータの設計上の互換性を保て
なくなること等を考慮すれば、第１図のようにポート回
路30を直接制御する制御回路を設ける方が効果的であ
る。
第１図は本発明の一実施例の構成図、第２図は第１図を
説明するためのタイミング図、第３図は従来のEPROM内
蔵１チップマイクロコンピュータの構成図、第４図は第
３図を説明するためのタイミング図である。 10……EPROM、11……デコーダ、12……センスアンプ、1
3……書込制御回路、14,140……入出力バッファ、15…
…プログラムカウンタ（PC）、20,30……ポート回路、2
1,31……端子群、40……周辺データバス（DB）、50……
EPROMアドレスバス（PAB）、100……CPU、200……ディ
レイ回路、▲▼……プログラム制御信号、▲
▼……出力イネーブル信号、VPP……プログラム用高
電圧電源端子、PMOD……モード選択信号。
説明するためのタイミング図、第３図は従来のEPROM内
蔵１チップマイクロコンピュータの構成図、第４図は第
３図を説明するためのタイミング図である。 10……EPROM、11……デコーダ、12……センスアンプ、1
3……書込制御回路、14,140……入出力バッファ、15…
…プログラムカウンタ（PC）、20,30……ポート回路、2
1,31……端子群、40……周辺データバス（DB）、50……
EPROMアドレスバス（PAB）、100……CPU、200……ディ
レイ回路、▲▼……プログラム制御信号、▲
▼……出力イネーブル信号、VPP……プログラム用高
電圧電源端子、PMOD……モード選択信号。
Claims (1)
- 【請求項１】外部からプログラム可能なメモリと、CPU
と、入力バッファを有し当該入力バッファが活性化され
ることにより外部からデータを取り込むポート回路とを
備える１チップマイクロコンピュータにおいて、モード
選択信号およびプログラム制御信号を受け、前記モード
選択信号が第１の論理レベルのときは前記CPUによる入
力命令の実行に応答して前記入力バッファを活性化し、
前記モード選択信号が第２の論理レベルのときは前記プ
ログラム制御信号が活性化レベルをとることに応答して
前記入力バッファを活性化する制御回路を設け、前記モ
ード選択信号が前記第２の論理レベルであって前記プロ
グラム制御信号が活性化レベルをとることによって前記
ポート回路を介して外部から取り込まれたデータをプロ
グラムデータとして前記メモリにプログラムすることを
特徴とする１チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181611A JPH0833877B2 (ja) | 1987-07-20 | 1987-07-20 | １チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181611A JPH0833877B2 (ja) | 1987-07-20 | 1987-07-20 | １チツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6425268A JPS6425268A (en) | 1989-01-27 |
| JPH0833877B2 true JPH0833877B2 (ja) | 1996-03-29 |
Family
ID=16103830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62181611A Expired - Lifetime JPH0833877B2 (ja) | 1987-07-20 | 1987-07-20 | １チツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833877B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000112918A (ja) | 1998-10-09 | 2000-04-21 | Nec Corp | フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ |
-
1987
- 1987-07-20 JP JP62181611A patent/JPH0833877B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6425268A (en) | 1989-01-27 |
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