JPH09153295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09153295A JPH09153295A JP31305495A JP31305495A JPH09153295A JP H09153295 A JPH09153295 A JP H09153295A JP 31305495 A JP31305495 A JP 31305495A JP 31305495 A JP31305495 A JP 31305495A JP H09153295 A JPH09153295 A JP H09153295A
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭセルがスパイクノイズ等によっ
ても不測のオーバーライトや消去が行われないようにす
る。 【構成】 通常の動作電圧よりも高い電圧のＨＶ信号に
基づいてライトするＥＥＰＲＯＭセル１と、ＥＥＰＲＯ
Ｍセル１の動作を制御するライトリードゲートコントロ
ール回路４と、プログラム用の高い電圧であるＶｐｐ信
号が入力されるとライトリードゲートコントロール回路
４をプログラムモードにするＨＶ検知回路３と、プログ
ラム時にライトリードゲートコントロール回路４からＥ
ＥＰＲＯＭセル１に与えられるＨＶ信号の印加の条件を
与える／ＳＴＢ信号に対して、特定のコード信号を含む
ＰＤＡＴＡ信号により有効条件を与えるＳＴＢｅｎａｂ
ｌｅ／ｄｉｓａｂｌｅコントロール回路５とを備え、Ｅ
ＥＰＲＯＭセル１に対してライトする場合、ＳＴＢｅｎ
ａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５に、特定
のコード信号を与え、／ＳＴＢ信号を予め有効とし、ラ
イトリードゲートコントロール回路４によるＥＥＰＲＯ
Ｍセル１へのプログラムを実行させる。
ても不測のオーバーライトや消去が行われないようにす
る。 【構成】 通常の動作電圧よりも高い電圧のＨＶ信号に
基づいてライトするＥＥＰＲＯＭセル１と、ＥＥＰＲＯ
Ｍセル１の動作を制御するライトリードゲートコントロ
ール回路４と、プログラム用の高い電圧であるＶｐｐ信
号が入力されるとライトリードゲートコントロール回路
４をプログラムモードにするＨＶ検知回路３と、プログ
ラム時にライトリードゲートコントロール回路４からＥ
ＥＰＲＯＭセル１に与えられるＨＶ信号の印加の条件を
与える／ＳＴＢ信号に対して、特定のコード信号を含む
ＰＤＡＴＡ信号により有効条件を与えるＳＴＢｅｎａｂ
ｌｅ／ｄｉｓａｂｌｅコントロール回路５とを備え、Ｅ
ＥＰＲＯＭセル１に対してライトする場合、ＳＴＢｅｎ
ａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５に、特定
のコード信号を与え、／ＳＴＢ信号を予め有効とし、ラ
イトリードゲートコントロール回路４によるＥＥＰＲＯ
Ｍセル１へのプログラムを実行させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に外部から高い電圧を印加してプログラムするＥＥＰ
ＲＯＭのデータをスパイクノイズから保護するための回
路方式に関する。
特に外部から高い電圧を印加してプログラムするＥＥＰ
ＲＯＭのデータをスパイクノイズから保護するための回
路方式に関する。
【０００２】
【従来の技術】図３は従来の半導体記憶装置のブロック
図である。
図である。
【０００３】図において、プログラム可能なＥＥＰＲＯ
Ｍセル１は、外部から通常の動作電圧よりも高いＨＶ信
号を印加することにより、任意のデータをプログラムす
ることが可能であり、電源をオフしてもデータを保持す
る機能を有する。
Ｍセル１は、外部から通常の動作電圧よりも高いＨＶ信
号を印加することにより、任意のデータをプログラムす
ることが可能であり、電源をオフしてもデータを保持す
る機能を有する。
【０００４】ＥＥＰＲＯＭセル１のデータをリードした
りライトしたりする場合のアドレスは、アドレスデータ
Ａ０〜Ａ７（８ビットのパラレルアドレスデータ）とし
て外部から与えられる。そして、このアドレスデータＡ
０〜Ａ７は、アドレスデコーダ２によりデコードされ、
ＥＥＰＲＯＭセル１に供給される。
りライトしたりする場合のアドレスは、アドレスデータ
Ａ０〜Ａ７（８ビットのパラレルアドレスデータ）とし
て外部から与えられる。そして、このアドレスデータＡ
０〜Ａ７は、アドレスデコーダ２によりデコードされ、
ＥＥＰＲＯＭセル１に供給される。
【０００５】一方、ＥＥＰＲＯＭセル１の各種の動作モ
ードを制御するために、ライトリードゲートコントロー
ル回路４が接続される。
ードを制御するために、ライトリードゲートコントロー
ル回路４が接続される。
【０００６】プログラム時には、ライトリードゲートコ
ントロール回路４からＥＥＰＲＯＭセル１に対して、こ
れにストレスを与え、ライトモードにするべく、通常動
作時の電圧よりも高い電圧の信号がＨＶ信号として与え
られる。併せて、プログラムすべきデータが、Ｗｒｉｔ
ｅ信号として、ＥＥＰＲＯＭセル１にシリアルに供給さ
れる。
ントロール回路４からＥＥＰＲＯＭセル１に対して、こ
れにストレスを与え、ライトモードにするべく、通常動
作時の電圧よりも高い電圧の信号がＨＶ信号として与え
られる。併せて、プログラムすべきデータが、Ｗｒｉｔ
ｅ信号として、ＥＥＰＲＯＭセル１にシリアルに供給さ
れる。
【０００７】一方、ベリファイ時には、ＥＥＰＲＯＭセ
ル１にプログラムされたデータが、Ｖｅｒｉｆｙ信号と
してシリアルに読み出され、ライトリードゲートコント
ロール回路４に与えられる。
ル１にプログラムされたデータが、Ｖｅｒｉｆｙ信号と
してシリアルに読み出され、ライトリードゲートコント
ロール回路４に与えられる。
【０００８】さて、ＥＥＰＲＯＭセル１に対してデータ
のプログラムを行う場合、外部からＨＶ検知回路３に対
して、Ｖｐｐ信号が供給される。このＶｐｐ信号は、Ｅ
ＥＰＲＯＭセル１の通常の動作電圧よりも高い電圧の信
号として与えられる。
のプログラムを行う場合、外部からＨＶ検知回路３に対
して、Ｖｐｐ信号が供給される。このＶｐｐ信号は、Ｅ
ＥＰＲＯＭセル１の通常の動作電圧よりも高い電圧の信
号として与えられる。
【０００９】ＨＶ検知回路３は、Ｖｐｐ信号を検出する
と、ＶｐｐＥｎａｂｌｅ信号を発生し、これをライトリ
ードゲートコントロール回路４およびアドレスデコーダ
２に出力する。このＶｐｐＥｎａｂｌｅ信号により、ア
ドレスデコーダ２はＥＥＰＲＯＭセル１にプログラムア
ドレスを与え、ライトリードゲートコントロール回路４
はプログラムモードに入る。同時に、通常の動作電圧よ
りも高い電圧のＨＶ信号がライトリードゲートコントロ
ール回路４に与えられる。このＨＶ信号はプログラム時
に対して、そのまま供給されることになる。
と、ＶｐｐＥｎａｂｌｅ信号を発生し、これをライトリ
ードゲートコントロール回路４およびアドレスデコーダ
２に出力する。このＶｐｐＥｎａｂｌｅ信号により、ア
ドレスデコーダ２はＥＥＰＲＯＭセル１にプログラムア
ドレスを与え、ライトリードゲートコントロール回路４
はプログラムモードに入る。同時に、通常の動作電圧よ
りも高い電圧のＨＶ信号がライトリードゲートコントロ
ール回路４に与えられる。このＨＶ信号はプログラム時
に対して、そのまま供給されることになる。
【００１０】更に、ＥＥＰＲＯＭセル１に対しては、外
部から、プログラムすべきデータがシリアルにＳＤＡＴ
Ａ信号として入力される。また、ＳＤＡＴＡ信号と併せ
て、同期をとるためのクロックが、ＳＣＫφ信号として
供給される。また、プログラムモードとベリファイを切
り替えるためのＰＲＯＧＲＡＭ・／ＶＥＲＩＦＹ信号お
よび、ＥＥＰＲＯＭセル１に入力されるＨＶ信号を制御
するための／ＳＴＢ信号が供給される。
部から、プログラムすべきデータがシリアルにＳＤＡＴ
Ａ信号として入力される。また、ＳＤＡＴＡ信号と併せ
て、同期をとるためのクロックが、ＳＣＫφ信号として
供給される。また、プログラムモードとベリファイを切
り替えるためのＰＲＯＧＲＡＭ・／ＶＥＲＩＦＹ信号お
よび、ＥＥＰＲＯＭセル１に入力されるＨＶ信号を制御
するための／ＳＴＢ信号が供給される。
【００１１】一方、ライトリードゲートコントロール回
路４からは、ＥＥＰＲＯＭセル１から読み出したＶｅｒ
ｉｆｙ信号が、ＳＯＵＴ信号として、シリアルデータで
出力される。
路４からは、ＥＥＰＲＯＭセル１から読み出したＶｅｒ
ｉｆｙ信号が、ＳＯＵＴ信号として、シリアルデータで
出力される。
【００１２】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００１３】半導体記憶装置のＥＥＰＲＯＭセル１にデ
ータをプログラムする場合、図示しないＥＥＰＲＯＭラ
イターなどの書き込み装置に、半導体記憶装置を装着
し、この書き込み装置側から、ＨＶ検知回路３に対し
て、通常の動作電圧よりも高いＶｐｐ信号を入力する。
ータをプログラムする場合、図示しないＥＥＰＲＯＭラ
イターなどの書き込み装置に、半導体記憶装置を装着
し、この書き込み装置側から、ＨＶ検知回路３に対し
て、通常の動作電圧よりも高いＶｐｐ信号を入力する。
【００１４】Ｖｐｐ信号を検出したＨＶ検知回路３は、
ライトリードゲートコントロール回路４およびアドレス
デコーダ２に対して、ＶｐｐＥｎａｂｌｅ信号を出力
し、これらをプログラムモードにする。
ライトリードゲートコントロール回路４およびアドレス
デコーダ２に対して、ＶｐｐＥｎａｂｌｅ信号を出力
し、これらをプログラムモードにする。
【００１５】次に、アドレスデコーダ２に対して、アド
レスデータＡ０〜Ａ７をパラレルデータとして与え、ア
ドレスデコーダ２はこれをデコードしてＥＥＰＲＯＭセ
ル１に与え、プログラムアドレスを設定する。
レスデータＡ０〜Ａ７をパラレルデータとして与え、ア
ドレスデコーダ２はこれをデコードしてＥＥＰＲＯＭセ
ル１に与え、プログラムアドレスを設定する。
【００１６】そして、ライトリードゲートコントロール
回路４に対して、ＰＲＯＧＲＡＭ・／ＶＥＲＩＦＹ信号
をプログラムモードで与えると共に、ＳＣＫφ信号にク
ロック同期したシリアルプログラムデータを、ＳＤＡＴ
Ａ信号として入力する。
回路４に対して、ＰＲＯＧＲＡＭ・／ＶＥＲＩＦＹ信号
をプログラムモードで与えると共に、ＳＣＫφ信号にク
ロック同期したシリアルプログラムデータを、ＳＤＡＴ
Ａ信号として入力する。
【００１７】次に、／ＳＴＢ信号を、例えばＨレベルか
らＬレベルへと、レベル変化させる。そして、ライトリ
ードゲートコントロール回路４は、／ＳＴＢ信号のレベ
ル、例えばＬレベルに対応して、ＥＥＰＲＯＭセル１に
対して、ＨＶ信号を出力し、ＥＥＰＲＯＭセル１に高電
圧によるストレスを加える。その結果、ＥＥＰＲＯＭセ
ル１はプログラム可能な状態となる。
らＬレベルへと、レベル変化させる。そして、ライトリ
ードゲートコントロール回路４は、／ＳＴＢ信号のレベ
ル、例えばＬレベルに対応して、ＥＥＰＲＯＭセル１に
対して、ＨＶ信号を出力し、ＥＥＰＲＯＭセル１に高電
圧によるストレスを加える。その結果、ＥＥＰＲＯＭセ
ル１はプログラム可能な状態となる。
【００１８】併せて、ライトリードゲートコントロール
回路４からＥＥＰＲＯＭセル１に対して、プログラムデ
ータをＷｒｉｔｅ信号として供給し、データの書き込み
を実行する。
回路４からＥＥＰＲＯＭセル１に対して、プログラムデ
ータをＷｒｉｔｅ信号として供給し、データの書き込み
を実行する。
【００１９】一方、ベリファイ時には、ＰＲＯＧＲＡＭ
・／ＶＥＲＩＦＹ信号を、ベリファイモードにする。そ
の結果、ライトリードゲートコントロール回路４はベリ
ファイモードとなり、ストローブ信号により、アドレス
データＡ０〜Ａ７に対応するＥＥＰＲＯＭセル１のデー
タがライトリードゲートコントロール回路４に読み出さ
れ、Ｖｅｒｉｆｙ信号は、ＳＣＫφ信号に同期しＳｏｕ
ｔから出力される。このＶｅｒｉｆｙ信号は、書き込み
装置側でプログラムデータと参照され、データのプログ
ラムが正常に行われたか否かの検証に用いられる。
・／ＶＥＲＩＦＹ信号を、ベリファイモードにする。そ
の結果、ライトリードゲートコントロール回路４はベリ
ファイモードとなり、ストローブ信号により、アドレス
データＡ０〜Ａ７に対応するＥＥＰＲＯＭセル１のデー
タがライトリードゲートコントロール回路４に読み出さ
れ、Ｖｅｒｉｆｙ信号は、ＳＣＫφ信号に同期しＳｏｕ
ｔから出力される。このＶｅｒｉｆｙ信号は、書き込み
装置側でプログラムデータと参照され、データのプログ
ラムが正常に行われたか否かの検証に用いられる。
【００２０】
【発明が解決しようとする課題】以上述べたように、従
来の半導体記憶装置は、Ｖｐｐ信号に対応して、プログ
ラムモードとなり、データのプログラムが可能になるよ
うに構成されているので、この半導体記憶装置を、これ
を用いる機器の基板に実装し、オンボードで使用する場
合に、スパイクノイズなどによるデータのオーバーライ
トやデータの消去などの危険が残るという問題点があ
る。
来の半導体記憶装置は、Ｖｐｐ信号に対応して、プログ
ラムモードとなり、データのプログラムが可能になるよ
うに構成されているので、この半導体記憶装置を、これ
を用いる機器の基板に実装し、オンボードで使用する場
合に、スパイクノイズなどによるデータのオーバーライ
トやデータの消去などの危険が残るという問題点があ
る。
【００２１】つまり、ＨＶ検知回路３のＶｐｐ信号用の
端子にスパイクノイズが乗り、ＨＶ検知回路３が誤動作
した場合、ライトリードゲートコントロール回路４はプ
ログラムモードに入ってしまう。そして、ＰＲＯＧＲＡ
Ｍ・／ＶＥＲＩＦＹ信号や／ＳＴＢ信号を入力するため
の端子が、プログラムモードと同じレベル状態に設定さ
れていたりすると、ＥＥＰＲＯＭセル１がオーバーライ
トされたり、消去されたりする。
端子にスパイクノイズが乗り、ＨＶ検知回路３が誤動作
した場合、ライトリードゲートコントロール回路４はプ
ログラムモードに入ってしまう。そして、ＰＲＯＧＲＡ
Ｍ・／ＶＥＲＩＦＹ信号や／ＳＴＢ信号を入力するため
の端子が、プログラムモードと同じレベル状態に設定さ
れていたりすると、ＥＥＰＲＯＭセル１がオーバーライ
トされたり、消去されたりする。
【００２２】これは、半導体記憶装置の各端子が、プロ
グラム時とリード時で、それぞれ異なる機能を与えられ
ているために発生する可能性のある事故である。つま
り、Ｖｐｐ信号を入力するための端子は、リードモード
時には入力専用ピン、またはＩ／Ｏピンとして用いられ
るため、この端子だけをスパイクノイズから守るような
対策はとりにくいのが現状であり、その他の端子につい
ても同様である。
グラム時とリード時で、それぞれ異なる機能を与えられ
ているために発生する可能性のある事故である。つま
り、Ｖｐｐ信号を入力するための端子は、リードモード
時には入力専用ピン、またはＩ／Ｏピンとして用いられ
るため、この端子だけをスパイクノイズから守るような
対策はとりにくいのが現状であり、その他の端子につい
ても同様である。
【００２３】以上のように、従来の半導体記憶装置は、
スパイクノイズによるプログラムデータのオーバーライ
トや消去の危険性があり、根本的な対応による信頼性の
向上が大きな課題となっていた。
スパイクノイズによるプログラムデータのオーバーライ
トや消去の危険性があり、根本的な対応による信頼性の
向上が大きな課題となっていた。
【００２４】本発明は、上記のような従来技術の問題点
を解消し、適用対象となる機器に実装された後に、スパ
イクノイズ等によるプログラムモードへの不測の移行が
あっても、オーバーライトや消去が行われず、プログラ
ムデータの保護上、信頼性の高い半導体記憶装置を提供
することを目的とする。
を解消し、適用対象となる機器に実装された後に、スパ
イクノイズ等によるプログラムモードへの不測の移行が
あっても、オーバーライトや消去が行われず、プログラ
ムデータの保護上、信頼性の高い半導体記憶装置を提供
することを目的とする。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置として、通常の動作電圧よ
りも高い電圧でプログラムするＥＥＰＲＯＭセルと、前
記ＥＥＰＲＯＭセルの動作モードを制御する制御手段
と、プログラム用の高い電圧が入力されたことを検出し
て前記制御手段をプログラムモードにするプログラムモ
ード検出手段と、前記制御手段から前記ＥＥＰＲＯＭセ
ルにプログラムの条件を与える信号の少なくとも１つに
対して、特定のコード信号に基づく有効条件を与えるプ
ログラムイネーブル手段と、を備える半導体記憶装置を
提供するものである。
に、本発明の半導体記憶装置として、通常の動作電圧よ
りも高い電圧でプログラムするＥＥＰＲＯＭセルと、前
記ＥＥＰＲＯＭセルの動作モードを制御する制御手段
と、プログラム用の高い電圧が入力されたことを検出し
て前記制御手段をプログラムモードにするプログラムモ
ード検出手段と、前記制御手段から前記ＥＥＰＲＯＭセ
ルにプログラムの条件を与える信号の少なくとも１つに
対して、特定のコード信号に基づく有効条件を与えるプ
ログラムイネーブル手段と、を備える半導体記憶装置を
提供するものである。
【００２６】
【作用】本発明の半導体記憶装置は、プログラムモード
検出手段が制御手段をプログラムモードにして、ＥＥＰ
ＲＯＭセルに対してプログラムを行なう場合、プログラ
ムイネーブル手段に、特定のコード信号を与えておき、
制御手段から前記ＥＥＰＲＯＭセルにプログラムの条件
を与える信号を、予め有効としておき、次に制御手段に
よるＥＥＰＲＯＭセルに対するプログラムを行なわせ
る。
検出手段が制御手段をプログラムモードにして、ＥＥＰ
ＲＯＭセルに対してプログラムを行なう場合、プログラ
ムイネーブル手段に、特定のコード信号を与えておき、
制御手段から前記ＥＥＰＲＯＭセルにプログラムの条件
を与える信号を、予め有効としておき、次に制御手段に
よるＥＥＰＲＯＭセルに対するプログラムを行なわせ
る。
【００２７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００２８】図１は本発明の実施例に係る半導体記憶装
置のブロック図である。図において示すように、ＳＴＢ
ｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５は、
／ＰＤＡＴＡ信号として、特定のコード信号のシリアル
入力を受けて、はじめてライトリードゲートコントロー
ル回路４に対して、ＨレベルまたはＬレベルの／ＳＴＢ
信号の出力を可能にし、プログラム時にＥＥＰＲＯＭセ
ル１に対してＨＶ信号を与えることを可能にする。図１
において、図３と同一の符号を付した回路は図３と同一
の回路を示す。
置のブロック図である。図において示すように、ＳＴＢ
ｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５は、
／ＰＤＡＴＡ信号として、特定のコード信号のシリアル
入力を受けて、はじめてライトリードゲートコントロー
ル回路４に対して、ＨレベルまたはＬレベルの／ＳＴＢ
信号の出力を可能にし、プログラム時にＥＥＰＲＯＭセ
ル１に対してＨＶ信号を与えることを可能にする。図１
において、図３と同一の符号を付した回路は図３と同一
の回路を示す。
【００２９】図２は、ＳＴＢｅｎａｂｌｅ／ｄｉｓａｂ
ｌｅコントロール回路５の構成例を示すブロック図であ
る。図において示すように、ＰＤＡＴＡ信号は、プログ
ラムモードの時に、特定のコード信号の形で与えられる
シリアル信号であり、インバータ回路６に入力される。
このデータは、ノア回路８を通じて、シリアルに伝えら
れ、４ステージのシフトレジスタを構成するＤ型フリッ
プフロップ１０、１１、１２、１３に入力される。この
シフトレジスタは各ステージでＱ出力と、／Ｑ出力を有
しており、これらは特定のコード信号に対応した組み合
わせで取り出され、ナンド回路１４に入力される。
ｌｅコントロール回路５の構成例を示すブロック図であ
る。図において示すように、ＰＤＡＴＡ信号は、プログ
ラムモードの時に、特定のコード信号の形で与えられる
シリアル信号であり、インバータ回路６に入力される。
このデータは、ノア回路８を通じて、シリアルに伝えら
れ、４ステージのシフトレジスタを構成するＤ型フリッ
プフロップ１０、１１、１２、１３に入力される。この
シフトレジスタは各ステージでＱ出力と、／Ｑ出力を有
しており、これらは特定のコード信号に対応した組み合
わせで取り出され、ナンド回路１４に入力される。
【００３０】なお、このＤ型フリップフロップ１０、１
１、１２、１３の各リセットダイレクト端子ＲにはＰ．
Ｏ．Ｃ信号が与えられているが、これはパワーオン時に
供給されるリセット信号であり、Ｄ型フリップフロップ
１０、１１、１２、１３により構成されるシフトレジス
タをクリアする。
１、１２、１３の各リセットダイレクト端子ＲにはＰ．
Ｏ．Ｃ信号が与えられているが、これはパワーオン時に
供給されるリセット信号であり、Ｄ型フリップフロップ
１０、１１、１２、１３により構成されるシフトレジス
タをクリアする。
【００３１】また、インバータ回路７、ノア回路９を介
してＤ型フリップフロップ１０、１１、１２、１３のク
ロック端子に供給されるＰＣＫ信号は、ＰＤＡＴＡ信号
をＤ型フリップフロップ１０、１１、１２、１３に取り
込むための同期信号として用いられる。
してＤ型フリップフロップ１０、１１、１２、１３のク
ロック端子に供給されるＰＣＫ信号は、ＰＤＡＴＡ信号
をＤ型フリップフロップ１０、１１、１２、１３に取り
込むための同期信号として用いられる。
【００３２】なお、ノア回路８、９にはＶｐｐＥｎａｂ
ｌｅ信号が与えられており、プログラムモードの時にの
み、信号通過可能となり、その他の場合は、ノア回路
８、９共に出力をＬレベルに固定される。
ｌｅ信号が与えられており、プログラムモードの時にの
み、信号通過可能となり、その他の場合は、ノア回路
８、９共に出力をＬレベルに固定される。
【００３３】ナンド回路１４はＤ型フリップフロップ１
０、１１、１２、１３の状態が、ＰＤＡＴＡ信号として
与えられた特定のコード信号に対応する状態になった場
合に、その出力をＬレベルとし、ノア回路１５を信号通
過可能な状態にする。
０、１１、１２、１３の状態が、ＰＤＡＴＡ信号として
与えられた特定のコード信号に対応する状態になった場
合に、その出力をＬレベルとし、ノア回路１５を信号通
過可能な状態にする。
【００３４】この場合、／ＳＴＢ信号がノア回路１５と
インバータ回路１６を通過し、ライトリードゲートコン
トロール回路４に与えられることになる。
インバータ回路１６を通過し、ライトリードゲートコン
トロール回路４に与えられることになる。
【００３５】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００３６】図１において、ＥＥＰＲＯＭセル１にデー
タをプログラムする場合、図示しない書き込み装置に、
半導体記憶装置を装着し、この書き込み装置側から、Ｈ
Ｖ検知回路３に対して、通常の動作電圧よりも高いＶｐ
ｐ信号を入力する。
タをプログラムする場合、図示しない書き込み装置に、
半導体記憶装置を装着し、この書き込み装置側から、Ｈ
Ｖ検知回路３に対して、通常の動作電圧よりも高いＶｐ
ｐ信号を入力する。
【００３７】Ｖｐｐ信号を検出したＨＶ検知回路３は、
ライトリードゲートコントロール回路４およびアドレス
デコーダ２およびＳＴβ ｅｎａｂｌｅ／ｄｉｓａｂｌ
ｅコントロール回路５に対して、ＶｐｐＥｎａｂｌｅ信
号を出力し、これらをプログラムモードにする。
ライトリードゲートコントロール回路４およびアドレス
デコーダ２およびＳＴβ ｅｎａｂｌｅ／ｄｉｓａｂｌ
ｅコントロール回路５に対して、ＶｐｐＥｎａｂｌｅ信
号を出力し、これらをプログラムモードにする。
【００３８】次に、アドレスデコーダ２に対して、アド
レスデータＡ０〜Ａ７をパラレルデータとして与え、ア
ドレスデコーダ２はこれをデコードしてＥＥＰＲＯＭセ
ル１に与え、プログラムアドレスを設定する。
レスデータＡ０〜Ａ７をパラレルデータとして与え、ア
ドレスデコーダ２はこれをデコードしてＥＥＰＲＯＭセ
ル１に与え、プログラムアドレスを設定する。
【００３９】そして、ライトリードゲートコントロール
回路４に対して、ＰＲＯＧＲＡＭ・／ＶＥＲＩＦＹ信号
をプログラムモードで与えると共に、ＳＣＫφ信号にク
ロック同期したシリアルプログラムデータを、ＳＤＡＴ
Ａ信号として入力する。
回路４に対して、ＰＲＯＧＲＡＭ・／ＶＥＲＩＦＹ信号
をプログラムモードで与えると共に、ＳＣＫφ信号にク
ロック同期したシリアルプログラムデータを、ＳＤＡＴ
Ａ信号として入力する。
【００４０】以上の動作の間に、図２において電源投入
時にＰ．Ｏ．Ｃ信号によりパワーオンリセットされてい
るＤ型フリップフロップ１０、１１、１２、１３に対し
て、特定のコード信号を書き込む。
時にＰ．Ｏ．Ｃ信号によりパワーオンリセットされてい
るＤ型フリップフロップ１０、１１、１２、１３に対し
て、特定のコード信号を書き込む。
【００４１】このコード信号の書き込みは以下のように
行われる。ちなみに、コード信号は、この例では、“１
０１０”である。
行われる。ちなみに、コード信号は、この例では、“１
０１０”である。
【００４２】まず、ＰＤＡＴＡ信号としてシリアルのコ
ード信号を入力すると共に、これに同期したクロック信
号をＰＣＫ信号として入力する。
ード信号を入力すると共に、これに同期したクロック信
号をＰＣＫ信号として入力する。
【００４３】ノア回路８、９は、ＬレベルのＶｐｐＥｎ
ａｂｌｅ信号により、信号通過可能となっているので、
ＰＤＡＴＡ信号はインバータ回路６、ノア回路８を通じ
てＤ型フリップフロップ１０のＤ入力端子に与えられ
る。一方、ＰＣＫ信号はインバータ回路７、ノア回路９
を介して、Ｄ型フリップフロップ１０、１１、１２、１
４のクロック端子に与えられる。
ａｂｌｅ信号により、信号通過可能となっているので、
ＰＤＡＴＡ信号はインバータ回路６、ノア回路８を通じ
てＤ型フリップフロップ１０のＤ入力端子に与えられ
る。一方、ＰＣＫ信号はインバータ回路７、ノア回路９
を介して、Ｄ型フリップフロップ１０、１１、１２、１
４のクロック端子に与えられる。
【００４４】その結果、ＰＣＫ信号の４クロックでＰＤ
ＡＴＡ信号のシリアルコード信号がＤ型フリップフロッ
プ１０、１１、１２、１３で構成されるシフトレジスタ
にセットされる。
ＡＴＡ信号のシリアルコード信号がＤ型フリップフロッ
プ１０、１１、１２、１３で構成されるシフトレジスタ
にセットされる。
【００４５】そして、シフトレジスタにセットされたコ
ード信号“１０１０”は、ナンド回路１４によりデコー
ドされる。つまり、Ｄ型フリップフロップ１１、１３の
Ｑ出力と、Ｄ型フリップフロップ１０、１２の／Ｑ出力
の論理積条件をナンド回路１４により取り出す。その結
果、ナンド回路１４の出力はＬレベルとなり、ノア回路
１５を信号通過可能状態にする。
ード信号“１０１０”は、ナンド回路１４によりデコー
ドされる。つまり、Ｄ型フリップフロップ１１、１３の
Ｑ出力と、Ｄ型フリップフロップ１０、１２の／Ｑ出力
の論理積条件をナンド回路１４により取り出す。その結
果、ナンド回路１４の出力はＬレベルとなり、ノア回路
１５を信号通過可能状態にする。
【００４６】したがって、／ＳＴＢ信号はノア回路１
５、インバータ回路１６を介して、ライトリードゲート
コントロール回路４に入力可能となる。
５、インバータ回路１６を介して、ライトリードゲート
コントロール回路４に入力可能となる。
【００４７】以上のような操作の後に、／ＳＴＢ信号
を、例えばＨレベルからＬレベルへと、レベル変化させ
る。そして、ライトリードゲートコントロール回路４
は、／ＳＴＢ信号のレベル、例えばＬレベルに対応し
て、ＥＥＰＲＯＭセル１に対して、ＨＶ信号を出力し、
ＥＥＰＲＯＭセル１に高電圧によるストレスを加える。
その結果、ＥＥＰＲＯＭセル１はプログラム可能な状態
となる。
を、例えばＨレベルからＬレベルへと、レベル変化させ
る。そして、ライトリードゲートコントロール回路４
は、／ＳＴＢ信号のレベル、例えばＬレベルに対応し
て、ＥＥＰＲＯＭセル１に対して、ＨＶ信号を出力し、
ＥＥＰＲＯＭセル１に高電圧によるストレスを加える。
その結果、ＥＥＰＲＯＭセル１はプログラム可能な状態
となる。
【００４８】併せて、ライトリードゲートコントロール
回路４からＥＥＰＲＯＭセル１に対して、プログラムデ
ータをＷｒｉｔｅ信号として供給し、データの書き込み
を実行する。
回路４からＥＥＰＲＯＭセル１に対して、プログラムデ
ータをＷｒｉｔｅ信号として供給し、データの書き込み
を実行する。
【００４９】なお、ベリファイ時の動作については、プ
ログラム時と同様に行われる。
ログラム時と同様に行われる。
【００５０】以上のような構成によれば、半導体記憶装
置を使用対象機器に実装した後に、ＨＶ検知回路３のＶ
ｐｐ信号用の端子にスパイクノイズが乗り、ＨＶ検知回
路３が誤動作した場合、ライトリードゲートコントロー
ル回路４はプログラムモードに入ってしまうが、ＰＤＡ
ＴＡ信号として特定のコード信号を入力しない限り、／
ＳＴＢ信号はライトリードゲートコントロール回路４に
入力されないので、ＥＥＰＲＯＭセル１にＨＶ信号が供
給されることはない。つまり、スパイクノイズによって
ライトリードゲートコントロール回路４が一時的にプロ
グラムモードになっても、ライトリードゲートコントロ
ール回路４のプログラムデータをオーバーライトしたり
消去したりする可能性が大幅に低減する。
置を使用対象機器に実装した後に、ＨＶ検知回路３のＶ
ｐｐ信号用の端子にスパイクノイズが乗り、ＨＶ検知回
路３が誤動作した場合、ライトリードゲートコントロー
ル回路４はプログラムモードに入ってしまうが、ＰＤＡ
ＴＡ信号として特定のコード信号を入力しない限り、／
ＳＴＢ信号はライトリードゲートコントロール回路４に
入力されないので、ＥＥＰＲＯＭセル１にＨＶ信号が供
給されることはない。つまり、スパイクノイズによって
ライトリードゲートコントロール回路４が一時的にプロ
グラムモードになっても、ライトリードゲートコントロ
ール回路４のプログラムデータをオーバーライトしたり
消去したりする可能性が大幅に低減する。
【００５１】なお、スパイクノイズがなくなれば、ＨＶ
検知回路３はＶｐｐＥｎａｂｌｅ信号の出力を停止する
ので、ライトリードゲートコントロール回路４はプログ
ラムモードから復帰し、それ以降はリードオンリーモー
ドで使用可能となる。
検知回路３はＶｐｐＥｎａｂｌｅ信号の出力を停止する
ので、ライトリードゲートコントロール回路４はプログ
ラムモードから復帰し、それ以降はリードオンリーモー
ドで使用可能となる。
【００５２】なお、Ｄ型フリップフロップ１０、１１、
１２、１３はパワーオン時にはすべてリセットされるの
で、それ以降はＰＤＡＴＡ信号を正規の手順で供給しな
い限り、コード信号が設定されることはないため、ＳＴ
Ｂｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５の
誤設定や誤動作の確率は非常に低い。
１２、１３はパワーオン時にはすべてリセットされるの
で、それ以降はＰＤＡＴＡ信号を正規の手順で供給しな
い限り、コード信号が設定されることはないため、ＳＴ
Ｂｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５の
誤設定や誤動作の確率は非常に低い。
【００５３】したがって、ＥＥＰＲＯＭセル１のプログ
ラムデータの信頼性は大幅に高まることになる。
ラムデータの信頼性は大幅に高まることになる。
【００５４】なお、上記実施例では、コード信号として
４ビットのデータの場合を例示したが、これは１ビット
以上のデータであれば何ビットのデータでもよい。そし
て、コード信号の桁数が増えれば、それだけ回路構成も
大規模になるが、反面信頼性は大幅に向上する。
４ビットのデータの場合を例示したが、これは１ビット
以上のデータであれば何ビットのデータでもよい。そし
て、コード信号の桁数が増えれば、それだけ回路構成も
大規模になるが、反面信頼性は大幅に向上する。
【００５５】また、上記実施例では、／ＳＴＢ信号をＳ
ＴＢｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５
で制御する構成を例示したが、ＥＥＰＲＯＭセル１に対
してデータのプログラムを行なわせる絶対条件を与える
他の信号に対して、コード信号によるイネーブルやディ
スエーブルの条件を付与するようにしても同様の効果が
得られることはもちろんである。これは、半導体記憶装
置の端子の他の機能との共用の条件などから、適宜選択
される。
ＴＢｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール回路５
で制御する構成を例示したが、ＥＥＰＲＯＭセル１に対
してデータのプログラムを行なわせる絶対条件を与える
他の信号に対して、コード信号によるイネーブルやディ
スエーブルの条件を付与するようにしても同様の効果が
得られることはもちろんである。これは、半導体記憶装
置の端子の他の機能との共用の条件などから、適宜選択
される。
【００５６】更に、上記実施例では、１つの信号に対し
てのみ、プログラム用のイネーブル条件を与える構成を
例示したが、複数の信号に対して、特定のコード信号に
基づくプログラム用のイネーブル条件を与えるようにし
てもよい。この場合、複数の信号毎に同じコード信号を
用いれば、簡単な回路で大幅に信頼性を高めることが可
能となる。もちろん、プログラム条件を与える信号毎に
コード信号を変えるようにすれば、飛躍的に信頼性が高
まることは言うまでもない。
てのみ、プログラム用のイネーブル条件を与える構成を
例示したが、複数の信号に対して、特定のコード信号に
基づくプログラム用のイネーブル条件を与えるようにし
てもよい。この場合、複数の信号毎に同じコード信号を
用いれば、簡単な回路で大幅に信頼性を高めることが可
能となる。もちろん、プログラム条件を与える信号毎に
コード信号を変えるようにすれば、飛躍的に信頼性が高
まることは言うまでもない。
【００５７】
【発明の効果】以上述べたように、本発明の半導体記憶
装置は、ＥＥＰＲＯＭに対するプログラムの条件とし
て、特定のコード信号を予め設定するように構成したの
で、半導体記憶装置が適用対象となる機器に実装された
後に、スパイクノイズ等によるプログラムモードへの不
測の移行があっても、ＥＥＰＲＯＭに対するオーバーラ
イトや消去を確実に防止することができるので、プログ
ラムデータの保護上、信頼性を大幅に向上できる効果が
ある。
装置は、ＥＥＰＲＯＭに対するプログラムの条件とし
て、特定のコード信号を予め設定するように構成したの
で、半導体記憶装置が適用対象となる機器に実装された
後に、スパイクノイズ等によるプログラムモードへの不
測の移行があっても、ＥＥＰＲＯＭに対するオーバーラ
イトや消去を確実に防止することができるので、プログ
ラムデータの保護上、信頼性を大幅に向上できる効果が
ある。
【図１】本発明の実施例の半導体記憶装置のブロック図
である。
である。
【図２】図１の構成のＳＴＢｅｎａｂｌｅ／ｄｉｓａｂ
ｌｅコントロール回路のブロック図である。
ｌｅコントロール回路のブロック図である。
【図３】従来の半導体記憶装置のブロック図である。
１ ＥＥＰＲＯＭセル ２ アドレスデコーダ ３ ＨＶ検知回路 ４ ライトリードゲートコントロール回路 ５ ＳＴＢｅｎａｂｌｅ／ｄｉｓａｂｌｅコントロール
回路 ６、７、１６ インバータ回路 ８、９、１５ ノア回路 １０、１１、１２、１３ Ｄ型フリップフロップ １４ ナンド回路
回路 ６、７、１６ インバータ回路 ８、９、１５ ノア回路 １０、１１、１２、１３ Ｄ型フリップフロップ １４ ナンド回路
Claims (3)
- 【請求項１】通常の動作電圧よりも高い電圧の印加によ
ってプログラム動作を行うＥＥＰＲＯＭセルと、 前記ＥＥＰＲＯＭセルの動作モードを切り換え制御する
制御手段と、 プログラム用の高い電圧が入力されたことを検出したと
きに、前記制御手段をプログラムモードに設定するプロ
グラムモード検出手段と、 前記制御手段から前記ＥＥＰＲＯＭセルにプログラムの
条件を与える信号に対して、自己に特定のコード信号が
与えられたときのみ有効とするプログラムイネーブル手
段と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】前記プログラムイネーブル手段は、前記Ｅ
ＥＰＲＯＭセルにプログラム用の高い電圧を与える条件
を与える信号に対して作用するものである、請求項１の
半導体記憶装置。 - 【請求項３】前記プログラムイネーブル手段は、ＥＥＰ
ＲＯＭセルにプログラムの条件を与える信号毎に、異な
るコード信号に基づいて動作するものである、請求項１
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31305495A JPH09153295A (ja) | 1995-11-30 | 1995-11-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31305495A JPH09153295A (ja) | 1995-11-30 | 1995-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153295A true JPH09153295A (ja) | 1997-06-10 |
Family
ID=18036661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31305495A Pending JPH09153295A (ja) | 1995-11-30 | 1995-11-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226938A (ja) * | 2006-01-25 | 2007-09-06 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置 |
-
1995
- 1995-11-30 JP JP31305495A patent/JPH09153295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226938A (ja) * | 2006-01-25 | 2007-09-06 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置 |
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