JPH08339345A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】 不要な性能低下を引き起こすこと無く、スプ
リット転送をサポートしたシステムバスに、スプリット
転送を受付けることができないバスアダプタを接続可能
とした情報処理システムを提供すること。 【構成】 スプリット転送をサポートしたシステムバス
に、システムバスに対してトランザクション送出及びト
ランザクション受付及びバス使用権の調停を行うバス制
御手段、スプリット転送受付可能なバスアダプタおよび
スプリット転送受付不可能なバスアダプタを接続し、ス
プリット転送受付不可能なバスアダプタへのスプリット
リードトランザクションに基づくリードデータ返送前
に、同アダプタへの後続トランザクションが発行された
場合に、バス制御手段が、この後続のトランザクション
のシステムバス上への送出を抑止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワークステーション等
の情報処理装置がシステムバスを介して相互に接続され
る情報処理システムに関わり、リードアクセスの起動サ
イクルと応答サイクルが分割可能なスプリット転送をサ
ポートしているシステムバスを有する情報処理システム
に適用して有効な技術に関する。

【０００２】

【従来の技術】ワークステーション等の情報処理装置が
システムバスを介して相互に接続される情報処理システ
ムにおいて、ＰＩＯアクセス、ＤＭＡ転送などが競合し
た場合、１つのアクセスタイムの遅いＩ／Ｏデバイス等
のモジュールがシステム上に存在すると、その１つのモ
ジュールに対する遅いリードアクセスのために、その他
のバストランザクションが発行できずに待たされること
になり、システムバスの応答性やスループットが低下す
る。なお、以下の説明において、モジュールとはＣＰＵ
を含めＩ／Ｏデバイスやバスアダプタ等の機能的にまと
まったハードウェアのことを指す。

【０００３】そこで、システムバスのプロトコルとし
て、リードアクセスの起動サイクルと応答サイクルの間
に他のバスマスタがトランザクションを発行できるよう
にスプリット転送をサポートすれば、１つのモジュール
に対する遅いリードアクセスのために、その他のバスト
ランザクションが発行できずに待たされることを防ぐこ
とが可能となる。

【０００４】なお、この場合、リードデータは、リード
要求を受けたモジュールがバス権を取ってバス上に送出
することにより、リード要求発行元へ転送される。

【０００５】前記した理由により、情報処理システムに
おいて、システムバスとしてスプリット転送をサポート
したシステムバスを採用し、トランザクション競合時の
システムバスの応答性及びスループットを向上させるよ
うにすることが一般的となってきている。

【０００６】前記スプリット転送をサポートしたシステ
ムバスを採用している情報処理システムが、例えば、特
開平５−２３３５２８号公報に記載されている。

【０００７】前記公報（特開平５−２３３５２８号）に
記載されている情報処理システムにおいては、特定のバ
スアダプタに対して複数のスプリットリード要求を同時
に発行できるバス制御手段を設け、システムバスの処理
性能を向上させている。

【０００８】

【発明が解決しようとする課題】しかしながら、バスア
ダプタとして、例えば、既存のＩ／Ｏバス及びＩ／Ｏデ
バイス等の有効利用を図るために、スプリットリードト
ランザクション処理中に後続のトランザクションを受付
けることができない既存のバスアダプタを使用する場合
が想定される。

【０００９】なお、本明細書では以後、スプリットリー
ドトランザクション処理中に後続のトランザクションを
受付けることができるバスアダプタをスプリット転送受
付可能なバスアダプタと称し、同トランザクションを受
付けることができないバスアダプタをスプリット転送受
付不可能なバスアダプタと称す。

【００１０】そして、前記公報（特開平５−２３３５２
８号）に記載されている情報処理システムにおいて、特
定のバスアダプタがスプリット転送受付不可能なバスア
ダプタである場合には、同バスアダプタタ並びに前記Ｉ
／Ｏバス及び前記Ｉ／Ｏデバイスを、スプリット転送を
サポートしたシステムバスに接続することができなかっ
た。

【００１１】即ち、プロセッサ個数が１であり、かつ該
プロセッサが同時期に複数のスプリットリードトランザ
クションを発行しないという条件のもとでのみ、前記ス
プリット転送をサポートしたシステムバスにスプリット
転送受付不可能なバスアダプタを接続することが可能で
あったが、前記以外の条件では、スプリットリードトラ
ンザクション処理中に後続のトランザクションが発行さ
れるため、前記公報（特開平５−２３３５２８号）に記
載されているバス制御手段が、スプリット転送をサポー
トしないバスを経由してプロセッサと接続される場合、
複数のプロセッサを持つマルチプロセッサシステムで
は、スプリットリードトランザクション処理中に後続の
トランザクションが発行されるため、スプリット転送受
付不可能バスアダプタを前記システムバスに接続するこ
とができないという問題点があった。

【００１２】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、スプリ
ット転送をサポートするシステムバスを有する情報処理
システムにおいて、不要な性能低下を引き起こすことな
く、システムバスにスプリット転送不可能なバスアダプ
タを接続することを可能とする技術を提供することにあ
る。

【００１３】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００１５】（１）スプリット転送をサポートしたシス
テムバスと、前記システムバスに接続され、システムバ
スに対してトランザクション送出、トランザクション受
付およびバス使用権の調停を行うバス制御手段と、前記
システムバスに接続され、システムバスに対してトラン
ザクション送出およびトランザクション受付を行う１つ
以上のバスアダプタとを有する情報処理システムであっ
て、前記バス制御手段が、複数のスプリットリードトラ
ンザクション及びライトトランザクションを発行するこ
とが可能であり、また、前記バスアダプタの中の少なく
とも１つが、スプリットリードトランザクションの処理
中に後続のトランザクションを受付けることができない
スプリット転送不可能なバスアダプタから成る情報処理
システムにおいて、前記バス制御手段が、リードまたは
ライト要求先アドレス判定手段と、前記アドレス判定手
段に基づき、スプリットリードトランザクションの処理
中の前記スプリット転送不可能なバスアダプタに対する
後続のトランザクションを抑止する手段とを有すること
を特徴とする。

【００１６】

【作用】前記手段によれば、バス制御手段において、リ
ードまたはライト要求先の判定結果に基づき、スプリッ
ト転送受付不可能なバスアダプタもしくは同バスアダプ
タ下に接続されたモジュールに対するリードトランザク
ション発行後の後続の同バスアダプタもしくは同モジュ
ールに対するトランザクションのシステムバスへの送出
を抑止する。

【００１７】そして、先行するリード要求への応答が返
却された後、後続のトランザクションをシステムバス上
へ送出してそのトランザクションに応じた動作を実行す
る。

【００１８】また、前記先行するリード要求が、スプリ
ット転送受付可能なバスアダプタもしくは同バスアダプ
タ下に接続されたモジュールに対するものであった場合
には、後続のトランザクションを待たせることなくシス
テムバス上に送出してそのトランザクションに応じた動
作を実行する。

【００１９】これにより、スプリット転送をサポートし
ているシステムバスに、スプリット転送不可能なバスア
ダプタを接続し、機能的に不都合なく動作させることが
可能となり、システムバス上での不要な性能低下を防ぐ
ことが可能となる。

【００２０】さらに、スプリット転送不可能なバスアダ
プタが複数あった場合でも、先行するリードアクセスと
後続のリードアクセスのリード要求先アドレスが異なる
バスアダプタである限りは、システムバス上でスプリッ
ト転送を行うことが可能となる。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２３】図１は、本発明の一実施例である情報処理
システムの概略構成を示すブロック図である。

【００２４】図１において、１，２はプロセッサ、３は
システムコントローラ、４はバス制御手段、５は主記
憶、６，７，８，９はバスアダプタ、１１，１２はプロ
セッサバス、１３はメモリバス、１４はシステムバス、
１５，１６，１７，１８はＩ／Ｏバス、２１，２２はＩ
／Ｏデバイスである。

【００２５】システムコントローラ３内にはバス制御手
段４が設けられ、また、システムコントローラ３は、プ
ロセッサ（１，２）、主記憶５、システムバス１４間の
インタフェースを制御する。

【００２６】また、プロセッサバス（１１，１２）は、
それぞれプロセッサ（１，２）とシステムコントローラ
３とを接続し、メモリバス１３は、主記憶５とシステム
コントローラ３とを接続する。

【００２７】また、バスアダプタ（６，７，８，９）に
は、それぞれＩ／Ｏバス（１５，１６，１７，１８）を
介してＩ／Ｏデバイス（２１，２２）が接続され、バス
アダプタ（６，７，８，９）は、それぞれシステムバス
１４とＩ／Ｏバス（１５，１６，１７，１８）を接続す
る。

【００２８】なお、Ｉ／Ｏデバイス（２１，２２）につ
いては、図１では２個のみしか示していないが、さらに
多数のＩ／Ｏデバイスを接続してもよいことは言うまで
もなく、また、図１では、Ｉ／Ｏバス（１６，１７，１
８）に接続されるＩ／Ｏデバイスは省略している。

【００２９】また、プロセッサ（１，２）において、
『＃０，＃ｍ』はプロセッサ番号であり、『＃０』番目
から『＃ｍ』番目までの合計（ｍ＋１）個のプロセッサ
が存在することを示している。

【００３０】なお、プロセッサバス（１１，１２）は、
各プロセッサ（１，２）毎に個別に示しているが、全プ
ロセッサ（１，２）とシステムコントローラ３とを共通
のプロセッサバスに接続するようにしてもよい。

【００３１】バスアダプタ（６，７，８，９）も、同様
に『＃０』番目から『＃ｎ』番目までの合計（ｎ＋１）
個のバスアダプタが存在している。

【００３２】本実施例の情報処理システムにおいては、
プロセッサ（１，２）は、プロセッサバス（１１，１
２）、システムコントローラ３、メモリバス１３を経由
して主記憶５をリード／ライトアクセスを行うことがで
き、また、プロセッサバス（１１，１２）、システムコ
ントローラ３、システムバス１４を経由して、バスアダ
プタ（６，７，８，９）配下のＩ／Ｏデバイスに対しＰ
ＩＯリード／ライトアクセスを行うことができる。

【００３３】バスアダプタ（６，７，８，９）は、プロ
セッサ（１，２）からのＰＩＯリード／ライトアクセス
を受け、配下のＩ／Ｏデバイスに対しリード／ライトア
クセスを行うことができ、また、配下のＩ／Ｏデバイス
からの要求を受付け、システムコントローラ３、メモリ
バス１３を経由して主記憶５に対しＤＭＡリード／ライ
トアクセスを行うことができる。

【００３４】システムバス１４は、スプリット転送をサ
ポートしており、また、プロセッサバス（１１，１２）
は、スプリット転送をサポートしていない。

【００３５】また、バスアダプタ（６，７，８，９）以
下については、説明のため便宜的に、バスアダプタ６及
びその配下のＩ／Ｏバス１５、Ｉ／Ｏデバイス（２１，
２２）はスプリット転送をサポートしておらず、バスア
ダプタ（７，８，９）及びその配下のＩ／Ｏバス、Ｉ／
Ｏデバイスはスプリット転送をサポートしているものと
する。

【００３６】次に、システムバス１４上でのリード及び
ライトトランザクションについて説明する。

【００３７】図２は、図１に示す情報処理システムにお
ける、システムバス１４上でのリードトランザクション
の一例を示すタイムチャートである。

【００３８】また、図３は、図１に示す情報処理システ
ムにおける、システムバス１４上でのライトトランザク
ションの一例を示すタイムチャートである。

【００３９】また、図４は、図１に示す情報処理システ
ムにおける、リードトランザクションの起動サイクルと
応答サイクルの間に他のトランザクションが入った場合
の一例を示すタイムチャートである。

【００４０】図２、図３、図４において、ＢＲＥＱ
（ｉ），ＢＲＥＱ（ｊ），ＢＲＥＱ（ｋ）は、バス権要
求信号であり、（ｉ，ｊ，ｋ）はバス権要求元のシステ
ムバス１４上でのモジュール番号を示す。

【００４１】ＢＧＲＴ（ｉ），ＢＧＲＴ（ｊ），ＢＧＲ
Ｔ（ｋ）は、前記バス制御手段４が出力するバス権許可
信号である。

【００４２】ＬＳＴＣＹＣＬは、バス権許可サイクル中
の最終サイクルであることを示す信号である。

【００４３】ＡＤＲ／ＤＡＴＡは、各トランザクション
におけるアドレス及びデータである。

【００４４】なお、アドレス転送サイクル中にトランザ
クションタイプを示す情報をも転送する。

【００４５】ＡＶＡＬＩＤ及びＤＶＡＬＩＤは、それぞ
れ、アドレス有効信号、データ有効信号である。

【００４６】ＴＩＤは、リードあるいはライトトランザ
クションの発行をシステムバス１４上でのモジュール番
号によって示している。

【００４７】ＴＡＣＫはリードあるいはライトトランザ
クションの要求先がそのトランザクションを受付けたこ
とを示す信号である。

【００４８】図２において、破線部の左側はリードトラ
ンザクションの起動サイクル、右側は応答サイクルを示
す。

【００４９】リード要求元は、バス権要求信号（ＢＲＥ
Ｑ（ｉ））によりバス権を要求し、前記バス制御手段４
は、バス権許可信号（ＢＧＲＴ（ｉ））によりバス権を
許可する。

【００５０】リード要求元は、アドレス出力と同サイク
ルで信号（ＬＳＴＣＹＣＬ）をアサートし、これにより
前記バス制御手段４はシステムバス１４を解放する。

【００５１】その後、リード要求先が、バス権要求信号
（ＢＲＥＱ（ｊ））によりバス権を要求し、前記バス制
御手段４が、バス権許可信号（ＢＧＲＴ（ｊ））により
バス権を許可し、リード要求先は、リードデータを出力
し、データの最終サイクルでは信号（ＬＳＴＣＹＣＬ）
をアサートする。

【００５２】これにより、前記バス制御手段４は、シス
テムバス１４を解放する。

【００５３】なお、図２では、データ出力サイクルは４
サイクルになっているが、これは一例であり、信号（Ｌ
ＳＴＣＹＣＬ）の位置により、これよりも長い、あるい
は短いデータ出力サイクルも可能である。

【００５４】図３において、ライト要求元が、バス権要
求信号（ＢＲＥＱ（ｉ））によりバス権を要求し、バス
制御手段４は、バス権許可信号（ＢＧＲＴ（ｉ））によ
りバス権を許可し、ライト要求元は、アドレスおよびデ
ータを出力し、データの最終サイクルで信号（ＬＳＴＣ
ＹＣＬ）を出力する。

【００５５】これにより、バス制御手段４は、システム
バス１４を解放する。

【００５６】なお、図３に示すデータ出力サイクルの長
さについては一例であり、データ出力サイクルの長さに
ついては、図２の場合と同様、信号（ＬＳＴＣＹＣＬ）
の位置により、これよりも長い、あるいは短いデータ出
力サイクルも可能である。

【００５７】図４においては、リードトランザクション
の起動サイクルと応答サイクルの間にライトトランザク
ションが入っているタイムチャートの一例を示してお
り、リードの起動サイクルと応答サイクル、及び、ライ
トトランザクションの個々の動作については、図２、図
３の説明と同様である。

【００５８】次に、バスアダプタのスプリット転送受付
可否について説明する。

【００５９】図５は、図１に示す情報処理システムにお
ける、システムバス１４上の各モジュール内のトランザ
クション送出／受付用アドレス／データバッファを説明
するための図である。

【００６０】なお、図５では、説明を簡単にするため
に、バスアダプタ６と、バスアダプタ９のみを示してい
る。

【００６１】システムコントローラ３は、ｐ個のアドレ
ス／データバッファ（１０１）を持ち、プロセッサ
（１，２）からのトランザクションをここに一旦設定し
た後、システムバス１４へ送出する。

【００６２】従って、ｐ個のトランザクションを同時期
にバスアダプタ側へ送る可能性がある。

【００６３】また、バスアダプタ６には、トランザクシ
ョンを受付けるためのアドレス／データバッファ（１０
２）が１つしかないので、ｐ個のバッファを持つシステ
ムコントローラ３からのスプリット転送要求を１個しか
受付けることができない。

【００６４】なお、図５では、アドレス／データバッフ
ァ（１０２）を１個としたが、ｐ個より少なければ同様
にバッファの個数分しか受付不可である。

【００６５】これに対し、バスアダプタ９は、システム
コントローラ３と同様に、ｐ個のアドレス／データバッ
ファ（１０３）を持ち、同時期にｐ個のトランザクショ
ンを受付けることができる。

【００６６】したがって、スプリット転送要求を受付け
ることができる。

【００６７】次に、スプリット転送受付不可能なバスア
ダプタ６及びその配下のＩ／Ｏデバイス（２１，２２）
にリードトランザクションが発行された場合の動作につ
いて説明する。

【００６８】この場合、前記バス制御手段４は、次のよ
うに動作する。

【００６９】プロセッサ（１，２）から、バスアダプタ
６あるいはその配下のＩ／Ｏデバイス（２１，２２）に
対してリードトランザクションが発行されたとき、シス
テムコントローラ３は、このトランザクションをシステ
ムバス１４に送出した後、リード要求先に受付けられた
ことを確認した時点で、バスアダプタ６に対してリード
トランザクションを発行したことを記憶する。

【００７０】その後、バスアダプタ６からのリードデー
タがシステムコントローラ３に対して返却される以前
に、再度バスアダプタ６に対するリードあるいはライト
トランザクションが、プロセッサ（１，２）からシステ
ムコントローラに対して発行された場合には、バス権要
求信号（ＢＲＥＱ（ｉ））を抑止し、システムバス１４
へのトランザクション送出は行わない。

【００７１】これに対し、前記した２つめのトランザク
ションが、他のバスアダプタ（７，８，９）へのもので
あった場合は、前記したような、バス権要求信号（ＢＲ
ＥＱ（ｉ））の抑止は行わず、システムバス１４上へト
ランザクションを送出する。

【００７２】図６は、図１に示す情報処理システムにお
ける、バス制御手段４の具体的な回路構成の一例を示す
図である。

【００７３】図６において、２０１はコンペア回路（比
較器）、２０２はアドレス／データバッファ入出力ポイ
ンタ制御部（以下、制御部と称す）、２０３，２０４，
２０７，２０９，２１０はＡＮＤ回路、２０５，２０８
はフリップ・フロップ（以下、Ｆ．Ｆ．と称す）、２０
６，２１１はセレクタである。

【００７４】コンペア回路２０１は、プロセッサ（１，
２）からのリード／ライトトランザクションのアドレス
と、スプリット転送受付不可能なバスアダプタ６及びそ
の配下のＩ／Ｏデバイス（２１，２２）へのリードまた
はライトアクセスの際のアドレスである比較アドレスと
を比較する。

【００７５】また、制御部２０２は、システムコントロ
ーラ３内のアドレス／データバッファ（１０１）の入出
力ポインタ値によって、アドレス／データバッファ（１
０１）の書き込み制御、読み出し制御を行う。

【００７６】また、ＡＮＤ（２０３，２０４）は、それ
ぞれアドレス／データバッファ（１０１）の個数と同数
のｐ個あるが、図面中では、まとめて示してある。

【００７７】また、Ｆ．Ｆ．（２０５）は、スプリット
転送受付不可能なバスアダプタ６及びその配下のＩ／Ｏ
デバイス（２１，２２）へのアクセスが発生したことを
示すフリップ・フロップである。

【００７８】このＦ．Ｆ．（２０５）は、アドレス／デ
ータバッファ（１０１）の個数と同数のｐ個存在し、Ａ
ＮＤ回路（２０３，２０４）によりセット、リセットさ
れる。

【００７９】即ち、アドレス／データバッファ（１０
１）にトランザクションが登録されたとき、対応する
Ｆ．Ｆ．（２０５）がセットされ、同トランザクション
がアドレス／データバッファ（１０１）から出力され、
システムバス１４に送出された後、バス権許可信号（Ｂ
ＧＲＴ（ｉ））によりリセットされる。

【００８０】セレクタ２０６は、ｐ個のＦ．Ｆ．（２０
５）のうちの１つを出力ポインタ値によって選択して出
力するセレクタである。

【００８１】ＡＮＤ２０７は、プロセッサ（１，２）に
対応して（ｍ＋１）個存在し、Ｆ．Ｆ．（２０８）のセ
ット信号を生成している。

【００８２】Ｆ．Ｆ．（２０８）は、スプリット転送受
付不可能なバスアダプタ６またはその配下のＩ／Ｏデバ
イス（２１，２２）に対するリードアクセスが受付けら
れたことを示すフリップ．フロップであり、同バスアダ
プタ６からシステムコントローラ３へリードデータが返
却されたことをもってリセットされる。

【００８３】ＡＮＤ２０９は、プロセッサ（１，２）対
応に（ｍ＋１）個存在するＡＮＤ回路で、ＢＲＥＱ要求
信号を抑止するためのマスク信号を生成している。

【００８４】ＡＮＤ回路２１０は（ｍ＋２）入力ＡＮＤ
回路であり、（ｍ＋１）個のＡＮＤ２０９の出力が１つ
でもアサートされているときは、ＢＲＥＱ要求信号を抑
止し、ＢＲＥＱ要求信号がアサートされており、かつ、
（ｍ＋１）個のＡＮＤ２０９の出力が全てネゲートされ
ているときのみ、バス権要求信号（ＢＲＥＱ（ｉ））を
アサートする。

【００８５】このように、スプリット転送受付不可能な
バスアダプタ６またはその配下のＩ／Ｏデバイス（２
１，２２）にリードアクセスが受付けられたとき、Ｆ．
Ｆ．（２０８）を点灯させておき、その後、同バスアダ
プタ６またはその配下のＩ／Ｏデバイス（２１，２２）
に対してリード／ライトアクセスが発行された場合に、
ＡＮＤ回路２０９において、Ｆ．Ｆ．（２０５）の出力
とＦ．Ｆ．（２０８）の出力との論理積をとることで、
システムバス１４へのトランザクション送出を抑止する
信号を作成することが可能となる。

【００８６】図７は、図６に示す回路の動作の一例を示
すタイムチャートである。

【００８７】図７において、ＢＲＥＱ要求信号の『＃
０』および『＃１』は、ｐ個のアドレス／データバッフ
ァ（１０１）のうちの０番目と１番目に対応している。

【００８８】Ｆ．Ｆ．（２０５）の『＃０』と『＃
１』、コンペア回路２０１の出力／入力ポインタ／出力
ポインタの線上にある『０〜２』も同様である。

【００８９】また、ＢＲＥＱ要求信号（＃０）は、『＃
０』番目のプロセッサから、スプリット転送受付不可能
なバスアダプタ６またはその配下のＩ／Ｏデバイス（２
１，２２）へのリード要求トランザクションに対応し、
ＢＲＥＱ要求信号（＃１）は、『＃１』番目のプロセッ
サから、同様にスプリット転送受付不可能なバスアダプ
タ６またはその配下のＩ／Ｏデバイス（２１，２２）へ
のリード要求トランザクションに対応するものとする。

【００９０】また、Ｆ．Ｆ．（２０８）の『＃０』と
『＃１』とは、トランザクション発行元のプロセッサ番
号に対応する。

【００９１】ここで、入力ポインタおよび出力ポインタ
がともに“０”を示している状態で、『＃０』番目のプ
ロセッサから、前記のようなリード要求トランザクショ
ンが発行されると、システムコントローラ３は、当該ト
ランザクションのアドレス及びデータを『０』番目のア
ドレス／データバッファ（１０１）に受け付けた後、バ
ス制御手段４においてＢＲＥＱ要求信号（＃０）を発行
するととともに、入力ポインタをカウントアップし
“１”とする。

【００９２】このとき、リード要求先アドレスは、スプ
リット転送受付不可能なバスアダプタ６またはその配下
のＩ／Ｏデバイス（２１，２２）を指定しているため、
アドレスコンペア回路２０１においてアドレスが一致
し、コンペア回路２０１出力は“１”となり、これによ
り、『０』番目のアドレス／データバッファ（１０１）
に対応するＦ．Ｆ．（２０５）がセットされる。

【００９３】また、出力ポインタは“０”であるため、
セレクタ２０６の出力に、『０』番目のアドレス／デー
タバッファ（１０１）に対応するＦ．Ｆ．（２０５）が
選択され、セレクタ２０６の出力は“１”となり、ＡＮ
Ｄ回路２０７のＡＮＤ条件が成立してＡＮＤ回路２０７
の出力が“１”となり、『＃０』番目のプロセッサに対
応するＦ．Ｆ．（２０８）がセットされる。

【００９４】さらに、セレクタ１２１の出力にＢＲＥＱ
要求信号（＃０）が選択されているため、バス権要求信
号（ＢＲＥＱ（ｉ））にはＢＲＥＱ要求信号（＃０）が
送出される。

【００９５】次に、出力ポインタが、バス権許可信号
（ＢＧＲＴ（ｉ））によりカウントアップされ“１”と
なる。

【００９６】この時点で既に、『＃１』番目のプロセッ
サから、スプリット転送受付不可能なバスアダプタ６ま
たはその配下のＩ／Ｏデバイス（２１，２２）へのリー
ド要求トランザクションが発行されている。

【００９７】そのため、システムコントローラ３は、当
該トランザクションのアドレス及びデータを『１』番目
のアドレス／データバッファ（１０１）に受け付けた
後、バス制御手段４においてＢＲＥＱ要求信号（＃１）
を発行するととともに、入力ポインタをカウントアップ
し“２”とする。

【００９８】この場合同様に、前記後続のトランザクシ
ョンにおいても、アドレスが一致しているため、コンペ
ア回路２０１の出力が“１”となり、『１』番目のアド
レス／データバッファ（１０１）に対応するＦ．Ｆ．
（２０５）がセットされる。

【００９９】この時、出力ポインタは“１”であるた
め、セレクタ２０６の出力に、『１』番目のアドレス／
データバッファ（１０１）に対応するＦ．Ｆ．（２０
５）が選択され、セレクタ２０６の出力は“１”とな
る。

【０１００】そのため、『＃０』番目のプロセッサに対
応するＡＮＤ回路２０９のＡＮＤ条件が成立して、ＡＮ
Ｄ回路２０９の出力が“１”、ＡＮＤ回路２１０の出力
が“０”となって、これより以降、バスアダプタ６から
システムコントローラ３へリードデータが返却されたこ
とを示すリードデータ返却表示信号が発行されるまでの
間、バス権要求信号（ＢＲＥＱ（ｉ））は抑止され、前
記後続のトランザクションは待たされていることにな
る。

【０１０１】以上説明したように、本実施例によれば、
スプリット転送受付不可能なバスアダプタ６またはその
配下のＩ／Ｏデバイス（２１，２２）に対して、複数の
トランザクション、例えば、リードトランザクション後
のリードトランザクション、または、リードトランザク
ション後のライトトランザクションが発行された場合
に、バス権要求信号（ＢＲＥＱ（ｉ））の発行が抑止さ
れる。

【０１０２】これにより、比較的少ない物量で、スプリ
ット転送受付不可能なバスアダプタ６またはその配下の
Ｉ／Ｏデバイス（２１，２２）への複数トランザクショ
ン発行を防止することが可能となり、不要な性能低下を
引き起こすことなく、スプリット転送をサポートしたシ
ステムバス１４に、スプリット転送サポート有／無どち
らのバスアダプタをも接続することが可能となる。

【０１０３】図８は、スプリット転送受付不可能なバス
アダプタを２個有する情報処理システムにおける、バス
制御手段４の具体的な回路構成の一例を示す図である。

【０１０４】図８において、２０１，２０１ａはコンペ
ア回路（比較器）、２０２は制御部、２０３，２０３
ａ，２０４，２０４ａ，２０７，２０７ａ，２０９，２
０９ａ，２１０はＡＮＤ回路、２０５，２０５ａ，２０
８，２０８ａはフリップ・フロップ、２０６，２０６
ａ，２１１はセレクタである。

【０１０５】図８に示す回路において、ＡＮＤ回路（２
０３ａ，２０４ａ，２０７ａ，２０９ａ，）およびＦ．
Ｆ．（２０５ａ，２０８ａ）は、図６に示すＡＮＤ回路
（２０３，２０４，２０７，２０９）およびＦ．Ｆ．
（２０５，２０８）と同様な回路構成である。

【０１０６】また、コンペア回路（２０１，２０１ａ）
の比較アドレスには、それぞれ２個のスプリット転送受
付不可能なバスアダプタおよびその配下のＩ／Ｏデバイ
スへのリードまたはライトアクセスの際のアドレスが設
定される。

【０１０７】図８に示す回路は、（２ｍ＋３）入力ＡＮ
Ｄ回路２１０で、ＢＲＥＱ要求信号およびＡＮＤ回路
（２０９，２０９ａ）の出力を論理積をとって、それぞ
れのスプリット転送受付不可能なバスアダプタ毎に、複
数のトランザクション、例えば、リードトランザクショ
ン後のリードトランザクション、または、リードトラン
ザクション後のライトトランザクションが発行された場
合に、バス権要求信号（ＢＲＥＱ（ｉ））の発行が抑止
するようにした以外は、前記図６に示す回路と、その動
作は同じであるので詳細な説明は省略する。

【０１０８】なお、スプリット転送受付不可能なバスア
ダプタが３個以上であれば、図８に示す回路の点線で囲
った部分（Ａ）を、スプリット転送受付不可能なバスア
ダプタ複数個に対応して設ればよい。

【０１０９】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【０１１０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０１１１】（１）本発明によれば、スプリット転送を
サポートしたシステムバスに、スプリット転送のサポー
ト有／無によらずどちらのバスアダプタをも接続するこ
とが可能となり、これにより、スプリット転送をサポー
トしていない一部のバスアダプタのために、システムバ
ス全体のスプリット転送不可となるような不要な性能低
下を防ぐことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である情報処理システムの概
略構成を示すブロック図である。

【図２】図１に示す情報処理システムにおける、バス１
４上でのリードトランザクションの一例を示すタイムチ
ャートである。

【図３】図１に示す情報処理システムにおける、システ
ムバス１４上でのライトトランザクションの一例を示す
タイムチャートである。

【図４】図１に示す情報処理システムにおける、リード
トランザクションの起動サイクルと応答サイクルの間に
他のトランザクションが入った場合の一例を示すタイム
チャートである。

【図５】図１に示す情報処理システムにおける、システ
ムバス１４上の各モジュール内のトランザクション送出
／受付用アドレス／データバッファを説明するための図
である。

【図６】図１に示す情報処理システムにおける、バス制
御手段４の具体的な回路構成の一例を示す図である。

【図７】図６に示す回路の動作の一例を示すタイムチャ
ートである。

【図８】図８は、スプリット転送受付不可能なバスアダ
プタを２個有する情報処理システムにおける、バス制御
手段４の具体的な回路構成の一例を示す図である。

【符号の説明】

１，２…プロセッサ、３…システムコントローラ、４…
バス制御手段、５…主記憶、６，７，８，９…バスアダ
プタ、１１，１２…プロセッサバス、１３…メモリバ
ス、１４…システムバス、１５，１６，１７，１８…Ｉ
／Ｏバス、２１，２２…Ｉ／Ｏデバイス、１０１，１０
２，１０３…アドレス／データバッファ、２０１，２０
１ａ…コンペア回路、２０２…アドレス／データバッフ
ァ入出力ポインタ制御部、２０３，２０３ａ，２０４，
２０４ａ，２０７，２０７ａ，２０９，２０９ａ，２１
０…ＡＮＤ回路、２０５，２０５ａ，２０８，２０８ａ
…フリップフロップ、２０６，２０６ａ，２１１…セレ
クタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 スプリット転送をサポートしたシステム
   バスと、前記システムバスに接続され、システムバスに
   対してトランザクション送出、トランザクション受付お
   よびバス使用権の調停を行うバス制御手段と、前記シス
   テムバスに接続され、システムバスに対してトランザク
   ション送出およびトランザクション受付を行う１つ以上
   のバスアダプタとを有する情報処理システムであって、
   前記バス制御手段が、複数のスプリットリードトランザ
   クション及びライトトランザクションを発行することが
   可能であり、また、前記バスアダプタの中の少なくとも
   １つが、スプリットリードトランザクションの処理中に
   後続のトランザクションを受付けることができないスプ
   リット転送不可能なバスアダプタから成る情報処理シス
   テムにおいて、前記バス制御手段が、リードまたはライ
   ト要求先アドレス判定手段と、前記アドレス判定手段に
   基づき、スプリットリードトランザクションの処理中の
   前記スプリット転送不可能なバスアダプタに対する後続
   のトランザクションを抑止する手段とを有することを特
   徴とする情報処理システム。