JPH08340106A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08340106A JPH08340106A JP7144720A JP14472095A JPH08340106A JP H08340106 A JPH08340106 A JP H08340106A JP 7144720 A JP7144720 A JP 7144720A JP 14472095 A JP14472095 A JP 14472095A JP H08340106 A JPH08340106 A JP H08340106A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- film
- etching
- gate electrode
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 シリサイド膜厚が薄くても表面凹凸が無く、
細線においても断線が発生しない均一性の良いシリサイ
ド膜を提供するものである。 【構成】 半導体基板に素子分離領域を形成する工程
と、半導体基板の素子形成領域をエッチングして１１１
方位面を露出させる工程と、エッチングの後に半導体基
板表面に金属膜を形成する工程と、熱処理により金属膜
を素子領域内の半導体基板と反応させて半導体と金属の
合金を形成する工程とを有する構成となっている。 【効果】 シリサイド膜厚が薄くても表面凹凸が無く、
細線においても断線が発生しない均一性の良いシリサイ
ド膜を提供することができる。
細線においても断線が発生しない均一性の良いシリサイ
ド膜を提供するものである。 【構成】 半導体基板に素子分離領域を形成する工程
と、半導体基板の素子形成領域をエッチングして１１１
方位面を露出させる工程と、エッチングの後に半導体基
板表面に金属膜を形成する工程と、熱処理により金属膜
を素子領域内の半導体基板と反応させて半導体と金属の
合金を形成する工程とを有する構成となっている。 【効果】 シリサイド膜厚が薄くても表面凹凸が無く、
細線においても断線が発生しない均一性の良いシリサイ
ド膜を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電界効果型
トランジスタ（以下、ＭＯＳトランジスタと称する）を
集積して形成される半導体装置の製造方法に関するもの
である。
トランジスタ（以下、ＭＯＳトランジスタと称する）を
集積して形成される半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】近年、集積回路の集積密度は年々増加し
ている。集積回路の集積度を増加させるには、回路を構
成する素子の寸法を小さくすることが必要である。ＭＯ
Ｓトランジスタの場合、寸法が小さくなると短チャネル
効果の問題が発生し、さらに、これを抑さえるために拡
散層を浅くする方法がある。しかしながら、このような
方法を用いると拡散層の抵抗が大きくなって回路動作が
遅くなるという問題が生じることになる。
ている。集積回路の集積度を増加させるには、回路を構
成する素子の寸法を小さくすることが必要である。ＭＯ
Ｓトランジスタの場合、寸法が小さくなると短チャネル
効果の問題が発生し、さらに、これを抑さえるために拡
散層を浅くする方法がある。しかしながら、このような
方法を用いると拡散層の抵抗が大きくなって回路動作が
遅くなるという問題が生じることになる。
【０００３】上記の様な問題を解決する方法としてソー
ス、ドレインその他拡散層表面及び多結晶シリコン膜か
らなるゲート電極表面に選択的に金属シリサイド膜を形
成して抵抗を下げる技術が知られている。これは、必要
なシリコン表面を露出させた状態で基板全面に例えばチ
タンなどの高融点金属膜を被着し、熱処理を行ってシリ
コン表面に接した金属とシリコンを反応させてシリサイ
ド膜を形成し、絶縁膜上ではシリコンと未反応の金属膜
を除去するものである。この場合、ＭＯＳトランジスタ
のゲート電極とソース、ドレイン領域とに形成される金
属シリサイド膜が自動的に分離して形成されるように、
金属膜を被着する前に予めゲート電極側壁部に選択的に
絶縁膜を形成しておくことが行われる。これにより、ソ
ース、ドレインその他の拡散層およびゲート電極上に自
己整合的に金属シリサイド膜を形成して、それらの領域
の拡散層の抵抗を小さいものとすることができる。
ス、ドレインその他拡散層表面及び多結晶シリコン膜か
らなるゲート電極表面に選択的に金属シリサイド膜を形
成して抵抗を下げる技術が知られている。これは、必要
なシリコン表面を露出させた状態で基板全面に例えばチ
タンなどの高融点金属膜を被着し、熱処理を行ってシリ
コン表面に接した金属とシリコンを反応させてシリサイ
ド膜を形成し、絶縁膜上ではシリコンと未反応の金属膜
を除去するものである。この場合、ＭＯＳトランジスタ
のゲート電極とソース、ドレイン領域とに形成される金
属シリサイド膜が自動的に分離して形成されるように、
金属膜を被着する前に予めゲート電極側壁部に選択的に
絶縁膜を形成しておくことが行われる。これにより、ソ
ース、ドレインその他の拡散層およびゲート電極上に自
己整合的に金属シリサイド膜を形成して、それらの領域
の拡散層の抵抗を小さいものとすることができる。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＬＳＩの微細化が進み金属膜や拡散層が
薄くなったり、金属シリサイド領域が細くなった線状部
では、不均一なシリサイド化反応の影響を受け、金属シ
リサイド表面の凹凸の発生、ひいては抵抗増大と、ま
た、細線では断線に至るという問題が存在していた。こ
れは、ＬＳＩに用いられる基板がトランジスタ性能を向
上させるために１１１面以外の、例えば、１００面が用
いられることと、シリサイド化反応が面方位１１１面に
優先的に進むことに起因している。そこで、本発明は上
記問題点に鑑み、シリサイド膜厚が薄くても表面凹凸が
無く、細線においても断線が発生しない均一性の良いシ
リサイド膜を提供することを目的とする。
うな構成では、ＬＳＩの微細化が進み金属膜や拡散層が
薄くなったり、金属シリサイド領域が細くなった線状部
では、不均一なシリサイド化反応の影響を受け、金属シ
リサイド表面の凹凸の発生、ひいては抵抗増大と、ま
た、細線では断線に至るという問題が存在していた。こ
れは、ＬＳＩに用いられる基板がトランジスタ性能を向
上させるために１１１面以外の、例えば、１００面が用
いられることと、シリサイド化反応が面方位１１１面に
優先的に進むことに起因している。そこで、本発明は上
記問題点に鑑み、シリサイド膜厚が薄くても表面凹凸が
無く、細線においても断線が発生しない均一性の良いシ
リサイド膜を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、基板全面を異方
性エッチングによりシリコン表面に面方位１１１面を出
す工程と、基板全面に高融点金属膜を形成する工程と、
熱処理を行って前記ソース、ドレイン領域及びゲート電
極上の前記金属膜をシリコンと反応させてソース、ドレ
イン領域及びゲート電極上に金属シリサイド膜を形成す
る工程と、この工程で反応せずに残された前記金属膜を
除去する工程を含む構成を備えたものである。
めに本発明の半導体装置の製造方法は、基板全面を異方
性エッチングによりシリコン表面に面方位１１１面を出
す工程と、基板全面に高融点金属膜を形成する工程と、
熱処理を行って前記ソース、ドレイン領域及びゲート電
極上の前記金属膜をシリコンと反応させてソース、ドレ
イン領域及びゲート電極上に金属シリサイド膜を形成す
る工程と、この工程で反応せずに残された前記金属膜を
除去する工程を含む構成を備えたものである。
【０００６】
【作用】本発明は上記した構成によってシリサイド化を
起こすシリコン表面を一般にシリサイド反応が安定して
進む方位である面方位１１１とすることによりシリサイ
ド化反応が均一でスムーズに進行することとなる。
起こすシリコン表面を一般にシリサイド反応が安定して
進む方位である面方位１１１とすることによりシリサイ
ド化反応が均一でスムーズに進行することとなる。
【０００７】
（実施例１）以下に本発明第１の実施例における半導体
装置の製造方法について、図面を参照しながら説明す
る。
装置の製造方法について、図面を参照しながら説明す
る。
【０００８】図１（ａ）〜（ｄ）は本発明第１の実施例
におけるシリサイドの製造方法を示したものである。ま
ず図１（ａ）に示すように、ｐ型シリコン基板１にフィ
ールド酸化膜２を形成し、次に図１（ｂ）に示すように
異方性ウエットエッチングを用いて基板表面に１１１面
８を露出させる。この後、図１（ｃ）に示すように基板
全面に高融点金属、例えばチタンをスパッタリング法を
用いてチタン膜９を約５０nm堆積する。そしてこの基板
を例えば６００℃の窒素雰囲気中で熱処理して、チタン
膜９のうちシリコンと接する部分５でシリサイド化反応
を起こさせる。これにより、図１（ｄ）に示すようにシ
リコンと接する部分に選択的にチタンシリサイド膜１０
を形成する。本実施例の場合、これらのシリサイド膜は
約８０nmとした。上記のシリサイド化反応の工程で反応
せずに残ったチタン膜９は酸処理により除去する。
におけるシリサイドの製造方法を示したものである。ま
ず図１（ａ）に示すように、ｐ型シリコン基板１にフィ
ールド酸化膜２を形成し、次に図１（ｂ）に示すように
異方性ウエットエッチングを用いて基板表面に１１１面
８を露出させる。この後、図１（ｃ）に示すように基板
全面に高融点金属、例えばチタンをスパッタリング法を
用いてチタン膜９を約５０nm堆積する。そしてこの基板
を例えば６００℃の窒素雰囲気中で熱処理して、チタン
膜９のうちシリコンと接する部分５でシリサイド化反応
を起こさせる。これにより、図１（ｄ）に示すようにシ
リコンと接する部分に選択的にチタンシリサイド膜１０
を形成する。本実施例の場合、これらのシリサイド膜は
約８０nmとした。上記のシリサイド化反応の工程で反応
せずに残ったチタン膜９は酸処理により除去する。
【０００９】以上の実施例により得られたシリサイド細
線は、１１１方位面に優先的にシリサイド化が進むのに
合わせて予め基板を１１１面に加工しているため、従来
よりも線幅の狭い領域まで低い抵抗値が得られることと
なる。なお本発明は上記実施例に限られるものでは無
く、例えばシリサイド形成のために金属膜としてチタン
の他に、コバルト、タングステン、モリブデン、ニッケ
ル、プラチナ等を用いても同様の効果を得ることができ
る。
線は、１１１方位面に優先的にシリサイド化が進むのに
合わせて予め基板を１１１面に加工しているため、従来
よりも線幅の狭い領域まで低い抵抗値が得られることと
なる。なお本発明は上記実施例に限られるものでは無
く、例えばシリサイド形成のために金属膜としてチタン
の他に、コバルト、タングステン、モリブデン、ニッケ
ル、プラチナ等を用いても同様の効果を得ることができ
る。
【００１０】（実施例２）以下に本発明の第２の実施例
における半導体装置の製造方法について、図面を参照し
ながら説明する。
における半導体装置の製造方法について、図面を参照し
ながら説明する。
【００１１】図２（ａ）〜（ｆ）は本発明第２の実施例
におけるＭＯＳトランジスタの製造工程を示したもので
ある。まず図２（ａ）に示すように、通常の工程に従っ
てｐ型シリコン基板１にフィールド絶縁膜２を形成し、
続いてゲート酸化膜３を介してリンドープ多結晶シリコ
ン膜によるゲート電極４を形成する。そして上記のゲー
ト電極４をマスクとして例えば砒素をイオン注入してｎ
+型のソース、ドレイン領域５、６を形成する。この後
図２（ｂ）に示すように、基板全面に絶縁膜として例え
ばＣＶＤ法により２００nmのシリコン酸化膜７を堆積
し、続いて異方性のドライエッチング法、例えばリアク
ティブインエッチングまたはスパッタエッチング等によ
り酸化膜をその膜厚分エッチングして、図２（ｃ）に示
すようにゲ−ト電極４の側壁部にのみ酸化膜７を残す。
こうしてソ−ス、ドレイン領域５、６及びゲ−ト電極４
の表面が露出した状態が得られる。
におけるＭＯＳトランジスタの製造工程を示したもので
ある。まず図２（ａ）に示すように、通常の工程に従っ
てｐ型シリコン基板１にフィールド絶縁膜２を形成し、
続いてゲート酸化膜３を介してリンドープ多結晶シリコ
ン膜によるゲート電極４を形成する。そして上記のゲー
ト電極４をマスクとして例えば砒素をイオン注入してｎ
+型のソース、ドレイン領域５、６を形成する。この後
図２（ｂ）に示すように、基板全面に絶縁膜として例え
ばＣＶＤ法により２００nmのシリコン酸化膜７を堆積
し、続いて異方性のドライエッチング法、例えばリアク
ティブインエッチングまたはスパッタエッチング等によ
り酸化膜をその膜厚分エッチングして、図２（ｃ）に示
すようにゲ−ト電極４の側壁部にのみ酸化膜７を残す。
こうしてソ−ス、ドレイン領域５、６及びゲ−ト電極４
の表面が露出した状態が得られる。
【００１２】次に、図２（ｄ）に示すように、例えば異
方性のウエットエッチングを用いてソ−ス、ドレイン領
域５、６の表面に１１１面８を露出させる。この後、図
２（ｅ）に示すように基板全面に高融点金属、例えばチ
タンをスパッタリング法を用いてチタン膜９を約５０nm
堆積する。そしてこの基板を例えば６００℃の窒素雰囲
気中で熱処理して、チタン膜９のうちシリコンと接する
部分、つまりソース、ドレイン領域５、６およびゲート
電極４の上部のポリシリコン等でシリサイド化反応を起
こさせる。これにより、図２（ｆ）に示すようにソ−
ス、ドレイン領域５、６及びゲ−ト電極４上のみを選択
的にチタンシリサイド膜１０を形成する。本実施例のシ
リサイド膜はこの場合約８０nmとした。なお、上記の工
程で反応せずに残ったチタン膜９は酸処理により除去す
る。
方性のウエットエッチングを用いてソ−ス、ドレイン領
域５、６の表面に１１１面８を露出させる。この後、図
２（ｅ）に示すように基板全面に高融点金属、例えばチ
タンをスパッタリング法を用いてチタン膜９を約５０nm
堆積する。そしてこの基板を例えば６００℃の窒素雰囲
気中で熱処理して、チタン膜９のうちシリコンと接する
部分、つまりソース、ドレイン領域５、６およびゲート
電極４の上部のポリシリコン等でシリサイド化反応を起
こさせる。これにより、図２（ｆ）に示すようにソ−
ス、ドレイン領域５、６及びゲ−ト電極４上のみを選択
的にチタンシリサイド膜１０を形成する。本実施例のシ
リサイド膜はこの場合約８０nmとした。なお、上記の工
程で反応せずに残ったチタン膜９は酸処理により除去す
る。
【００１３】以上の実施例により得られたシリサイド細
線は、上記の第１の実施例と同様に、１１１方位面に優
先的にシリサイド化が進むのに合わせて予め基板を１１
１面に加工しているため、従来よりも線幅の狭い領域ま
で低い抵抗値が得られる。なお本発明は上記実施例に限
られるものでは無く、例えばシリサイド形成のために金
属膜としてチタンの他に、コバルト、タングステン、モ
リブデン、ニッケル、プラチナ等を用いても同様の効果
を得ることができる。
線は、上記の第１の実施例と同様に、１１１方位面に優
先的にシリサイド化が進むのに合わせて予め基板を１１
１面に加工しているため、従来よりも線幅の狭い領域ま
で低い抵抗値が得られる。なお本発明は上記実施例に限
られるものでは無く、例えばシリサイド形成のために金
属膜としてチタンの他に、コバルト、タングステン、モ
リブデン、ニッケル、プラチナ等を用いても同様の効果
を得ることができる。
【００１４】
【発明の効果】以上のように本発明は基板全面を異方性
エッチングにより表面をシリコンの面方位１１１面とす
る工程とを設けることにより、 シリサイド膜厚が薄く
ても表面凹凸が無く、細線においても断線が発生しない
均一性の良いシリサイド膜を提供するすることができ
る。
エッチングにより表面をシリコンの面方位１１１面とす
る工程とを設けることにより、 シリサイド膜厚が薄く
ても表面凹凸が無く、細線においても断線が発生しない
均一性の良いシリサイド膜を提供するすることができ
る。
【図１】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図２】本発明第２の実施例における半導体装置の製造
工程断面図
工程断面図
１ ｐ型シリコン基板 ２ フィ−ルド絶縁膜 ３ ゲ−ト酸化膜 ４ ゲ−ト電極 ５ ソ−ス領域 ６ ドレイン領域 ７ サイドウォ−ル ８ シリコン１１１面 ９ チタン膜 １０ チタンシリサイド膜
Claims (3)
- 【請求項１】半導体基板に素子分離領域を形成する工程
と、前記半導体基板の素子形成領域をエッチングして１
１１方位面を露出させる工程と、前記エッチングの後に
前記半導体基板表面に金属膜を形成する工程と、熱処理
により前記金属膜を前記素子領域内の半導体基板と反応
させて半導体と金属の合金を形成する工程とを有する半
導体装置の製造方法。 - 【請求項２】半導体基板にゲート絶縁膜を介してゲート
電極を形成する工程と、前記ゲート電極をマスクとして
不純物をドープしてソース、ドレイン領域を形成する工
程と、前記ゲート電極の側壁部に選択的に絶縁膜を形成
する工程と、前記ソース、ドレイン領域内の前記絶縁膜
の形成されていない部分をエッチングして１１１方位面
を露出させる工程と、前記半導体基板全面に金属膜を形
成する工程と、熱処理により前記ソース、ドレイン領域
及びゲート電極上の前記金属膜を前記半導体基板と反応
させてソース、ドレイン領域及びゲート電極上に金属シ
リサイド膜を形成する工程とを有する半導体装置の製造
方法。 - 【請求項３】エッチングに異方性エッチングを用いるこ
とを特徴とする請求項１または２に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144720A JPH08340106A (ja) | 1995-06-12 | 1995-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144720A JPH08340106A (ja) | 1995-06-12 | 1995-06-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340106A true JPH08340106A (ja) | 1996-12-24 |
Family
ID=15368749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7144720A Pending JPH08340106A (ja) | 1995-06-12 | 1995-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340106A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010871A (ja) * | 2006-06-29 | 2008-01-17 | Internatl Business Mach Corp <Ibm> | 傾斜側壁表面を備えたソース／ドレイン陥凹部を有するｍｏｓｆｅｔおよびこれを形成するための方法 |
| JP2012505547A (ja) * | 2008-10-10 | 2012-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ファセットされたシリサイドコンタクトを有する半導体デバイス及び関連する製造方法 |
-
1995
- 1995-06-12 JP JP7144720A patent/JPH08340106A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010871A (ja) * | 2006-06-29 | 2008-01-17 | Internatl Business Mach Corp <Ibm> | 傾斜側壁表面を備えたソース／ドレイン陥凹部を有するｍｏｓｆｅｔおよびこれを形成するための方法 |
| JP2012505547A (ja) * | 2008-10-10 | 2012-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ファセットされたシリサイドコンタクトを有する半導体デバイス及び関連する製造方法 |
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