JPH0834221B2 - 電流検出機能付半導体装置 - Google Patents
電流検出機能付半導体装置Info
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- JPH0834221B2 JPH0834221B2 JP62026969A JP2696987A JPH0834221B2 JP H0834221 B2 JPH0834221 B2 JP H0834221B2 JP 62026969 A JP62026969 A JP 62026969A JP 2696987 A JP2696987 A JP 2696987A JP H0834221 B2 JPH0834221 B2 JP H0834221B2
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000001514 detection method Methods 0.000 title claims description 27
- 239000000523 sample Substances 0.000 claims description 70
- 239000000758 substrate Substances 0.000 claims description 49
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 239000010410 layer Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 11
- 239000008186 active pharmaceutical agent Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011896 sensitive detection Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通電電流を検出する電流検出機能を有する半
導体装置に関する。
導体装置に関する。
従来の例えば二重拡散型と呼ばれる縦型のMOSFET（Me
tal Oxide Semiconductor Field Effect Transistor）
を第３図に示す。図において、その構造は不純物濃度が
高濃度であるN+型シリコン基体1bの上面に、不純物濃度
が低濃度であるN-型シリコン基体1aを積層し、両者をド
レインとしている。そしてN-型シリコン基体1a中の所定
領域に所定間隔でＰ型領域２を拡散し、このＰ型領域２
内にソース電極７に電気接続し、その不純物濃度が比較
的高濃度であるN+型領域３を拡散する。N+型領域３の形
成されないＰ型領域２表面付近の一部をチャネル部４と
して、少なくともその上にSiO2等からなる絶縁膜５を介
して多結晶シリコン等からなるゲート電極６を形成し、
ゲート電極６を酸化する事によって形成される絶縁膜11
で覆い、さらにその全体を層間絶縁膜９で覆うととも
に、N+型領域３とＰ型領域２及び層間絶縁膜９の表面に
アルミニウム膜等からなるソース電極７を形成してい
る。
tal Oxide Semiconductor Field Effect Transistor）
を第３図に示す。図において、その構造は不純物濃度が
高濃度であるN+型シリコン基体1bの上面に、不純物濃度
が低濃度であるN-型シリコン基体1aを積層し、両者をド
レインとしている。そしてN-型シリコン基体1a中の所定
領域に所定間隔でＰ型領域２を拡散し、このＰ型領域２
内にソース電極７に電気接続し、その不純物濃度が比較
的高濃度であるN+型領域３を拡散する。N+型領域３の形
成されないＰ型領域２表面付近の一部をチャネル部４と
して、少なくともその上にSiO2等からなる絶縁膜５を介
して多結晶シリコン等からなるゲート電極６を形成し、
ゲート電極６を酸化する事によって形成される絶縁膜11
で覆い、さらにその全体を層間絶縁膜９で覆うととも
に、N+型領域３とＰ型領域２及び層間絶縁膜９の表面に
アルミニウム膜等からなるソース電極７を形成してい
る。
ここで、このMOSFETのドレイン電流、又はソース電流
（通電電流を意味しており、以下では「ドレイン電流」
に統一する）を検出するのに、従来では、電流検出用の
抵抗をソース電極７に接続してこの抵抗による降下電圧
からドレイン電流を検知している。その様子を第４図お
よび第５図を用いて説明する。第４図に示すようなMOSF
ETを用いた一例としての電気回路において、ソース端子
Ｓは電流検出用抵抗57を介してグランドｇに接続され、
この電流検出用抵抗57にてドレイン電流IDを降下電圧V
s9で検知することができる。すなわち、 （ただし、R57は電流検出用抵抗57の抵抗値。）の関係
によりドレイン電流IDを求めるのである。
（通電電流を意味しており、以下では「ドレイン電流」
に統一する）を検出するのに、従来では、電流検出用の
抵抗をソース電極７に接続してこの抵抗による降下電圧
からドレイン電流を検知している。その様子を第４図お
よび第５図を用いて説明する。第４図に示すようなMOSF
ETを用いた一例としての電気回路において、ソース端子
Ｓは電流検出用抵抗57を介してグランドｇに接続され、
この電流検出用抵抗57にてドレイン電流IDを降下電圧V
s9で検知することができる。すなわち、 （ただし、R57は電流検出用抵抗57の抵抗値。）の関係
によりドレイン電流IDを求めるのである。
次に、第４図の作動を第５図に示す波形図により説明
する。スイッチ51をある周期でON、OFFすると、ゲート
印加電圧VGは０とV10の値を交互にとり（第５図
（１））、VG＝０のときMOSFET58はOFFし、VG＝V10とき
チャネル部４に導電路が形成されてONする。このON、OF
Fにより第５図（２）に示すように、ドレイン電流IDが
負荷としてのインダクタンス54と電流検出用抵抗57に流
れる。電流検出用抵抗57の降下電圧Vs9の波形（第５図
（４））とドレイン電流IDの波形は、（１）式で関連づ
けられた比例関係に示されるごとく、第５図（２），
（４）は相似になっており、ドレイン電流IDが検知でき
ることが理解される。尚、第４図において50は直流電
源、52はスイッチ51が開のときゲート印加電圧VGを０に
低下させる抵抗である。
する。スイッチ51をある周期でON、OFFすると、ゲート
印加電圧VGは０とV10の値を交互にとり（第５図
（１））、VG＝０のときMOSFET58はOFFし、VG＝V10とき
チャネル部４に導電路が形成されてONする。このON、OF
Fにより第５図（２）に示すように、ドレイン電流IDが
負荷としてのインダクタンス54と電流検出用抵抗57に流
れる。電流検出用抵抗57の降下電圧Vs9の波形（第５図
（４））とドレイン電流IDの波形は、（１）式で関連づ
けられた比例関係に示されるごとく、第５図（２），
（４）は相似になっており、ドレイン電流IDが検知でき
ることが理解される。尚、第４図において50は直流電
源、52はスイッチ51が開のときゲート印加電圧VGを０に
低下させる抵抗である。
しかしながら、第４図に示すような電流検出用抵抗57
を使用する従来の技術では次の問題点があった。
を使用する従来の技術では次の問題点があった。
電流検出のために抵抗57が必要であり、電子装置の体
格がその分大きくなり、部品点数が増え、コストアップ
になる。
格がその分大きくなり、部品点数が増え、コストアップ
になる。
電流検出用抵抗57はジュール熱が発生するため冷却す
る必要がある。
る必要がある。
電流検出用抵抗57による電圧降下のために電源電圧の
有効利用が妨げられる。
有効利用が妨げられる。
上記問題点を避けるために、従来では電流検出用抵抗
を使用せずに、MOSFETのオン抵抗を利用して、ドレイン
・ソース間電圧VDSからドレイン電流IDを検出してい
る。すなわち、 ただし、RDSはオン抵抗（MOSFETオン時のドレイン・
ソース間抵抗）。
を使用せずに、MOSFETのオン抵抗を利用して、ドレイン
・ソース間電圧VDSからドレイン電流IDを検出してい
る。すなわち、 ただし、RDSはオン抵抗（MOSFETオン時のドレイン・
ソース間抵抗）。
の関係を利用してドレイン電流IDを求めるのである。
第５図において、ドレイン・ソース間がオンの期間
（例えばt0〜t1）は、ドレイン・ソース間電圧VDSの波
形（第５図（３））とドレイン電流IDの波形は、（２）
式で関連づけられた比例関係に示される如く、第５図
（２），（３）は相似になっており、ドレイン電流IDが
検知できることが理解される。
（例えばt0〜t1）は、ドレイン・ソース間電圧VDSの波
形（第５図（３））とドレイン電流IDの波形は、（２）
式で関連づけられた比例関係に示される如く、第５図
（２），（３）は相似になっており、ドレイン電流IDが
検知できることが理解される。
しかしながら、上記従来技術のうち、オン抵抗を利用
するものにおいても、次の問題点があった。
するものにおいても、次の問題点があった。
第５図（３）に示すように、MOSFET58がON→OFFに変
化する時（例えば時刻t1）に、インダクタンス54による
高電圧のフライバックパルスVPが発生する。
化する時（例えば時刻t1）に、インダクタンス54による
高電圧のフライバックパルスVPが発生する。
第５図（３）に示すように、MOSFET58のOFF時（例え
ばt1〜t2）に、ドレイン・ソース間電圧VDSの値に直流
電源55の電圧V21が印加されてしまう。
ばt1〜t2）に、ドレイン・ソース間電圧VDSの値に直流
電源55の電圧V21が印加されてしまう。
上記問題点より、ドレイン電流IDが０の時に、ドレイ
ン・ソース間電圧VDSが０にならないため、正確な検出
ができなかった。しかも、高電圧のフライバックパルス
VPが発生するため、最悪の場合にはVDSを検出する電気
回路が破損するといった問題点が生じている。
ン・ソース間電圧VDSが０にならないため、正確な検出
ができなかった。しかも、高電圧のフライバックパルス
VPが発生するため、最悪の場合にはVDSを検出する電気
回路が破損するといった問題点が生じている。
そこで本発明は、上記のような問題点に鑑みて創案さ
れたもので、電流検出用抵抗を外付けする事なく、通電
時は通電電流に応じた検出信号を、又、非通電時は検出
信号が０になるような電流検出機能を備えた半導体装置
を提供することを目的としている。
れたもので、電流検出用抵抗を外付けする事なく、通電
時は通電電流に応じた検出信号を、又、非通電時は検出
信号が０になるような電流検出機能を備えた半導体装置
を提供することを目的としている。
上記の目的を達成する為に、本発明の電流検出機能付
半導体装置は、ドレイン電極に電気接続され、第１導電
型を有する半導体基板と、 該半導体基板中の主表面側の所定領域に形成された第
２導電型の第２導電型拡散層と、 該第２導電型拡散層中に形成された第１導電型の第１
導電型拡散層と、 該第１導電型拡散層及び前記第２導電型拡散層に電気
接続されたソース電極と、 前記半導体基板中の主表面側に、前記第２導電型拡散
層と所定距離を有して形成された第２導電型のシールド
領域と、 該シールド領域中に形成された第１導電型のプローブ
領域と、 該プローブ領域に電気接続されたプローブ電極と 前記第１導電型拡散層、前記第２導電型拡散層、及び
前記半導体基板上に形成された絶縁膜と、 該絶縁膜上に形成され、前記第２導電型拡散層内の表
面における前記第１導電型拡散層と前記半導体基板との
間の第１チャネル領域、及び前記シールド領域内の表面
における前記プローブ領域と前記半導体基板との間であ
って前記第１チャネル領域に対向した第２チャネル領域
に、同時にチャネルを形成させるゲート電極と、 前記プローブ電極に電気接続され、前記第２チャネル
領域に形成される前記チャネルを介して、前記通電電流
に応じた前記半導体基板の電位を検出する電位検出回路
と を備えた構成である。
半導体装置は、ドレイン電極に電気接続され、第１導電
型を有する半導体基板と、 該半導体基板中の主表面側の所定領域に形成された第
２導電型の第２導電型拡散層と、 該第２導電型拡散層中に形成された第１導電型の第１
導電型拡散層と、 該第１導電型拡散層及び前記第２導電型拡散層に電気
接続されたソース電極と、 前記半導体基板中の主表面側に、前記第２導電型拡散
層と所定距離を有して形成された第２導電型のシールド
領域と、 該シールド領域中に形成された第１導電型のプローブ
領域と、 該プローブ領域に電気接続されたプローブ電極と 前記第１導電型拡散層、前記第２導電型拡散層、及び
前記半導体基板上に形成された絶縁膜と、 該絶縁膜上に形成され、前記第２導電型拡散層内の表
面における前記第１導電型拡散層と前記半導体基板との
間の第１チャネル領域、及び前記シールド領域内の表面
における前記プローブ領域と前記半導体基板との間であ
って前記第１チャネル領域に対向した第２チャネル領域
に、同時にチャネルを形成させるゲート電極と、 前記プローブ電極に電気接続され、前記第２チャネル
領域に形成される前記チャネルを介して、前記通電電流
に応じた前記半導体基板の電位を検出する電位検出回路
と を備えた構成である。
以下、本発明を図面に示す実施例により詳細に説明す
る。第１図に本発明を縦型のMOSFETに採用した第１実施
例の断面図を示す。図において、第３図に示したMOSFET
と同一構成部分には同一符号を付してその説明は省略す
る。そうでない符号において、10はN-型シリコン基体1a
の不純物濃度より高濃度の不純物濃度を有し、Ｐ型領域
２間のN-型シリコン基板1a内、又は、素子周辺部のN-型
シリコン基板1a内（図は前者）に所定の拡散深さで拡散
されるプローブ領域である。そして、このプローブ領域
10と電気接続してアルミニウム膜等から成るプローブ電
極８が形成されている。したがって、この両者が形成さ
れている為に主表面上の構成が第３図とは異なってお
り、ゲート電極6aは少なくともチャネル部４の上でプロ
ーブ領域10の上にかからない部分に絶縁膜5aを介して形
成されており、絶縁膜11a及び層間絶縁膜9aもその部分
のみを覆っている。そして、ソース電極7aはプローブ電
極８と電気的に絶縁されるように形成されている。尚、
本発明はプローブ領域10が形成されていなくても、プロ
ーブ電極８が形成されておれば効果のあるものである
が、プローブ領域10を形成する事によってプローブ電極
８の接触性が向上する。
る。第１図に本発明を縦型のMOSFETに採用した第１実施
例の断面図を示す。図において、第３図に示したMOSFET
と同一構成部分には同一符号を付してその説明は省略す
る。そうでない符号において、10はN-型シリコン基体1a
の不純物濃度より高濃度の不純物濃度を有し、Ｐ型領域
２間のN-型シリコン基板1a内、又は、素子周辺部のN-型
シリコン基板1a内（図は前者）に所定の拡散深さで拡散
されるプローブ領域である。そして、このプローブ領域
10と電気接続してアルミニウム膜等から成るプローブ電
極８が形成されている。したがって、この両者が形成さ
れている為に主表面上の構成が第３図とは異なってお
り、ゲート電極6aは少なくともチャネル部４の上でプロ
ーブ領域10の上にかからない部分に絶縁膜5aを介して形
成されており、絶縁膜11a及び層間絶縁膜9aもその部分
のみを覆っている。そして、ソース電極7aはプローブ電
極８と電気的に絶縁されるように形成されている。尚、
本発明はプローブ領域10が形成されていなくても、プロ
ーブ電極８が形成されておれば効果のあるものである
が、プローブ領域10を形成する事によってプローブ電極
８の接触性が向上する。
次に、上記構成のMOSFETによりドレイン電流を検出す
る様子を第６図及び第７図を用いて説明する。第６図に
上記のMOSFETを用いた電気回路図を示す。図において、
第４図に示した電気回路図と同一構成部分には同一符号
を付してその説明は省略する。59は本実施例のMOSFETを
示すシンボルであり、ドレインＤ、ゲートＧ、ソースＳ
に新たにプローブＰを追加した４端子となっており、こ
のプローブＰは前記プローブ電極８を意味する。
る様子を第６図及び第７図を用いて説明する。第６図に
上記のMOSFETを用いた電気回路図を示す。図において、
第４図に示した電気回路図と同一構成部分には同一符号
を付してその説明は省略する。59は本実施例のMOSFETを
示すシンボルであり、ドレインＤ、ゲートＧ、ソースＳ
に新たにプローブＰを追加した４端子となっており、こ
のプローブＰは前記プローブ電極８を意味する。
次に、第６図における電気回路の作動を第７図に示す
波形図により説明する。時刻t0においてスイッチ51がOF
F→ONに変化すると、第７図（１）に示すゲート印加電
圧VGは０→V10に変化する。ここで、V10はMOSFET59をON
させるのに充分高く設定された電圧であり、時刻t0にお
いてMOSFET59はOFF→ONに変化する。第７図（２）に示
すドレイン電流IDは時刻t0以降、時間の経過とともに０
から単調増加する。本実施例において、MOSFET59はＮチ
ャネル型であるから、該ドレイ電流IDのキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。この電子の流れに注目すると、第１図におい
て、N+型領域３からチャネル部４に流入した電子はプロ
ーブ領域10の近傍を通過してN-型シリコン基体1a、N+シ
リコン基体1bを通りドレインＤに達する。ここで、チャ
ネル部４を電子が通過する時に生じる電圧降下がプロー
ブ領域10とN+型領域３の電位差VPSとして現われる。す
なわち、チャネル抵抗Rch、ドレイン電流IDを用いてプ
ローブ・ソース間電圧VPSは次式で表される。
波形図により説明する。時刻t0においてスイッチ51がOF
F→ONに変化すると、第７図（１）に示すゲート印加電
圧VGは０→V10に変化する。ここで、V10はMOSFET59をON
させるのに充分高く設定された電圧であり、時刻t0にお
いてMOSFET59はOFF→ONに変化する。第７図（２）に示
すドレイン電流IDは時刻t0以降、時間の経過とともに０
から単調増加する。本実施例において、MOSFET59はＮチ
ャネル型であるから、該ドレイ電流IDのキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。この電子の流れに注目すると、第１図におい
て、N+型領域３からチャネル部４に流入した電子はプロ
ーブ領域10の近傍を通過してN-型シリコン基体1a、N+シ
リコン基体1bを通りドレインＤに達する。ここで、チャ
ネル部４を電子が通過する時に生じる電圧降下がプロー
ブ領域10とN+型領域３の電位差VPSとして現われる。す
なわち、チャネル抵抗Rch、ドレイン電流IDを用いてプ
ローブ・ソース間電圧VPSは次式で表される。
VPS＝ID×Rch ……（３） チャネル抵抗Rchは一定なので、（３）式よりVPSはID
に比例し、第７図（２），（４）に示すように、MOSFET
59のオン（例えば、t0〜t1）の期間はVPSとIDの波形は
相似形になる。従って、プローブ・ソース間電圧VPSを
計測すれば（３）式を用いてドレイン電流IDを検知する
ことができる。
に比例し、第７図（２），（４）に示すように、MOSFET
59のオン（例えば、t0〜t1）の期間はVPSとIDの波形は
相似形になる。従って、プローブ・ソース間電圧VPSを
計測すれば（３）式を用いてドレイン電流IDを検知する
ことができる。
時刻t1においてスイッチ51がON→OFFに変化すると、
第７図（１）に示すゲート印加電圧VGはV10→０に変化
する。本実施例ではMOSFET59はエンハンスメント型に設
定されており、VG＝０の時はOFFするため、時刻t1にお
いてMOSFET59はON→OFFに変化する。この結果、第７図
（２）に示すドレイン電流IDは時刻t1において最大値I
10をとった後、０まで急激減少する。またこの時第７図
（３）に示すドレイン・ソース間電圧VDSはV20から急上
昇し、フライバックパルスVPが発生した後、直流電源55
の電圧V21まで低下して安定する。すなわち、時刻t1以
降はドレイン・ソース間電圧VDSは高い電圧値になって
いるが、この時第１図に示すように、N-型シリコン基体
1aとＰ型領域２との間のPN接合に生じる空乏層12がN-型
シリコン基体1a内に主に広がっており、この空乏層12に
よりプローブ領域10が周囲から電気的に絶縁される。従
って、例えばt1〜t2の期間は第７図（４）に示すプロー
ブ・ソース間電圧VPSは０になる。ここで、空乏層12が
プローブ領域10を完全に覆う事ができるように、N-型シ
リコン基体1aの不純物は十分低濃度にした方がよく、
又、他の配慮として、Ｐ型領域２の間隔を狭くしてもよ
い。
第７図（１）に示すゲート印加電圧VGはV10→０に変化
する。本実施例ではMOSFET59はエンハンスメント型に設
定されており、VG＝０の時はOFFするため、時刻t1にお
いてMOSFET59はON→OFFに変化する。この結果、第７図
（２）に示すドレイン電流IDは時刻t1において最大値I
10をとった後、０まで急激減少する。またこの時第７図
（３）に示すドレイン・ソース間電圧VDSはV20から急上
昇し、フライバックパルスVPが発生した後、直流電源55
の電圧V21まで低下して安定する。すなわち、時刻t1以
降はドレイン・ソース間電圧VDSは高い電圧値になって
いるが、この時第１図に示すように、N-型シリコン基体
1aとＰ型領域２との間のPN接合に生じる空乏層12がN-型
シリコン基体1a内に主に広がっており、この空乏層12に
よりプローブ領域10が周囲から電気的に絶縁される。従
って、例えばt1〜t2の期間は第７図（４）に示すプロー
ブ・ソース間電圧VPSは０になる。ここで、空乏層12が
プローブ領域10を完全に覆う事ができるように、N-型シ
リコン基体1aの不純物は十分低濃度にした方がよく、
又、他の配慮として、Ｐ型領域２の間隔を狭くしてもよ
い。
以上説明した如く、第１実施例によれば、プローブ・
ソース間電圧VPSは忠実にドレイン電流IDに比例した電
圧になり、ドレイン電流IDが０の時はドレイン・ソース
間電圧VDSが０でない時でも空乏層12の絶縁効果により
プローブ・ソース間電圧VPSが０になり、正確なドレイ
ン電流IDの検出ができるという効果がある。
ソース間電圧VPSは忠実にドレイン電流IDに比例した電
圧になり、ドレイン電流IDが０の時はドレイン・ソース
間電圧VDSが０でない時でも空乏層12の絶縁効果により
プローブ・ソース間電圧VPSが０になり、正確なドレイ
ン電流IDの検出ができるという効果がある。
次に、第１実施例の応用としての第２実施例の断面図
を第８図に示す。図において、第１図と対応する部分に
は第１図と同一符号を付して、対応しない部分は新たな
符号で指示されている。すなわち、対応しない部分は第
８図においてN-型シリコン基体1aの表面上でＰ型領域２
間に離間した位置にＰ型シールド領域13を拡散し、この
Ｐ型シールド領域13内にプローブ領域10を形成する。そ
して、プローブ領域10の形成されないＰ型シールド領域
13表面付近の一部をプローブチャネル部14として、その
上にSiO2等からなる絶縁膜5aを介して多結晶シリコン等
からなるゲート電極6aをチャネル部４上からプローブチ
ャネル部14上まで延長するとともに、Ｐ型シールド領域
13の表面上にアルミニウム膜等からなるシールド電極15
を設け、プローブ領域10の表面上にアルミニウム膜等か
らなるプローブ電極8aをその両者の電極が電気的に絶縁
されるように設けた構造をしており、シールド電極15は
ソース電極7aに電気接続されている。尚、Ｐ型シールド
領域13はＰ型領域２と同時に、同じ拡散工程で形成可能
である。
を第８図に示す。図において、第１図と対応する部分に
は第１図と同一符号を付して、対応しない部分は新たな
符号で指示されている。すなわち、対応しない部分は第
８図においてN-型シリコン基体1aの表面上でＰ型領域２
間に離間した位置にＰ型シールド領域13を拡散し、この
Ｐ型シールド領域13内にプローブ領域10を形成する。そ
して、プローブ領域10の形成されないＰ型シールド領域
13表面付近の一部をプローブチャネル部14として、その
上にSiO2等からなる絶縁膜5aを介して多結晶シリコン等
からなるゲート電極6aをチャネル部４上からプローブチ
ャネル部14上まで延長するとともに、Ｐ型シールド領域
13の表面上にアルミニウム膜等からなるシールド電極15
を設け、プローブ領域10の表面上にアルミニウム膜等か
らなるプローブ電極8aをその両者の電極が電気的に絶縁
されるように設けた構造をしており、シールド電極15は
ソース電極7aに電気接続されている。尚、Ｐ型シールド
領域13はＰ型領域２と同時に、同じ拡散工程で形成可能
である。
この第２実施例によっても、上記の第１実施例と同様
の効果が得られる。その内容を第６図乃至第８図を用い
て説明する。ただし、第６図図示のMOSFET59は第８図図
示の第２実施例のMOSFETとする。また、第６図、第７図
の説明において、前述した第一実施例と重複する部分は
省略して説明する。
の効果が得られる。その内容を第６図乃至第８図を用い
て説明する。ただし、第６図図示のMOSFET59は第８図図
示の第２実施例のMOSFETとする。また、第６図、第７図
の説明において、前述した第一実施例と重複する部分は
省略して説明する。
第１実施例と同様に、時刻t0でスイッチ51がOFF→ON
に変化すると、ゲート電極6aに電圧V10が印加されてMOS
FET59はONし、チャネル部４に導電路が形成されてドレ
イン電流IDが流れ始める。第８図に示すMOSFET59におい
てドレイン電流IDのキャリアは電子であり、この電子は
N+型領域３からチャネル部４に流入し、このチャネル部
４を通過してN-型シリコン基体1aに達すると、ゲート電
極6a直下で流れの向きをN+型シリコン基体1bの方向へ変
えて、N-型シリコン基体1a、N+型シリコン基体1bを順次
通過してドレインＤに達する。
に変化すると、ゲート電極6aに電圧V10が印加されてMOS
FET59はONし、チャネル部４に導電路が形成されてドレ
イン電流IDが流れ始める。第８図に示すMOSFET59におい
てドレイン電流IDのキャリアは電子であり、この電子は
N+型領域３からチャネル部４に流入し、このチャネル部
４を通過してN-型シリコン基体1aに達すると、ゲート電
極6a直下で流れの向きをN+型シリコン基体1bの方向へ変
えて、N-型シリコン基体1a、N+型シリコン基体1bを順次
通過してドレインＤに達する。
ここで、ゲート電極6aに電圧V10が印加されると、ゲ
ート電極6aはチャネル４だけでなく、プローブチャネル
14もONさせ、N-型シリコン基体1aのゲート電極6a直下の
部分の電位をプローブチャネル14を経由してプローブ領
域10が検知することができる。すなわち、チャネル４か
らN-型シリコン基体1aに流入した電子の電位がプローブ
領域10で検知できるものであり、前述した第１実施例と
同様に、チャネル４を電子が通過する時に生じる電圧降
下がプローブ領域10とN+型領域３の電位差VPSとして現
われ、VPSからドレイン電流IDが検知できる。
ート電極6aはチャネル４だけでなく、プローブチャネル
14もONさせ、N-型シリコン基体1aのゲート電極6a直下の
部分の電位をプローブチャネル14を経由してプローブ領
域10が検知することができる。すなわち、チャネル４か
らN-型シリコン基体1aに流入した電子の電位がプローブ
領域10で検知できるものであり、前述した第１実施例と
同様に、チャネル４を電子が通過する時に生じる電圧降
下がプローブ領域10とN+型領域３の電位差VPSとして現
われ、VPSからドレイン電流IDが検知できる。
次に、時刻t1においてスイッチ51がON→OFFに変化す
ると、ゲート電極6aに印加される電圧が０になり、MOSF
ET59はOFFし、チャネル部４の導電路を消滅させて通電
しなくするので、ドレイン電流IDは急減少し０に至る。
そして時刻t1以降（t1〜t2）はドレイン電流IDは０であ
る。ここで、ゲート電極6aの印加電圧が０になるとゲー
ト電極6aはチャネル部４のみならず、プローブチャネル
14も共に導電路を消滅させて通電しなくなる。すなわ
ち、t1〜t2の期間はプローブ領域10はN-型シリコン基体
1aと電気的に接続する導電路を失い、ソース電極7a（N+
型領域３）に電気的接続されたシールド電極15（Ｐ型シ
ールド領域13）により周囲から電気的に絶縁される。こ
の結果、t1〜t2の期間においてプローブ領域10とN+型領
域３の電位差VPSは、第７図（４）に示すよう０にな
る。ここで、プローブ領域10は空乏層12とＰ型シールド
領域13にてドレインＤに対して二重に絶縁されており、
前述した第１実施例における空乏層12のみによる絶縁に
比較して第２実施例の方がより確実に絶縁することがで
き、t1〜t2におけるVPSを正確に０にすることができ
る。
ると、ゲート電極6aに印加される電圧が０になり、MOSF
ET59はOFFし、チャネル部４の導電路を消滅させて通電
しなくするので、ドレイン電流IDは急減少し０に至る。
そして時刻t1以降（t1〜t2）はドレイン電流IDは０であ
る。ここで、ゲート電極6aの印加電圧が０になるとゲー
ト電極6aはチャネル部４のみならず、プローブチャネル
14も共に導電路を消滅させて通電しなくなる。すなわ
ち、t1〜t2の期間はプローブ領域10はN-型シリコン基体
1aと電気的に接続する導電路を失い、ソース電極7a（N+
型領域３）に電気的接続されたシールド電極15（Ｐ型シ
ールド領域13）により周囲から電気的に絶縁される。こ
の結果、t1〜t2の期間においてプローブ領域10とN+型領
域３の電位差VPSは、第７図（４）に示すよう０にな
る。ここで、プローブ領域10は空乏層12とＰ型シールド
領域13にてドレインＤに対して二重に絶縁されており、
前述した第１実施例における空乏層12のみによる絶縁に
比較して第２実施例の方がより確実に絶縁することがで
き、t1〜t2におけるVPSを正確に０にすることができ
る。
以上説明した如く、第２実施例によれば、プローブ・
ソース間電圧VPSは忠実にドレイン電流IDに比例した電
圧になり、ドレイン電流IDが０の時はドレイン・ソース
間電圧VDSが０でない時でも空乏層12とＰ型シールド領
域13の絶縁効果によりVPSが０になり、より正確なドレ
イン電流IDの検出ができるという効果がある。
ソース間電圧VPSは忠実にドレイン電流IDに比例した電
圧になり、ドレイン電流IDが０の時はドレイン・ソース
間電圧VDSが０でない時でも空乏層12とＰ型シールド領
域13の絶縁効果によりVPSが０になり、より正確なドレ
イン電流IDの検出ができるという効果がある。
又、第２実施例ではシールド電極15は接地電位である
ソース電極7aに電気接続されているので、リーク電流、
Ｐ型シールド領域13とドレインＤとの間に存在する漂遊
容量（Stray Capacitor）によるドレイン電位の影響は
その電気的経路によりバイパスされ、プローグ電極8aに
は影響を及ぼさない。従ってハイ・インピーダンス（Hi
gh−Impedance）における使用も良好であり高感度の検
出ができる。また非通電時には、電流通過経路となるN-
型シリコン基体1aとプローブ領域10とを遮断するため、
ソース電極7aまたはドレイン電極Ｄからフライバックパ
ルスが発生した場合においても電位検出回路（図示せ
ず）を保護することができる。更に、チャネル部４（第
１チャネル領域）とプローブチャネル14（第２チャネル
領域と）が対向していることで、実際に電流が通過して
いるチャネル部４の近傍のN-型シリコン基体1aの電位
を、プローブチャネル14を介して精度良く検出すること
ができる。尚、第２実施例において、Ｐ型シールド領域
13はＰ型領域２と同じ拡散工程にて形成すれば同一寸法
に形成可能であるが、その寸法は何ら限定される事はな
い。
ソース電極7aに電気接続されているので、リーク電流、
Ｐ型シールド領域13とドレインＤとの間に存在する漂遊
容量（Stray Capacitor）によるドレイン電位の影響は
その電気的経路によりバイパスされ、プローグ電極8aに
は影響を及ぼさない。従ってハイ・インピーダンス（Hi
gh−Impedance）における使用も良好であり高感度の検
出ができる。また非通電時には、電流通過経路となるN-
型シリコン基体1aとプローブ領域10とを遮断するため、
ソース電極7aまたはドレイン電極Ｄからフライバックパ
ルスが発生した場合においても電位検出回路（図示せ
ず）を保護することができる。更に、チャネル部４（第
１チャネル領域）とプローブチャネル14（第２チャネル
領域と）が対向していることで、実際に電流が通過して
いるチャネル部４の近傍のN-型シリコン基体1aの電位
を、プローブチャネル14を介して精度良く検出すること
ができる。尚、第２実施例において、Ｐ型シールド領域
13はＰ型領域２と同じ拡散工程にて形成すれば同一寸法
に形成可能であるが、その寸法は何ら限定される事はな
い。
第２図に本発明を縦型のバイポーラトランジスタ（以
下「BPT」という）に採用した第３実施例の断面図を示
す。図において、本実施例ではN-型及びN+型シリコン基
体1a,1bをコレクタとしており、N-シリコン基体1a中の
所定領域に所定間隔で、ベース電極6bに電気接続するＰ
型領域2aを拡散してベースとし、このＰ型領域２内にエ
ミッタ電極7bに電気接続し、その不純物濃度が比較的高
濃度であるN+型領域3aを拡散してエミッタとしている。
ここでＰ型領域2aの表面付近4aの厚さｄ′は後述する理
由から底部付近の厚さｄ以下となっている。そして、Ｐ
型領域2a間N-型シリコン基体1a内、又は素子周辺部のN-
型シリコン基体1a内（図は前者）に所定の拡散深さで拡
散され、N-型シリコン基体1aの不純物濃度より高濃度の
不純物濃度でプローブ領域10を形成する。又、アルミニ
ウム膜等からなるプローブ電極８をそのプローブ領域10
に電気接続する。尚、5bはSi酸化膜等の絶縁膜である。
下「BPT」という）に採用した第３実施例の断面図を示
す。図において、本実施例ではN-型及びN+型シリコン基
体1a,1bをコレクタとしており、N-シリコン基体1a中の
所定領域に所定間隔で、ベース電極6bに電気接続するＰ
型領域2aを拡散してベースとし、このＰ型領域２内にエ
ミッタ電極7bに電気接続し、その不純物濃度が比較的高
濃度であるN+型領域3aを拡散してエミッタとしている。
ここでＰ型領域2aの表面付近4aの厚さｄ′は後述する理
由から底部付近の厚さｄ以下となっている。そして、Ｐ
型領域2a間N-型シリコン基体1a内、又は素子周辺部のN-
型シリコン基体1a内（図は前者）に所定の拡散深さで拡
散され、N-型シリコン基体1aの不純物濃度より高濃度の
不純物濃度でプローブ領域10を形成する。又、アルミニ
ウム膜等からなるプローブ電極８をそのプローブ領域10
に電気接続する。尚、5bはSi酸化膜等の絶縁膜である。
次に、本実施例によりコレクタ電流（本発明でいう通
電電流）を検出する様子を第９図および第10図を用いて
説明する。第９図は第３実施例のBPTを適用した電気回
路図であり、BPTを60で示すシンボルで表す。すなわ
ち、コレクタＣ、ベースＢ、エミッタＥと新たにプロー
ブＰが追加された４端子を備えた半導体装置のシンボル
であり、このプローブＰは前記プローブ電極８を意味す
る。第９図に示す電気回路の構成は、前述した第６図図
示の第１実施例の電気回路の構成とほとんど同じであ
り、第６図と対応する部分は第６図と同一符号を付して
あり、その説明は省略する。対応しない部分は第１実施
例のMOSFET59が第３実施例のBPT60に変更されたこと
と、ベース入力抵抗61が追加されたことのみである。
電電流）を検出する様子を第９図および第10図を用いて
説明する。第９図は第３実施例のBPTを適用した電気回
路図であり、BPTを60で示すシンボルで表す。すなわ
ち、コレクタＣ、ベースＢ、エミッタＥと新たにプロー
ブＰが追加された４端子を備えた半導体装置のシンボル
であり、このプローブＰは前記プローブ電極８を意味す
る。第９図に示す電気回路の構成は、前述した第６図図
示の第１実施例の電気回路の構成とほとんど同じであ
り、第６図と対応する部分は第６図と同一符号を付して
あり、その説明は省略する。対応しない部分は第１実施
例のMOSFET59が第３実施例のBPT60に変更されたこと
と、ベース入力抵抗61が追加されたことのみである。
上記構成における各部波形図を第10図に示す。第10図
も前述した第１実施例の各部波形図第７図と同様であ
り、異なる点は半導体装置がMOSFET59からBPT60に変更
になったことに伴って、端子名称が変更になったこと
と、MOSFET59においてはゲート印加電圧VGで制御するの
に対してBPT60においてはベース電流Ibで制御すること
が異なる点である。第９図、第10図の説明において、前
述した第１実施例と重視する部分は省略し、とくにBPT6
0のプローブ・エミッタ間電圧VPEが第10図（４）に示す
波形になり、第10図（２）に示すコレクタ電流ICの波形
と相似であり、プローブ・エミッタ間電圧VPEよりコレ
クタ電流ICが検知できることを次に説明する。
も前述した第１実施例の各部波形図第７図と同様であ
り、異なる点は半導体装置がMOSFET59からBPT60に変更
になったことに伴って、端子名称が変更になったこと
と、MOSFET59においてはゲート印加電圧VGで制御するの
に対してBPT60においてはベース電流Ibで制御すること
が異なる点である。第９図、第10図の説明において、前
述した第１実施例と重視する部分は省略し、とくにBPT6
0のプローブ・エミッタ間電圧VPEが第10図（４）に示す
波形になり、第10図（２）に示すコレクタ電流ICの波形
と相似であり、プローブ・エミッタ間電圧VPEよりコレ
クタ電流ICが検知できることを次に説明する。
第２図図示のBPT60において、キャリアである電子はN
+型領域3aからＰ型領域2aに注入し、そしてN-型およびN
+型シリコン基体1a、1bに達する。ここで、Ｐ型領域2a
の表面付近4aの厚さｄ′は電流が表面付近4aを流れ易く
する為に底部付近の厚さｄ以下となっている。又、底部
付近の厚さｄはBPTの特性を良くする為に薄く設計され
ている。これは表面付近4aを流れた電子がプローブ領域
10の近傍を通過するようにする為である。そして、表面
付近4aの導電抵抗RC（前記第１実施例におけるチャネル
抵抗Rchに相当）による電圧降下をプローブ・エミッタ
間電圧VPEとして検出する事によって、このプローブ・
エミッタ間電圧VPEが第１実施例の（３）式と同様の関
係（本実施例の場合、VPE＝IC×RC）に従うため、プロ
ーブ・エミッタ間電圧VPEからコレクタ電流ICが検出で
きる。また、BPT60がOFF時は第１実施例と同様に第２図
に示すように空乏層12が成長してプローブ領域10を周囲
から電気的に絶縁するため、プローブ・エミッタ間電圧
VPEは０になる。
+型領域3aからＰ型領域2aに注入し、そしてN-型およびN
+型シリコン基体1a、1bに達する。ここで、Ｐ型領域2a
の表面付近4aの厚さｄ′は電流が表面付近4aを流れ易く
する為に底部付近の厚さｄ以下となっている。又、底部
付近の厚さｄはBPTの特性を良くする為に薄く設計され
ている。これは表面付近4aを流れた電子がプローブ領域
10の近傍を通過するようにする為である。そして、表面
付近4aの導電抵抗RC（前記第１実施例におけるチャネル
抵抗Rchに相当）による電圧降下をプローブ・エミッタ
間電圧VPEとして検出する事によって、このプローブ・
エミッタ間電圧VPEが第１実施例の（３）式と同様の関
係（本実施例の場合、VPE＝IC×RC）に従うため、プロ
ーブ・エミッタ間電圧VPEからコレクタ電流ICが検出で
きる。また、BPT60がOFF時は第１実施例と同様に第２図
に示すように空乏層12が成長してプローブ領域10を周囲
から電気的に絶縁するため、プローブ・エミッタ間電圧
VPEは０になる。
以上説明した如く、第３実施例によれば、プローブ・
エミッタ間電圧VPEはコレクタ電流ICに比例した電圧に
なり、コレクタ電流ICが０のときはコレクタ・エミッタ
間電圧VCEが０でない時でも空乏層12の絶縁効果によりV
PEが０になり、正確なコレクタ電流ICが検出できるとい
う効果がある。
エミッタ間電圧VPEはコレクタ電流ICに比例した電圧に
なり、コレクタ電流ICが０のときはコレクタ・エミッタ
間電圧VCEが０でない時でも空乏層12の絶縁効果によりV
PEが０になり、正確なコレクタ電流ICが検出できるとい
う効果がある。
尚、上記第３実施例において、プローブ領域10を第２
実施例で示したようなＰ型シールド領域で周囲から電気
的に絶縁すれば、さらにより正確なコレクタ電流検出が
可能になる。
実施例で示したようなＰ型シールド領域で周囲から電気
的に絶縁すれば、さらにより正確なコレクタ電流検出が
可能になる。
次に、本発明の電流検出機能付半導体装置を採用した
パワートランジスタ（例えば、パワーMOSFET）と、その
信号処理回路の具体的な構成を第11図乃至第14図を用い
て説明する。
パワートランジスタ（例えば、パワーMOSFET）と、その
信号処理回路の具体的な構成を第11図乃至第14図を用い
て説明する。
第11図及び第12図はその一例であり、電流検出した信
号をオペアンプにて増幅して出力する機能を組込んだ例
である。そして、第11図は本例の各々の素子の具体的な
配置を表わす上面図、第12図はその等価回路図である。
号をオペアンプにて増幅して出力する機能を組込んだ例
である。そして、第11図は本例の各々の素子の具体的な
配置を表わす上面図、第12図はその等価回路図である。
図に示すように、同一半導体基板100上にパワーMOSFE
Tが形成される電力制御部110と、その信号を増幅処理す
る信号処理部120が配置される。そして、前述の第１図
あるいは第８図に示すような構成のプローブ電極113
と、ソース電極111との間に発生した電気信号は負荷抵
抗122を経て、オペアンプ121に入力され、抵抗127,128
により決定される増幅率で増幅されて出力端子129から
出力される。
Tが形成される電力制御部110と、その信号を増幅処理す
る信号処理部120が配置される。そして、前述の第１図
あるいは第８図に示すような構成のプローブ電極113
と、ソース電極111との間に発生した電気信号は負荷抵
抗122を経て、オペアンプ121に入力され、抵抗127,128
により決定される増幅率で増幅されて出力端子129から
出力される。
第13図及び第14図は他の例であり、電流検出した信号
をオペアンプで増幅して出力すると同時に、コンパレー
タで設定値と比較し、その信号が設定値より大きい時は
素子の破壊防止のために自己遮断する機能を組込んだ例
である。そして、第13図は本例の各々の素子の具体的な
配置を表わす平面図、第14図はその等価回路である。
をオペアンプで増幅して出力すると同時に、コンパレー
タで設定値と比較し、その信号が設定値より大きい時は
素子の破壊防止のために自己遮断する機能を組込んだ例
である。そして、第13図は本例の各々の素子の具体的な
配置を表わす平面図、第14図はその等価回路である。
図に示すように、同一半導体基板200上に電力制御部2
10と、その信号を増幅、比較等の処理を行なう信号処理
部220が配置される。
10と、その信号を増幅、比較等の処理を行なう信号処理
部220が配置される。
そして、プローブ電極213とソース電極211との間に発
生した電気信号は負荷抵抗224を経て、オペアンプ221と
コンパレータ222にそれぞれ入力される。
生した電気信号は負荷抵抗224を経て、オペアンプ221と
コンパレータ222にそれぞれ入力される。
オペアンプ221では上記の例と同様に抵抗227,228によ
り決定される増幅率で増幅され、出力端子229から出力
される。一方、コンパレータ222では比較電圧Vrefによ
り設定された電流値よりも大きいと判断したときはその
コンパレータ222の出力がローレベルからハイレベルに
変化してMOSトランジスタ223がON状態となり、電力制御
部210のゲート電極212を接地電位にしてその作動を強制
的に停止させ、破壊防止を行なう。尚、第11図乃至第14
図において、112はゲート電極、114,214は半導体基板の
裏面に形成されるドレイン電極である。
り決定される増幅率で増幅され、出力端子229から出力
される。一方、コンパレータ222では比較電圧Vrefによ
り設定された電流値よりも大きいと判断したときはその
コンパレータ222の出力がローレベルからハイレベルに
変化してMOSトランジスタ223がON状態となり、電力制御
部210のゲート電極212を接地電位にしてその作動を強制
的に停止させ、破壊防止を行なう。尚、第11図乃至第14
図において、112はゲート電極、114,214は半導体基板の
裏面に形成されるドレイン電極である。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。例えば、第１実施例、第２実施例におい
てはＮチャネル型であるが、Ｐチャネル型にも適用可能
であり、又、絶縁膜5aは酸化物（Oxide）でなくともSi3
N4等の他の絶縁物（Insulator）から成る膜であっても
よい。第３実施例においてはNPN型であるが、PNP型にも
適用可能である。又、N+型シリコン基板1bをＰ型のシリ
コン基体に変更した導電変調型MOSFET（特開昭60−1969
74号公報）等にも本発明は適用可能である。
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。例えば、第１実施例、第２実施例におい
てはＮチャネル型であるが、Ｐチャネル型にも適用可能
であり、又、絶縁膜5aは酸化物（Oxide）でなくともSi3
N4等の他の絶縁物（Insulator）から成る膜であっても
よい。第３実施例においてはNPN型であるが、PNP型にも
適用可能である。又、N+型シリコン基板1bをＰ型のシリ
コン基体に変更した導電変調型MOSFET（特開昭60−1969
74号公報）等にも本発明は適用可能である。
ドレイン電極とプローブ電極との間の電圧から通電電
流を検出しているので、何ら電流検出用抵抗を外付けす
ることなく、通電時には通電電流に比例した検出信号を
出力することができ、また非通電時には電流通過経路と
プローブ電流とを遮断することができるため、部品点数
が減少でき、コストダウンが可能となり、半導体装置の
体格も比較的小さくできる。
流を検出しているので、何ら電流検出用抵抗を外付けす
ることなく、通電時には通電電流に比例した検出信号を
出力することができ、また非通電時には電流通過経路と
プローブ電流とを遮断することができるため、部品点数
が減少でき、コストダウンが可能となり、半導体装置の
体格も比較的小さくできる。
また、非通電時には電流通過経路とプローブ電極とを
遮断するため、ソース電極またはドレイン電極からフラ
イバックパルスが発生した場合においても電位検出回路
を保護することができる。
遮断するため、ソース電極またはドレイン電極からフラ
イバックパルスが発生した場合においても電位検出回路
を保護することができる。
更に、第１チャネル領域と第２チャネル領域とが対向
していることで、実際に電流が通過している第１チャネ
ルの近傍の半導体基板の電位を、第２チャネル領域に形
成されるチャネルを介して精度良く検出することができ
る。
していることで、実際に電流が通過している第１チャネ
ルの近傍の半導体基板の電位を、第２チャネル領域に形
成されるチャネルを介して精度良く検出することができ
る。
第１図は本発明を縦型のMOSFETに採用した第１実施例の
断面図、第２図は本発明を縦型のバイポーラトランジス
タに採用した第３実施例の断面図、第３図は従来の縦型
のMOSFETの断面図、第４図は第３図におけるMOSFETを用
いた電気回路図、第５図は第４図における電気回路の作
動を説明する波形図、第６図は第１図および第８図にお
けるMOSFETを用いる電気回路図、第７図は第６図におけ
る電気回路の作動を説明する波形図、第８図は第１実施
例の応用としての第２実施例の断面図、第９図は第２図
におけるバイポーラトランジスタを用いた電気回路図、
第10図は第９図における電気回路の作動を説明する波形
図、第11図はパワートランジスタとその信号処理回路の
具体的な構成の一例の上面図、第12図は第11図における
等価回路図、第13図はパワートランジスタとその信号処
理回路の具体的な構成の他の例の上面図、第14図は第13
図における等価回路図である。 1a……N-型シリコン基体,1b……N+型シリコン基体,2…
…Ｐ型領域,3……N+型領域,4……チャネル部,5……絶縁
膜,6a……ゲート電極,6b……ベース電極,7a……ソース
電極,7b……エミッタ電極,8……プローブ電極,10……プ
ローブ領域,12……空乏層,13……Ｐ型シールド領域,14
……プローブチャネル部,15……シールド電極。
断面図、第２図は本発明を縦型のバイポーラトランジス
タに採用した第３実施例の断面図、第３図は従来の縦型
のMOSFETの断面図、第４図は第３図におけるMOSFETを用
いた電気回路図、第５図は第４図における電気回路の作
動を説明する波形図、第６図は第１図および第８図にお
けるMOSFETを用いる電気回路図、第７図は第６図におけ
る電気回路の作動を説明する波形図、第８図は第１実施
例の応用としての第２実施例の断面図、第９図は第２図
におけるバイポーラトランジスタを用いた電気回路図、
第10図は第９図における電気回路の作動を説明する波形
図、第11図はパワートランジスタとその信号処理回路の
具体的な構成の一例の上面図、第12図は第11図における
等価回路図、第13図はパワートランジスタとその信号処
理回路の具体的な構成の他の例の上面図、第14図は第13
図における等価回路図である。 1a……N-型シリコン基体,1b……N+型シリコン基体,2…
…Ｐ型領域,3……N+型領域,4……チャネル部,5……絶縁
膜,6a……ゲート電極,6b……ベース電極,7a……ソース
電極,7b……エミッタ電極,8……プローブ電極,10……プ
ローブ領域,12……空乏層,13……Ｐ型シールド領域,14
……プローブチャネル部,15……シールド電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 博彦 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 原 邦彦 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (56)参考文献 特開 昭53−94186（ＪＰ，Ａ) 特開 昭58−223369（ＪＰ，Ａ)
Claims (4)
- 【請求項１】ドレイン電極に電気接続され、第１導電型
を有する半導体基板と、 該半導体基板中の主表面側の所定領域に形成された第２
導電型の第２導電型拡散層と、 該第２導電型拡散層中に形成された第１導電型の第１導
電型拡散層と、 該第１導電型拡散層及び前記第２導電型拡散層に電気接
続されたソース電極と、 前記半導体基板中の主表面側に、前記第２導電型拡散層
と所定距離を有して形成された第２導電型のシールド領
域と、 該シールド領域中に形成された第１導電型のプローブ領
域と、 該プローブ領域に電気接続されたプローブ電極と 前記第１導電型拡散層、前記第２導電型拡散層、及び前
記半導体基板上に形成された絶縁膜と、 該絶縁膜上に形成され、前記第２導電型拡散層内の表面
における前記第１導電型拡散層と前記半導体基板との間
の第１チャネル領域、及び前記シールド領域内の表面に
おける前記プローブ領域と前記半導体基板との間であっ
て前記第１チャネル領域に対向した第２チャネル領域
に、同時にチャネルを形成させるゲート電極と、 前記プローブ電極に電気接続され、前記第２チャネル領
域に形成される前記チャネルを介して、前記通電電流に
応じた前記半導体基板の電位を検出する電位検出回路と を備えることを特徴とする電流検出機能付半導体装置。 - 【請求項２】前記半導体基板が、高濃度の不純物濃度を
有し、前記ドレイン電極に電気接続する高濃度基底層
と、該高濃度基底層上に積層され、少なくとも一層から
成り低濃度の不純物濃度を有する低濃度基底層とから構
成されている特許請求の範囲第１項に記載の電流検出機
能付半導体装置。 - 【請求項３】前記第１チャネル領域及び前記第２チャネ
ル領域は隣接して形成されており、前記ゲート電極は、
前記第１チャネル領域上から前記第２チャネル領域上に
渡って形成されている特許請求の範囲第１項乃至第２項
の何れかに記載の電流検出機能付半導体装置。 - 【請求項４】前記電位検出回路は、２つの入力線を有す
るオペアンプからなり、前記オペアンプの一方の入力線
に前記プローブ電極が電気接続され、他方の入力線が前
記ソース電極に電気接続される特許請求の範囲第１項乃
至第３項の何れかに記載の電流検出機能付半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/307,177 US4962411A (en) | 1986-03-21 | 1989-02-03 | Semiconductor device with current detecting function |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6451186 | 1986-03-21 | ||
| JP61-64511 | 1986-03-21 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9101599A Division JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312175A JPS6312175A (ja) | 1988-01-19 |
| JPH0834221B2 true JPH0834221B2 (ja) | 1996-03-29 |
Family
ID=13260301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026969A Expired - Lifetime JPH0834221B2 (ja) | 1986-03-21 | 1987-02-06 | 電流検出機能付半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834221B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| JP2833610B2 (ja) * | 1991-10-01 | 1998-12-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP3168763B2 (ja) * | 1992-03-30 | 2001-05-21 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP5216302B2 (ja) * | 2006-12-13 | 2013-06-19 | ルネサスエレクトロニクス株式会社 | オンチップ電流測定方法及び半導体集積回路 |
| CN109411382A (zh) * | 2018-10-25 | 2019-03-01 | 江苏彩虹永能新能源有限公司 | 一种扩散后硅片电压检测装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946097B2 (ja) * | 1977-01-28 | 1984-11-10 | 日本電気株式会社 | 半導体装置 |
| JPS58223369A (ja) * | 1982-06-21 | 1983-12-24 | Nec Corp | 電界効果トランジスタ |
-
1987
- 1987-02-06 JP JP62026969A patent/JPH0834221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312175A (ja) | 1988-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |