JPH0834408B2 - Ｉｉｒデイジタルフイルタ - Google Patents
ＩｉｒデイジタルフイルタInfo
- Publication number
- JPH0834408B2 JPH0834408B2 JP58243488A JP24348883A JPH0834408B2 JP H0834408 B2 JPH0834408 B2 JP H0834408B2 JP 58243488 A JP58243488 A JP 58243488A JP 24348883 A JP24348883 A JP 24348883A JP H0834408 B2 JPH0834408 B2 JP H0834408B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- supplied
- digital filter
- polynomial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は，カラービデオ信号などに適用されるIIR
デイジタルフイルタに関する。
デイジタルフイルタに関する。
「背景技術とその問題点」 IIRデイジタルフイルタは，低い次数で急峻な特性を
有するフイルタである。このIIRデイジタルフイルタ
は，第１図に示すようなフイードバツク構成を有するも
のである。つまり，第１図に示すように,1で示す入力端
子から現在の入力信号が加算回路２の一方の入力端子に
供給され，加算回路２の他方の入力端子に単位遅延回路
３に貯えられていた過去の出力信号が乗算回路４で係数
乗算され供給され，加算回路２の出力が単位遅延回路３
を介して出力端子５に取り出される構成を含むものであ
る。
有するフイルタである。このIIRデイジタルフイルタ
は，第１図に示すようなフイードバツク構成を有するも
のである。つまり，第１図に示すように,1で示す入力端
子から現在の入力信号が加算回路２の一方の入力端子に
供給され，加算回路２の他方の入力端子に単位遅延回路
３に貯えられていた過去の出力信号が乗算回路４で係数
乗算され供給され，加算回路２の出力が単位遅延回路３
を介して出力端子５に取り出される構成を含むものであ
る。
例えばシステム関数Ｈ（Ｚ）が に相当する２次セクシヨンのIIRデイジタルフイルタ
は，第２図に示すように構成される。
は，第２図に示すように構成される。
第２図において10が入力端子を示し，入力端子10から
入力信号X1が加算回路11に供給される。加算回路11の加
算出力が単位遅延回路12に供給され，単位遅延回路12の
出力が単位遅延回路13に供給される。単位遅延回路12の
出力が係数b1の乗算回路14により乗算され，加算回路11
に供給される。単位遅延回路13の出力が係数b2の乗算回
路15により乗算され，加算回路11に供給される。加算回
路11の出力が加算回路16に供給され，単位遅延回路12の
出力及び単位遅延回路13の出力が夫々係数a1の乗算回路
17及び係数a2の乗算回路18により乗算され，加算回路16
に供給される。加算回路16の出力が出力端子19に供給さ
れ，出力信号Y1が出力端子19から取り出される。
入力信号X1が加算回路11に供給される。加算回路11の加
算出力が単位遅延回路12に供給され，単位遅延回路12の
出力が単位遅延回路13に供給される。単位遅延回路12の
出力が係数b1の乗算回路14により乗算され，加算回路11
に供給される。単位遅延回路13の出力が係数b2の乗算回
路15により乗算され，加算回路11に供給される。加算回
路11の出力が加算回路16に供給され，単位遅延回路12の
出力及び単位遅延回路13の出力が夫々係数a1の乗算回路
17及び係数a2の乗算回路18により乗算され，加算回路16
に供給される。加算回路16の出力が出力端子19に供給さ
れ，出力信号Y1が出力端子19から取り出される。
第２図に示すように，このIIRデイジタルフイルタに
は，乗算回路14及び15を夫々含むフイードバツクの構成
を有している。これは，式の分母の多項式に相当する
ものである。
は，乗算回路14及び15を夫々含むフイードバツクの構成
を有している。これは，式の分母の多項式に相当する
ものである。
例えばカラービデオ信号では,4sc（sc:カラーサ
ブキヤリア周波数）のサンプリングパルスでデイジタル
化された場合,1サンプリングクロツクが70nsecである。
このため，第２図に示すIIRデイジタルフイルタを用い
てカラービデオ信号を処理する場合，分母のZ-1を含む
項b1Z-1に相当する処理は,70nsecの短時間で乗算及び加
算からなる積和演算も行なう必要がある。この処理は，
特に乗算に時間がかかることからCMOSなどの低速度，低
消費電力の演算素子を用いることはできず，バイポーラ
素子,ECL素子などの高速度で消費電力の大きい演算素子
しか用いることができない問題点があつた。
ブキヤリア周波数）のサンプリングパルスでデイジタル
化された場合,1サンプリングクロツクが70nsecである。
このため，第２図に示すIIRデイジタルフイルタを用い
てカラービデオ信号を処理する場合，分母のZ-1を含む
項b1Z-1に相当する処理は,70nsecの短時間で乗算及び加
算からなる積和演算も行なう必要がある。この処理は，
特に乗算に時間がかかることからCMOSなどの低速度，低
消費電力の演算素子を用いることはできず，バイポーラ
素子,ECL素子などの高速度で消費電力の大きい演算素子
しか用いることができない問題点があつた。
「発明の目的」 従つてこの発明の目的は，カラービデオ信号などの処
理に適用できるIIRデイジタルフイルタで,CMOSなど低速
度，低電力の演算素子を用いることができるIIRデイジ
タルフイルタを提供することにある。
理に適用できるIIRデイジタルフイルタで,CMOSなど低速
度，低電力の演算素子を用いることができるIIRデイジ
タルフイルタを提供することにある。
「発明の概要」 この発明は,IIRデイジタルフイルタのシステム関数に
対し，分母，分子に夫々に同一の多項式を乗じることに
より，システム関数の分母の項から少なくともZ-1の項
を除去するようになし，この変形後のシステム関数にお
ける係数乗算及び加算からなる積和演算に対してパイプ
ライン処理を施すようにしたことを特徴とするIIRデイ
ジタルフイルタである。
対し，分母，分子に夫々に同一の多項式を乗じることに
より，システム関数の分母の項から少なくともZ-1の項
を除去するようになし，この変形後のシステム関数にお
ける係数乗算及び加算からなる積和演算に対してパイプ
ライン処理を施すようにしたことを特徴とするIIRデイ
ジタルフイルタである。
「実施例」 この発明の一実施例について，以下図面を参照して説
明する。
明する。
例えば前述の式に示すような２次セクシヨンのIIR
デイジタルフイルタのシステム関数Ｈ（Ｚ）は， で，分母にZ-1の項を有している。システム関数の分母
の項は，前述のようにフイードバツクの構成となり，特
に，分母にZ-1を含む項は,1クロツクで乗算及び加算の
処理を行なう必要があり，パイプライン処理を施すこと
ができない。そこで，式に示すシステム関数に対し，
分母にZ-1の項が除去されるように同一の多項式 （１−b2Z-2）＋b1Z-1 が分母，分子に夫々乗じられる。
デイジタルフイルタのシステム関数Ｈ（Ｚ）は， で，分母にZ-1の項を有している。システム関数の分母
の項は，前述のようにフイードバツクの構成となり，特
に，分母にZ-1を含む項は,1クロツクで乗算及び加算の
処理を行なう必要があり，パイプライン処理を施すこと
ができない。そこで，式に示すシステム関数に対し，
分母にZ-1の項が除去されるように同一の多項式 （１−b2Z-2）＋b1Z-1 が分母，分子に夫々乗じられる。
式に示すシステム関数Ｈ（Ｚ）では，分母にZ-1を含
む項が除去されている。従つて,1クロツクで行なわなけ
ればならなかつた積和演算が,2クロツクの間に行なえば
よいものとなり，このことにより第３図に示すように，
積和演算に対してパイプライン処理を施すことができ
る。
む項が除去されている。従つて,1クロツクで行なわなけ
ればならなかつた積和演算が,2クロツクの間に行なえば
よいものとなり，このことにより第３図に示すように，
積和演算に対してパイプライン処理を施すことができ
る。
第３図は，式に基づくIIRデイジタルフイルタで，
第３図において20が入力端子を示す。入力端子20から例
えば４scのサンプリングパルスでデイジタル化された
カラービデオ信号X2が加算回路21に供給される。加算回
路21の加算出力が単位遅延回路22に供給され，単位遅延
回路22の出力が加算回路23に供給され，加算回路23の加
算出力が単位遅延回路24に供給される。単位遅延回路24
の出力がパイプライン処理された乗算回路25及びパイプ
ライン処理された乗算回路26に供給される。乗算回路25
は，係数が（K1＝2b2＋b1 2）の乗算回路で例えばレジス
タを用いて１段のパイプライン処理がなされ，乗算回路
26は，係数が（K2＝−ｂ▲2 2▼）の乗算回路で例えばレ
ジスタを用いて２段のパイプライン処理がなされてい
る。乗算回路25の乗算出力が加算回路23に供給され，乗
算回路26の乗算出力が加算回路21に供給される。
第３図において20が入力端子を示す。入力端子20から例
えば４scのサンプリングパルスでデイジタル化された
カラービデオ信号X2が加算回路21に供給される。加算回
路21の加算出力が単位遅延回路22に供給され，単位遅延
回路22の出力が加算回路23に供給され，加算回路23の加
算出力が単位遅延回路24に供給される。単位遅延回路24
の出力がパイプライン処理された乗算回路25及びパイプ
ライン処理された乗算回路26に供給される。乗算回路25
は，係数が（K1＝2b2＋b1 2）の乗算回路で例えばレジス
タを用いて１段のパイプライン処理がなされ，乗算回路
26は，係数が（K2＝−ｂ▲2 2▼）の乗算回路で例えばレ
ジスタを用いて２段のパイプライン処理がなされてい
る。乗算回路25の乗算出力が加算回路23に供給され，乗
算回路26の乗算出力が加算回路21に供給される。
これら加算回路21,23及び単位遅延回路22,24及び乗算
回路25,26により，式の分母に示される多項式 １−（２b2＋ｂ▲2 1▼）Z-2＋ｂ▲2 2▼Z-4 に相当する処理がなされる。
回路25,26により，式の分母に示される多項式 １−（２b2＋ｂ▲2 1▼）Z-2＋ｂ▲2 2▼Z-4 に相当する処理がなされる。
単位遅延回路24の出力が単位遅延回路27及び加算回路
28に供給される。単位遅延回路27の出力が乗算回路29に
供給されると共に，単位遅延量の２倍の遅延量を有する
遅延回路30に供給される。乗算回路29は係数a1の乗算回
路で，乗算回路29の出力が加算回路28に供給され，加算
回路28の加算出力が単位遅延回路31に供給され，単位遅
延回路31の出力が加算回路32に供給される。遅延回路30
の出力が乗算回路33に供給される。乗算回路33は係数a2
の乗算回路で，乗算回路33の乗算出力が加算回路32に供
給される。加算回路32の加算出力が単位遅延回路34に供
給される。
28に供給される。単位遅延回路27の出力が乗算回路29に
供給されると共に，単位遅延量の２倍の遅延量を有する
遅延回路30に供給される。乗算回路29は係数a1の乗算回
路で，乗算回路29の出力が加算回路28に供給され，加算
回路28の加算出力が単位遅延回路31に供給され，単位遅
延回路31の出力が加算回路32に供給される。遅延回路30
の出力が乗算回路33に供給される。乗算回路33は係数a2
の乗算回路で，乗算回路33の乗算出力が加算回路32に供
給される。加算回路32の加算出力が単位遅延回路34に供
給される。
これら加算回路28,32及び遅延回路27,30,31,34及び乗
算回路29,33により，式の分子の因数を示す２次の多
項式 （１＋a1Z-1＋a2Z-2） に相当する処理がなされる。
算回路29,33により，式の分子の因数を示す２次の多
項式 （１＋a1Z-1＋a2Z-2） に相当する処理がなされる。
単位遅延回路34の出力が加算回路35及び単位遅延回路
36に供給される。単位遅延回路36の出力が単位遅延量の
２倍の遅延量を有する遅延回路37に供給されると共に，
乗算回路38に供給される。乗算回路38は係数b1の乗算回
路で，乗算回路38の乗算出力が乗算回路35に供給され，
加算回路35の加算出力が単位遅延回路39に供給され，単
位遅延回路39の出力が加算回路40に供給される。遅延回
路37の出力が乗算回路41に供給される。乗算回路41は係
数が−b2の乗算回路で，乗算回路41の出力が加算回路40
に供給される。
36に供給される。単位遅延回路36の出力が単位遅延量の
２倍の遅延量を有する遅延回路37に供給されると共に，
乗算回路38に供給される。乗算回路38は係数b1の乗算回
路で，乗算回路38の乗算出力が乗算回路35に供給され，
加算回路35の加算出力が単位遅延回路39に供給され，単
位遅延回路39の出力が加算回路40に供給される。遅延回
路37の出力が乗算回路41に供給される。乗算回路41は係
数が−b2の乗算回路で，乗算回路41の出力が加算回路40
に供給される。
これら加算回路35,40及び遅延回路36,37,39及び乗算
回路38,41により，式の分子の因数を示す２次の多項
式 （１＋b1Z-1−b2Z-2） に相当する処理がなされる。
回路38,41により，式の分子の因数を示す２次の多項
式 （１＋b1Z-1−b2Z-2） に相当する処理がなされる。
加算回路40の出力が出力信号Y2として出力端子42から
取り出される。
取り出される。
任意の次数のIIRデイジタルフイルタのシステム関数
は,2次のシステム関数及び１次のシステム関数の積に因
数分解できる。従つて，任意の次数のIIRデイジタルフ
イルタは，第３図に示すIIRデイジタルフイルタを多数
縦続接続することで実現される。
は,2次のシステム関数及び１次のシステム関数の積に因
数分解できる。従つて，任意の次数のIIRデイジタルフ
イルタは，第３図に示すIIRデイジタルフイルタを多数
縦続接続することで実現される。
上述のこの発明の一実施例と第２図に示すIIRデイジ
タルフイルタとを比較すると，この一実施例では固定遅
延が５段増えており，厳密には式のシステム関数に対
してZ-5の項が乗じられたシステム関数になる。しかし
ながら、本質的な特性は両者で同一であると共に、カラ
ービデオ信号などの処理においては，固定遅延の増大は
特に問題とならない。
タルフイルタとを比較すると，この一実施例では固定遅
延が５段増えており，厳密には式のシステム関数に対
してZ-5の項が乗じられたシステム関数になる。しかし
ながら、本質的な特性は両者で同一であると共に、カラ
ービデオ信号などの処理においては，固定遅延の増大は
特に問題とならない。
「応用例」 この発明の一実施例では，式に示すシステム関数の
分母に相当する処理を先にし，分子に相当する処理を後
にする構成であるが，分子に相当する処理を先にし，分
母に相当する処理を後にする構成にしても良い。また，
この発明の一実施例では，分子が２次の多項式の積の形
の構成であつたが，分子の多項式を展開し４次の多項式
の形の構成にしても良い。
分母に相当する処理を先にし，分子に相当する処理を後
にする構成であるが，分子に相当する処理を先にし，分
母に相当する処理を後にする構成にしても良い。また，
この発明の一実施例では，分子が２次の多項式の積の形
の構成であつたが，分子の多項式を展開し４次の多項式
の形の構成にしても良い。
「発明の効果」 この発明に依れば，システム関数Ｈ（Ｚ）が変形さ
れ，分母にZ-1の項が除去されているので，フイードバ
ツクループ内の乗算回路25及び26に１段及び２段のパイ
プライン処理を施すことができる。１段のパイプライン
処理を行なうと演算ステージが２段に分けられ，演算の
サイクルタイムを1/2とすることができ，同様にｎ段の
パイプライン処理を行なうと演算ステージがｎ＋１段に
分けられ1/n＋１とすることができる。システム関数Ｈ
（Ｚ）が変形されたことにより，フイードバツクループ
内の乗算回路25及び26は，変形前のシステム関数Ｈ
（Ｚ）のフイードバツクループ内の乗算回路14及び15に
比べ２倍の語長のものとなる。しかし，乗数又は被乗数
の一方の語長が変わらなければ，例えばトリー状の加算
による乗算を行なつた場合，一方の語長が２倍となつて
も処理時間は２倍に増すことはない。従つてビデオ信号
などの高速デイジタル信号に用いられるIIRデイジタル
フイルタが,CMOSなど比較的低速度で消費電力の少ない
演算素子を用いて構成することができ，消費電力が少な
く高密度実装によるコンパクトなIIRデイジタルフイル
タを実現することができる。
れ，分母にZ-1の項が除去されているので，フイードバ
ツクループ内の乗算回路25及び26に１段及び２段のパイ
プライン処理を施すことができる。１段のパイプライン
処理を行なうと演算ステージが２段に分けられ，演算の
サイクルタイムを1/2とすることができ，同様にｎ段の
パイプライン処理を行なうと演算ステージがｎ＋１段に
分けられ1/n＋１とすることができる。システム関数Ｈ
（Ｚ）が変形されたことにより，フイードバツクループ
内の乗算回路25及び26は，変形前のシステム関数Ｈ
（Ｚ）のフイードバツクループ内の乗算回路14及び15に
比べ２倍の語長のものとなる。しかし，乗数又は被乗数
の一方の語長が変わらなければ，例えばトリー状の加算
による乗算を行なつた場合，一方の語長が２倍となつて
も処理時間は２倍に増すことはない。従つてビデオ信号
などの高速デイジタル信号に用いられるIIRデイジタル
フイルタが,CMOSなど比較的低速度で消費電力の少ない
演算素子を用いて構成することができ，消費電力が少な
く高密度実装によるコンパクトなIIRデイジタルフイル
タを実現することができる。
第１図はIIRデイジタルフイルタに必要とされるフイー
ドバツク構成を示すブロツク図，第２図は従来のIIRデ
イジタルフイルタの一例のブロツク図，第３図はこの発
明の一実施例のブロツク図である。 1,10,20……入力端子,5,19,42……出力端子,25,26……
パイプライン処理された乗算回路。
ドバツク構成を示すブロツク図，第２図は従来のIIRデ
イジタルフイルタの一例のブロツク図，第３図はこの発
明の一実施例のブロツク図である。 1,10,20……入力端子,5,19,42……出力端子,25,26……
パイプライン処理された乗算回路。
Claims (1)
- 【請求項１】パイプライン処理により構成されるIIRデ
ィジタルフィルタであって、 上記ディジタルフィルタの特性が複数の多項式による分
数表現のシステム関数で表現され、 かつその分数表現のシステム関数の分母の多項式がZ-1
の項を含む多項式である場合、上記Z-1の項を除去する
ような多項式が上記システム関数の分子及び上記分母に
乗じられることにより、上記分母の多項式がZ-1の項を
含まない多項式として表現されるとき、 上記分数表現のシステム関数の分母のZ-2以上の項に対
応させてパイプラインレジスタを１段以上挿入した積和
演算回路を有することを特徴とする分母の多項式を処理
する部分フィルタと、 複数の上記分数表現のシステム関数の分子の因数の多項
式を処理するための積和演算を行なう部分のフィルタと
よりなり、 上記部分フィルタが縦続接続されることを特徴とする、
IIRディジタルフィルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243488A JPH0834408B2 (ja) | 1983-12-23 | 1983-12-23 | Ｉｉｒデイジタルフイルタ |
| US06/685,127 US4751663A (en) | 1983-12-23 | 1984-12-21 | IIR digital filter |
| DE8484116288T DE3485935T2 (de) | 1983-12-23 | 1984-12-24 | Rekursives digitales filter. |
| EP84116288A EP0146963B1 (en) | 1983-12-23 | 1984-12-24 | Iir digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243488A JPH0834408B2 (ja) | 1983-12-23 | 1983-12-23 | Ｉｉｒデイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134619A JPS60134619A (ja) | 1985-07-17 |
| JPH0834408B2 true JPH0834408B2 (ja) | 1996-03-29 |
Family
ID=17104631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243488A Expired - Lifetime JPH0834408B2 (ja) | 1983-12-23 | 1983-12-23 | Ｉｉｒデイジタルフイルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4751663A (ja) |
| EP (1) | EP0146963B1 (ja) |
| JP (1) | JPH0834408B2 (ja) |
| DE (1) | DE3485935T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738565B2 (ja) * | 1986-01-10 | 1995-04-26 | ソニー株式会社 | 高速デイジタルフイルタ |
| JPS63174721U (ja) * | 1987-03-20 | 1988-11-14 | ||
| US4855944A (en) * | 1987-09-04 | 1989-08-08 | Rockwell International Corporation | Noise generator with shaped spectrum |
| JPH01248816A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | デジタルフィルタ |
| US5089981A (en) * | 1989-04-24 | 1992-02-18 | Audio Precision, Inc. | Hybrid form digital filter |
| US5181228A (en) * | 1990-10-12 | 1993-01-19 | Level One Communications, Inc. | System and method for phase equalization |
| US5226057A (en) * | 1991-03-20 | 1993-07-06 | Rockwell International Corporation | Receiver and adaptive digital notch filter |
| JPH0537299A (ja) * | 1991-04-12 | 1993-02-12 | Sony Corp | 巡回形デイジタルフイルタ |
| US5402520A (en) * | 1992-03-06 | 1995-03-28 | Schnitta; Bonnie S. | Neural network method and apparatus for retrieving signals embedded in noise and analyzing the retrieved signals |
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| US5553013A (en) * | 1994-09-30 | 1996-09-03 | Ford Motor Company | Delay generation filter |
| US5701099A (en) * | 1995-11-27 | 1997-12-23 | Level One Communications, Inc. | Transconductor-C filter element with coarse and fine adjustment |
| FR2742956B1 (fr) * | 1995-12-22 | 1998-01-30 | Thomson Multimedia Sa | Circuit pour realiser un filtrage de nyquist numerique de signaux a frequence intermediaire fi |
| US5996004A (en) * | 1996-01-02 | 1999-11-30 | Bp Microsystems, Inc. | Concurrent programming apparatus and method for electronic devices |
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- 1983-12-23 JP JP58243488A patent/JPH0834408B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-21 US US06/685,127 patent/US4751663A/en not_active Expired - Lifetime
- 1984-12-24 DE DE8484116288T patent/DE3485935T2/de not_active Expired - Fee Related
- 1984-12-24 EP EP84116288A patent/EP0146963B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4751663A (en) | 1988-06-14 |
| EP0146963B1 (en) | 1992-09-23 |
| EP0146963A2 (en) | 1985-07-03 |
| EP0146963A3 (en) | 1988-03-16 |
| DE3485935T2 (de) | 1993-02-11 |
| DE3485935D1 (de) | 1992-10-29 |
| JPS60134619A (ja) | 1985-07-17 |
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