JPH0438005A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH0438005A JPH0438005A JP14570890A JP14570890A JPH0438005A JP H0438005 A JPH0438005 A JP H0438005A JP 14570890 A JP14570890 A JP 14570890A JP 14570890 A JP14570890 A JP 14570890A JP H0438005 A JPH0438005 A JP H0438005A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- output
- data
- input
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009825 accumulation Methods 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 101100256976 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SIP3 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- QQODLKZGRKWIFG-UHFFFAOYSA-N cyfluthrin Chemical compound CC1(C)C(C=C(Cl)Cl)C1C(=O)OC(C#N)C1=CC=C(F)C(OC=2C=CC=CC=2)=C1 QQODLKZGRKWIFG-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理回路に関し、特に乗算係数
が対称なＦＩＲフィルタの高速演算に適したアーキテク
チャに関する。
が対称なＦＩＲフィルタの高速演算に適したアーキテク
チャに関する。
従来のディジタル信号処理回路の一例を、第２図に示す
。図に示すように、係数を格納するＲＯＭ１と、演算デ
ータを格納するＲＡＭ２と、このＲＡＭ２の入出力と接
続される内部データバス９と、内部データバス９とＲＯ
ＭＩとの出力が各々入力端に接続された乗算器６と、こ
の乗算器６の出力とアキエムレータ８の出力とを入力と
する加算器７と、この加算器７の出力を入力するアキー
ムレータ８と金偏え、アキュムレータ８の出力と内部デ
ータバス９とを接続して構成される。
。図に示すように、係数を格納するＲＯＭ１と、演算デ
ータを格納するＲＡＭ２と、このＲＡＭ２の入出力と接
続される内部データバス９と、内部データバス９とＲＯ
ＭＩとの出力が各々入力端に接続された乗算器６と、こ
の乗算器６の出力とアキエムレータ８の出力とを入力と
する加算器７と、この加算器７の出力を入力するアキー
ムレータ８と金偏え、アキュムレータ８の出力と内部デ
ータバス９とを接続して構成される。
次に、この従来例のディジタル信号回路を用いた係数対
称のＦＩＲフィルタの動作を説明する。
称のＦＩＲフィルタの動作を説明する。
今、２ＮタツプのＦＩＲフィルタの伝達関数Ｈ−監
（Ｚ ）を次式とする。
Ｈ（Ｚ ） ＝ ｈ（、＋ ｈＩＺ 十ｈ２ｚ
＋ ・・・＋ｈ）１−Ｈｚ−””＋ ｈＮ−Ｉ Ｚ−Ｎ
＋ ００．＋ ｈ２Ｚ−２Ｎ”＋ ｈ Ｉ Ｚ−””
’＋ ｈ６ Ｚ−詣 この時、ＲＯＭＩＫは各係数り。、ｈ□、ｈｌ、・・・
ｔ ｈＮ−１ｒｈＮ−１ｐ ”・ｐ ｈｌ ｐ ｈｌ
＋ ｈＯが順に格納されている。ＦＩＲフィルタの入力
データは内部データバス９を介して乗算器６に入力され
ると共に、ＲＯＭ１から係数ｈ０が読み出されて乗算器
６に入力され乗算される。その結果は、加算器７に入力
されて蓄積演算される。なお、この最初の動作でアキエ
ムレータ８はリセットされている。
＋ ・・・＋ｈ）１−Ｈｚ−””＋ ｈＮ−Ｉ Ｚ−Ｎ
＋ ００．＋ ｈ２Ｚ−２Ｎ”＋ ｈ Ｉ Ｚ−””
’＋ ｈ６ Ｚ−詣 この時、ＲＯＭＩＫは各係数り。、ｈ□、ｈｌ、・・・
ｔ ｈＮ−１ｒｈＮ−１ｐ ”・ｐ ｈｌ ｐ ｈｌ
＋ ｈＯが順に格納されている。ＦＩＲフィルタの入力
データは内部データバス９を介して乗算器６に入力され
ると共に、ＲＯＭ１から係数ｈ０が読み出されて乗算器
６に入力され乗算される。その結果は、加算器７に入力
されて蓄積演算される。なお、この最初の動作でアキエ
ムレータ８はリセットされている。
この時、同時に入力データはＲＡＭ２に書込まれる０次
に、１サンプル時間遅嬌後の入力データを８λＭ２から
読出して内部データバス９を介して乗算器６に入力され
ると共に、ＲＯＭＩから係数ｈ１が読出されて乗算器６
に入力され乗算され、更にその結果は加算器７に入力さ
れて蓄積演算される。
に、１サンプル時間遅嬌後の入力データを８λＭ２から
読出して内部データバス９を介して乗算器６に入力され
ると共に、ＲＯＭＩから係数ｈ１が読出されて乗算器６
に入力され乗算され、更にその結果は加算器７に入力さ
れて蓄積演算される。
このようにして２Ｎ回の積和演算によって、ＦＩＲフィ
ルタの出力データがアキエムレータフの出力として内部
データバス９を介して得られる。
ルタの出力データがアキエムレータフの出力として内部
データバス９を介して得られる。
この従来のディジタル信号処理回路において、例えば２
Ｎの対称係数を有するＦＩＲフィルタの演算を行なう場
合、２Ｎ回の積和演算が必要となシ、演算時間が長くな
るという問題点があった。
Ｎの対称係数を有するＦＩＲフィルタの演算を行なう場
合、２Ｎ回の積和演算が必要となシ、演算時間が長くな
るという問題点があった。
本発明の目的は、このよう表問題を解決し、演算時間を
短縮したディジタル信号処理回路を提供することにある
。
短縮したディジタル信号処理回路を提供することにある
。
本発明のディジタル信号処理回路の構成は、ＦＩＲフィ
ルタの伝達関数の各係数を格納するＲＯＭと、演算デー
タを格納するＲＡＭと、２入力を加算して結果を得る第
１の加算器と、この第１の加算器の出力と前記ＲＯＭの
値とを乗算して結果を得る乗算器と、この乗算器の出力
と蓄積加算出力とを加算して結果を得る第２の加算器と
、この第２の加算器の出力を入力に接続し前記蓄積加算
出力を得るアキュムレータとを備え、前記ＲＡＭが第１
および第２のＲＡＭからなり、これら第１および第２の
ＲＡＭの入出力が第１および第２の内部データバスにそ
れぞれｉａされ、前記第１の加算器の入力が各々前記第
１および第２の内部データバスにそれぞれ接続され、前
記第１および第２の内部データバスがテンポ２リレジス
タを介して接続されていることを特徴とする。
ルタの伝達関数の各係数を格納するＲＯＭと、演算デー
タを格納するＲＡＭと、２入力を加算して結果を得る第
１の加算器と、この第１の加算器の出力と前記ＲＯＭの
値とを乗算して結果を得る乗算器と、この乗算器の出力
と蓄積加算出力とを加算して結果を得る第２の加算器と
、この第２の加算器の出力を入力に接続し前記蓄積加算
出力を得るアキュムレータとを備え、前記ＲＡＭが第１
および第２のＲＡＭからなり、これら第１および第２の
ＲＡＭの入出力が第１および第２の内部データバスにそ
れぞれｉａされ、前記第１の加算器の入力が各々前記第
１および第２の内部データバスにそれぞれ接続され、前
記第１および第２の内部データバスがテンポ２リレジス
タを介して接続されていることを特徴とする。
本発明において、第１の加算器と乗算器およびこの乗算
器と第２の加算器の各接続間にレジスタを設けたものと
することができる。
器と第２の加算器の各接続間にレジスタを設けたものと
することができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一笑施例のブロック図である。
このディジタル信号処理回路において、ＲＯＭ１には、
例えばフィルタの係数が格納されておシ、ＲＡＭ２．３
にはフィルタの遅延データが格納されている。ここで、
２Ｎタツプの対称係数を有するＦＩＲフィルタの伝達関
数Ｈ（Ｚ）か次式で与えられるとする。
例えばフィルタの係数が格納されておシ、ＲＡＭ２．３
にはフィルタの遅延データが格納されている。ここで、
２Ｎタツプの対称係数を有するＦＩＲフィルタの伝達関
数Ｈ（Ｚ）か次式で与えられるとする。
Ｈ（Ｚ ）−ｈ０＋ｈ１ｚ ＋ｈ２Ｚ ＋−，＋
ｈＮ、Ｚ−””＋ｈ Ｚ ＋・・−＋ｈ Ｚ
＋ｈｌＺ＋ ｈ ｏＺ−２Ｎ この時の＠算過程を説明する。まず、ＲＯＭｚにはｈｏ
、ｈ工、ｈｌ、・・・ｈＮ−１のＮ個の係数が順に格納
されておシ、順に読出されて、乗算器６に入力される１
次に１第１のＲＡＭ２には、１，２，３．・・・Ｎ遅延
されたデータが、また第２の）ＬＡＭ３にはＮ＋１゜Ｎ
＋２ 、 Ｎ＋３ 、・−・２Ｎ遅延されたデータが格
納されている。
ｈＮ、Ｚ−””＋ｈ Ｚ ＋・・−＋ｈ Ｚ
＋ｈｌＺ＋ ｈ ｏＺ−２Ｎ この時の＠算過程を説明する。まず、ＲＯＭｚにはｈｏ
、ｈ工、ｈｌ、・・・ｈＮ−１のＮ個の係数が順に格納
されておシ、順に読出されて、乗算器６に入力される１
次に１第１のＲＡＭ２には、１，２，３．・・・Ｎ遅延
されたデータが、また第２の）ＬＡＭ３にはＮ＋１゜Ｎ
＋２ 、 Ｎ＋３ 、・−・２Ｎ遅延されたデータが格
納されている。
ＦＩＲフィルタの入力データは、第１の内部データバス
９を介して第ｌＣｌＲＡＭ２［書込まれると同時に第１
の加算器５に入力される。一方、第２の貼ぷ３から２へ
遅延されたデータが読出され、第２の内部データバス１
０ｔ−介して第１の加算器５に入力される。その加算結
果は、乗算器６に入力されると共に、ＲＯＭＩから係数
り。が読出されて乗算器６に入力される。更に、その乗
算結果は、第２の加算器７に入力され、蓄贋演算される
。この最初の動作でアキュムレータ８はリセットされて
いる。
９を介して第ｌＣｌＲＡＭ２［書込まれると同時に第１
の加算器５に入力される。一方、第２の貼ぷ３から２へ
遅延されたデータが読出され、第２の内部データバス１
０ｔ−介して第１の加算器５に入力される。その加算結
果は、乗算器６に入力されると共に、ＲＯＭＩから係数
り。が読出されて乗算器６に入力される。更に、その乗
算結果は、第２の加算器７に入力され、蓄贋演算される
。この最初の動作でアキュムレータ８はリセットされて
いる。
次に、１サンプル遅延後の入力データを第１のＲＡＭ２
から読出して第１の内部データバス９を介して第１の加
算器５に入力すると同時に、２Ｎ−１サンプル遅延後の
データを第２のＲＡＭ３から読出して第２の内部データ
バス１０を介して第１の加算器５に入力する。その加算
結果は、乗算器６に入力されると共に、ＲＯＭＩから係
数ｈ□が読出されて乗算器６に入力される。更に、乗算
結果は第２の加算器７に入力され蓄積演算される。かく
してＮ−１回の積和演算が行なわれた後、Ｎサンプル遅
延後のデータを第１の几ＡＭ２から読出して第１の内部
データバス９を介して第１の加算器５及びテンポラリレ
ジスタ８に入力すると同時に、Ｎ十１サンプル遅砥後の
データをテンポラリレジスタ８から第２の内部データバ
ス１０に出力して第１の加算器５及び第２のＲＡＭ３に
入力する。その加算結果は、乗算器６に入力されると共
に、ＲＯＭ１から係数ｈＮ−１が読出されて乗算器６に
入力される。更に１乗算結果は第２の加算器７に入力さ
れて蓄積演算される。以上により、Ｎ回の積和演乗によ
ってＦＩＲフィルタの出力データはアキュムレータ８の
出力として第１あるいは第２の内部データバス９，１０
を介して得られる。
から読出して第１の内部データバス９を介して第１の加
算器５に入力すると同時に、２Ｎ−１サンプル遅延後の
データを第２のＲＡＭ３から読出して第２の内部データ
バス１０を介して第１の加算器５に入力する。その加算
結果は、乗算器６に入力されると共に、ＲＯＭＩから係
数ｈ□が読出されて乗算器６に入力される。更に、乗算
結果は第２の加算器７に入力され蓄積演算される。かく
してＮ−１回の積和演算が行なわれた後、Ｎサンプル遅
延後のデータを第１の几ＡＭ２から読出して第１の内部
データバス９を介して第１の加算器５及びテンポラリレ
ジスタ８に入力すると同時に、Ｎ十１サンプル遅砥後の
データをテンポラリレジスタ８から第２の内部データバ
ス１０に出力して第１の加算器５及び第２のＲＡＭ３に
入力する。その加算結果は、乗算器６に入力されると共
に、ＲＯＭ１から係数ｈＮ−１が読出されて乗算器６に
入力される。更に１乗算結果は第２の加算器７に入力さ
れて蓄積演算される。以上により、Ｎ回の積和演乗によ
ってＦＩＲフィルタの出力データはアキュムレータ８の
出力として第１あるいは第２の内部データバス９，１０
を介して得られる。
以上は、ＦＩＲフィルタの入力データが第１の内部デー
タバス９に入力される場合を示したが、第２の内部デー
タバス１０に入力される場合も同様にして実行できる事
は容易にわかる。
タバス９に入力される場合を示したが、第２の内部デー
タバス１０に入力される場合も同様にして実行できる事
は容易にわかる。
また、以上示した第１の加算器９乗算器および第２の加
算器の入出力間の接続にレジスタを設け、各演算ユニッ
トに要求される演算スピードを軽減する事も可能である
。
算器の入出力間の接続にレジスタを設け、各演算ユニッ
トに要求される演算スピードを軽減する事も可能である
。
以上説明したように本発明は、第１及び第２の内部デー
タバスを設け、第１．第２のＲＡＭの入出力を各々接続
し、更に第１．第２の内部データバス間をテンポラリレ
ジスタを介して接続した事によシ、対称係数を有するＦ
ＩＢ−フィルタの演算時間を従来の１／２に短縮できる
という効果を有する。
タバスを設け、第１．第２のＲＡＭの入出力を各々接続
し、更に第１．第２の内部データバス間をテンポラリレ
ジスタを介して接続した事によシ、対称係数を有するＦ
ＩＢ−フィルタの演算時間を従来の１／２に短縮できる
という効果を有する。
第１図は本発明の一実施例のブロック図、第２図は従来
例のディジタル信号処理回路のブロック図である。 １・・・九〇Ｍ１２．３・・・ＲＡＭ、４・・・テンポ
ラリレジスタ、５．７・・・加算器、６・・・乗算器、
８・・・アキュムレータ、９．１０・・・内部データバ
ス。 代理人 弁理士 内 原 晋 第１図 第２図
例のディジタル信号処理回路のブロック図である。 １・・・九〇Ｍ１２．３・・・ＲＡＭ、４・・・テンポ
ラリレジスタ、５．７・・・加算器、６・・・乗算器、
８・・・アキュムレータ、９．１０・・・内部データバ
ス。 代理人 弁理士 内 原 晋 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、ＦＩＲフィルタの伝達関数の各係数を格納するＲＯ
Ｍと、演算データを格納するＲＡＭと、２入力を加算し
て結果を得る第１の加算器と、この第１の加算器の出力
と前記ＲＯＭの値とを乗算して結果を得る乗算器と、こ
の乗算器の出力と蓄積加算出力とを加算して結果を得る
第２の加算器と、この第２の加算器の出力を入力に接続
し前記蓄積加算出力を得るアキュムレータとを備え、前
記ＲＡＭが第１および第２のＲＡＭからなり、これら第
１および第２のＲＡＭの入出力が第１および第２の内部
データバスにそれぞれ接続され、前記第１の加算器の入
力が各々前記第１および第２の内部データバスにそれぞ
れ接続され、前記第１および第２の内部データバスがテ
ンホラリレジスタを介して接続されていることを特徴と
するディジタル信号処理回路。 ２、第１の加算器と乗算器およびこの乗算器と第２の加
算器の各接続間にレジスタを設けた請求項１記載のディ
ジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14570890A JPH0438005A (ja) | 1990-06-04 | 1990-06-04 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14570890A JPH0438005A (ja) | 1990-06-04 | 1990-06-04 | ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438005A true JPH0438005A (ja) | 1992-02-07 |
Family
ID=15391288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14570890A Pending JPH0438005A (ja) | 1990-06-04 | 1990-06-04 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438005A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04311106A (ja) * | 1991-04-10 | 1992-11-02 | Matsushita Electric Ind Co Ltd | デシメーション用ディジタルフィルタ |
| US5513223A (en) * | 1993-11-16 | 1996-04-30 | Nec Corporation | FIR digital filter and method for signal processing thereof |
| JPH11266140A (ja) * | 1997-12-23 | 1999-09-28 | Koninkl Philips Electronics Nv | ディジタルフィルタを実現するプログラム可能な回路 |
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647809A (en) * | 1987-06-30 | 1989-01-11 | Fujitsu Ltd | Digital filter |
-
1990
- 1990-06-04 JP JP14570890A patent/JPH0438005A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647809A (en) * | 1987-06-30 | 1989-01-11 | Fujitsu Ltd | Digital filter |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04311106A (ja) * | 1991-04-10 | 1992-11-02 | Matsushita Electric Ind Co Ltd | デシメーション用ディジタルフィルタ |
| US5513223A (en) * | 1993-11-16 | 1996-04-30 | Nec Corporation | FIR digital filter and method for signal processing thereof |
| JPH11266140A (ja) * | 1997-12-23 | 1999-09-28 | Koninkl Philips Electronics Nv | ディジタルフィルタを実現するプログラム可能な回路 |
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0834408B2 (ja) | Ｉｉｒデイジタルフイルタ | |
| US4843581A (en) | Digital signal processor architecture | |
| US4802111A (en) | Cascadable digital filter processor employing moving coefficients | |
| JPH11306163A (ja) | 積和演算装置 | |
| JPH0438005A (ja) | ディジタル信号処理回路 | |
| US5798954A (en) | Digital filter device having a bit shifter unit | |
| JPH05291880A (ja) | ディジタル・フィルタ | |
| Erdogan et al. | High throughput FIR filter design for low power SoC applications | |
| Shilparani et al. | FPGA implementation of FIR filter architecture using MCM technology with pipelining | |
| JP2662694B2 (ja) | デジタル保護リレー装置 | |
| JP2953918B2 (ja) | 演算装置 | |
| JP2828992B2 (ja) | デジタル保護リレー | |
| JPH0447454A (ja) | ディジタルデータの離散フーリエ又はコサイン変換装置 | |
| KR950002072B1 (ko) | 디지틀 대역 분할 주파수 변환에서의 필터 계수 배열 방법 | |
| JPS59198020A (ja) | デイジタル信号処理装置 | |
| JP3136150B2 (ja) | 積分回路および方法 | |
| JPH0374530B2 (ja) | ||
| JP2904792B2 (ja) | １次元ディジタルフィルタ | |
| JP3801368B2 (ja) | ディジタル・トランスバーサル・フィルタ | |
| JPS63164640A (ja) | コサイン変換装置 | |
| JPH09186554A (ja) | ディジタルフィルタ | |
| JPH06196969A (ja) | 有限インパルス応答フィルタ | |
| JPS6238981A (ja) | 空間フイルタ | |
| Iruleswari et al. | Design and Implementation of distributed arithmetic technique based FIR filter using lookup table | |
| JPS633506A (ja) | デイジタルトランスバ−サルフイルタ |