JPH0834481B2 - パケット交換機 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット交換機に関し、特にハードウェア回
路のみで交換機能を実現する高速パケットスイッチを有
するパケット交換機に関する。

〔従来の技術〕

従来のパケット交換機は、入力パケットの書き込みお
よび蓄積を行なう共有メモリ回路に通常の一般的なメモ
リを用い、メモリ書き込み時にその書き込みパケットの
宛先に応じて、メモリ上の予め定められた宛先対応のメ
モリ領域内に書き込み、読み出し時には、パケットの出
力を行なう宛先対応のメモリ領域に対して読み出し動作
を行なっていた。

さらに、メモリ上の予め定められた宛先対応のメモリ
領域内で、既にパケットの書き込みを行ったことで塞り
となっているアドレスを示す書き込みポインタアドレス
レジスタと、読み出しを既に行なったことで空きとなっ
ているアドレスを示す読み出しポインタアドレスレジス
タとを各々出力回線数分だけ設け、パケット情報の共有
メモリ回路への書き込み時には、書き込みポインタアド
レスレジスタから次に書き込み可能であるメモリ上のア
ドレスを求め書き込み動作を行ない、その後書き込みポ
インタアドレスレジスタを＋１する。読み出し時には読
み出しポインタアドレスレジスタより次に読み出すべき
アドレスを求め、読み出し動作を行ない、その後、読み
出しポインタアドレスレジスタを＋１する処理を行なっ
ていた。

〔発明が解決しようとする課題〕

先に述べた従来のパケット交換機は、パケットの宛先
に応じてメモリ上の予め定められた宛先対応のメモリ領
域に書き込みを行なうため、特定の宛先に対するパケッ
ト情報のみが著しく多く発生した場合、該当する宛先対
応のメモリ領域は書き込んだパケット情報で一杯となっ
てしまい、他の宛先対応のメモリ領域内に空きがあって
も書き込むことができないため、その後発生したパケッ
ト情報は紛失する状態が発生しやすく、これをさけるた
めには、各々の宛先対応のメモリ領域を充分広くとる必
要があり、共有メモリ回路に非常に容量の大きなメモリ
が必要とされるので経済的に負担が大きいという問題点
があった。

〔課題を解決するための手段〕

本発明のパケット交換機は、複数入力回線より入力す
るパケットを１本のバス上に時間分割して多重を行なう
多重回路と、前記多重回路からの出力情報を転送する入
力時分割バスと、前記入力時分割バス上のパケットをメ
モリ内の空き領域に次々と書き込み書き込んだパケット
をこのパケット内の付加情報を参照して宛先対応に出力
し出力後は読み出しを行なった前記パケットの格納され
ていた領域を空きとする機能を有する共有メモリ回路
と、前記共有メモリ回路から順次宛先対応に読み出され
たパケット情報をこのパケットの宛先に対応する出力回
線のタイムスロット位置に入れることにより各々宛先の
異なるパケットを多重して転送する出力時分割バスと、
この出力時分割バス上のパケットを前記タイムスロット
位置から対応する出力回線に出力する機能を有する分離
回路とを有するパケット交換機において、前記共有メモ
リ回路は特定の記号列を与えられると前記共有メモリ回
路内に格納されたパケット情報との比較を行ない比較の
結果を一致又は不一致信号として出力すると同時に一致
がとれた場合には一致した前記パケット情報の存在する
前記共有メモリ回路上のアドレスをパケット格納アドレ
スとして出力するという記号列照合機能を有する連想記
憶メモリ回路で構成し、前記共有メモリ回路内の前記パ
ケット格納アドレス内の１ビットを空き塞りを示す表示
ビットに割りあて、前記表示ビットの領域のすべてのビ
ットに対して空きの値との比較照合を行なうことでパケ
ット格納アドレス内の空きのアドレスを検出し、宛先情
報も含めて入力パケットの書き込みと前記表示ビットの
塞り状態への書き換えを行ない、前記パケットの読み出
し時には前記パケット内の宛先情報を記憶する領域に対
して出力する宛先の値との比較照合動作を行ない前記出
力する宛先と同じ宛先のパケットの存在するアドレスを
検出し、このアドレスの情報を読み出すことで出力する
宛先に対応する出回線へのパケット出力を順次行ない前
記パケット出力後は前記表示ビットの値を空き状態に書
き換え次に入力するパケットの書き込み動作を可能とす
る構成とし、又、共有メモリ回路は、パケット情報の中
の宛先情報を含む付加情報のみを書き込み蓄積し空き塞
りを示す表示ビットを比較照合することでパケットの書
き込み可能アドレスを知り前記宛先情報に対する比較照
合により特定の宛先のパケットの格納アドレスを知るこ
とができる機能を有する連想記憶メモリと、前記パケッ
ト情報の中の付加情報を除いた通信情報を専門に書き込
み蓄積する機能を有するメモリ回路とから構成され、前
記連想記憶メモリ回路とメモリ回路に対しての前記パケ
ット情報の書き込み時に前記表示ビットの示す空き領域
のアドレスを共通に使用しそれぞれ前記パケット情報の
宛先情報を含む前記付加情報と前記通信情報の書き込み
とを行ない読み出し時には前記連想記憶メモリ回路の照
合動作から得られたアドレスを用いて連想記憶メモリ回
路及びメモリ回路からのパケット情報の読み出しを行な
うことにより、宛先に対応したパケット情報を順次出力
する機能を有する構成としてもよい。

〔実施例〕

次に本発明に関して図面を参照して説明する。

第１図は本発明の第１の実施例のブロック図である。

さまざまな宛先を有するパケットが入力する入力回線
1,2,3上のパケットは、多重回路４により全回線のパケ
ットが時分割多重される。多重化は、入力回線1,2,3に
対応して入力パケットを入れるタイムスロット位置が決
まっており、タイムスロットは入力回線数分設けるた
め、すべての入力回線1,2,3から同時にパケットの入力
があっても多重化することができる。多重化されたパケ
ットは入力時分割バス５によりパケットを一時的に蓄積
する共有メモリ回路６に転送され、共有メモリ回路６内
の連想記憶メモリ回路14に書き込まれる。ここで連想記
憶メモリ回路14は、順次回路とメモリとから構成され、
少なくとも１つ以上の有限個の記号列を書き込み登録す
ることが可能で、外部から逐次記号単位で入力される記
号列と、登録したすべての登録済み記号列とを同時に比
較照合し、登録された記号列のうちのどれか一つ以上と
一致がとれた場合には、一致表示信号と一致した登録記
号列の登録アドレスとを出力する機能を有している。書
込制御回路12は入力時分割バス５からパケットが到着し
た場合に、連想記憶メモリ回路14に対して空き状態の照
合動作を指示し、空きアドレスが得られた場合にはこの
アドレスに、到着したパケットを書き込むと同時に連想
記憶メモリ回路14内の空き塞がり表示ビットを塞がり表
示とする。出力時分割バス７は共有メモリ回路６から読
み出されたパケットを出力回線9,10,11に転送するため
のもので出力回線9,10,11に対応したタイムスロットを
有しており、特定のタイムスロット内に入れられたパケ
ットはそのタイムスロット位置に対応する出力回線9,1
0,11に出力される。読出制御回路13は、連想記憶メモリ
回路14からのパケットの読み出しを制御するためのもの
で、出力時分割バス７上のタイムスロットに対応する出
力回線へのパケットを選択出力するため、連想記憶メモ
リ回路14に対して宛先情報による比較照合動作を行な
う。このとき共有メモリ回路６上に出力すべきパケット
があれば、比較照合動作によって得られたパケットの格
納アドレスを基にしてパケットの読み出しを行ない、そ
の後連想記憶メモリ回路14上の空き塞り表示ビットを塞
り表示から空き表示へと書き換えておく。

第２図はパケットのメモリ上での基本構成を示す構成
図である。

パケットは、通信をしたい情報を一定長のブロックに
区切った通信情報と、このパケットの宛先を示す宛先情
報とから成る。通信情報の長さが長い場合には、同一宛
先情報を有する複数のパケットに分解される。

第３図は連想記憶メモリ14内部のパケットの格納のよ
うすを示す構成図である。

第２図で示す構成のパケットは、１つのアドレスに１
つずつ格納され、さらに各々の先頭位置に空き塞がり表
示ビットが付加された形式をたっている。

次に、第１図，第２図，第３図を参照して動作を説明
する。まず、第１図において、入力回線1,2,3から入力
する第２図に示される構成のパケットは、先頭部に宛先
情報を含んでいる。宛先情報を仮に出力回線9,10,11に
対応した番号とする。宛先「１」の値をもつのは出力回
線９に出力すべきパケットであるとする。同様に宛先
「２」の値は出力回線10を、「３」の値は出力回線11へ
の出力パケットとする。これらのパケットは、各入力回
線1,2,3共非周期的に多重化されて入力する。すべての
入力回線1,2,3からのパケットは、多重回線５により時
分割多重され連想記憶メモリ回路14に転送される。連想
記憶回路14は、第３図に示す構成であり、書込制御回路
12が、空き塞がり表示ビットに対して空き状態の照合動
作を行なうと、連想記憶メモリ回路14内に空きとなって
いるアドレスが存在するならば一致がとれ、かつ一致の
とれたアドレスが出力される。空きの一致がとれない場
合は、連想記憶メモリ回路14が既にオーバーフローして
いることを意味するため、パケットの書き込みは不可能
となり、入力したパケットを廃棄する。一定時間パケッ
トを廃棄していると連想記憶メモリ回路からパケットが
読み出されているため、空き領域ができ、空きの照合で
一致がとれるようになり、書き込み動作が可能となる。
このようにして得られた空きのアドレスを用いて書込制
御回路12はパケットを書き込む。この時空き塞がり表示
ビットを塞がりの値としてパケットと同時に書き込む。

出力時分割バス７は、出力回線9,10,11に対応したタ
イムスロットを有しており、各出力回線9,10,11へのタ
イムスロットが順次現れ、１周期で再び同一回線へのタ
イムスロットが出現する。読出制御回路13は、このタイ
ムスロットに合せて、対応する出力回線9,10,11へのパ
ケットを読出すよう動作する。今、出力回線９へのタイ
ムスロットが始まったとする。読出制御回路13は、連想
記憶メモリ14上の宛先情報と空き塞がり表示に対して照
合動作を行なう。照合のための条件は、出力回線９に対
応する宛先「１」の値を持ちかつ塞がりとなっているア
ドレスである。照合動作で一致がとれなければ出力すべ
きパケットはないことになり、読み出しは行なわない。
一致がとれた場合は、一致したアドレス上に出力回線９
に出すべきパケットが存在していることになるのでこの
パケットを読み出し、その後空き塞がり表示ビットを塞
がりから空き状態の値に書き換え、パケットの書き込み
をそのアドレスに対して行なえるようにする。以下同様
に出力時分割バス７上で出力回線10に対応するタイムス
ロットが次に出現すると、宛先「２」と塞がり状態とで
照合動作を行ない、パケットの読み出し動作を行う。

第４図は第１図で示されるパケット交換機の共有メモ
リ回路６を一般のメモリ回路15と連想記憶メモリ回路16
とから成る構成とした第２の実施例のブロック図であ
る。又、第５図は共有メモリ回路の内部のパケットの格
納のようすを示す構成図である。第５図に示すように宛
先情報及び空き塞がりビットは連想記憶メモリ回路16に
収容されるため、第１図に示すパケット交換機と同様に
空きの照合動作や、宛先対応の照合動作をすることが可
能である。通信情報は照合動作に関与しないため、通常
のメモリ回路15に記憶する。情報を格納するアドレスは
連想記憶メモリ回路16およびメモリ回路15について、同
一パケットの情報は同一アドレスに格納するものとして
おく。このため基本動作は第１図のパケット交換機と同
じである。

〔発明の効果〕

以上説明したように本発明は、共有メモリ回路に記号
列照合機能を有する連想記憶メモリを利用することで、
メモリの使用法を宛先ごとに分割して使用する必要がな
くなり、メモリ上に空き領域さえあれば、どの宛先のパ
ケットでもメモリに格納することが可能となる。従っ
て、従来の方法に比べメモリの容量を大幅に少なくする
ことが可能となり、従来に比べ経済的に負担の少ない安
価なパケット交換機を提供することが可能となる効果が
ある。この差は従来の方法ではメモリ容量が回線数に比
例して増大するため、多数の回線を収容するパケット交
換において顕著となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
パケットのメモリ上での基本構成を示す構成図、第３図
は連想記憶メモリ内部のパケットの格納のようすを示す
構成図、第４図は本発明の第２の実施例のブロック図、
第５図は第４図のパケット交換機の共有メモリ回路のパ
ケットの格納のようすを示す構成図である。 1,2,3……入力回線、４……多重回路、５……入力時分
割バス、６……共有メモリ回路、７……出力時分割バ
ス、８……分離回路、9,10,11……出力回線、12……書
込制御回路、13……読出制御回路、14,16……連想記憶
メモリ回路、15……メモリ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数入力回線より入力するパケットを１本
   のバス上に時間分割して多重を行なう多重回路と、前記
   多重回路からの出力情報を転送する入力時分割バスと、
   前記入力時分割バス上のパケットをメモリ内の空き領域
   に次々と書き込み書き込んだパケットをこのパケット内
   の付加情報を参照して宛先対応に出力し出力後は読み出
   しを行なった前記パケットの格納されていた領域を空き
   とする機能を有する共有メモリ回路と、前記共有メモリ
   回路から順次宛先対応に読み出されたパケット情報をこ
   のパケットの宛先に対応する出力回線のタイムスロット
   位置に入れることにより各々宛先の異なるパケットを多
   重して転送する出力時分割バスと、この出力時分割バス
   上のパケットを前記タイムスロット位置から対応する出
   力回線に出力する機能を有する分離回路とを有するパケ
   ット交換機において、前記共有メモリ回路は特定の記号
   列を与えられると前記共有メモリ回路内に格納されたパ
   ケット情報との比較を行ない比較の結果を一致又は不一
   致信号として出力すると同時に一致がとれた場合には一
   致した前記パケット情報の存在する前記共有メモリ回路
   上のアドレスをパケット格納アドレスとして出力すると
   いう記号列照合機能を有する連想記憶メモリ回路で構成
   し、前記共有メモリ回路内の前記パケット格納アドレス
   内の１ビットを空き塞りを示す表示ビットに割りあて、
   前記表示ビットの領域のすべてのビットに対して空きの
   値との比較照合を行なうことでパケット格納アドレス内
   の空きのアドレスを検出し、宛先情報も含めて入力パケ
   ットの書き込みと前記表示ビットの塞り状態への書き換
   えを行ない、前記パケットの読み出し時には前記パケッ
   ト内の宛先情報を記憶する領域に対して出力する宛先の
   値との比較照合動作を行ない前記出力する宛先と同じ宛
   先のパケットの存在するアドレスを検出し、このアドレ
   スの情報を読み出すことで出力する宛先に対応する出回
   線へのパケット出力を順次行ない前記パケット出力後は
   前記表示ビットの値を空き状態に書き換え次に入力する
   パケットの書き込み動作を可能とすることを特徴とする
   パケット交換機。
2. 【請求項２】共有メモリ回路はパケット情報の中の宛先
   情報を含む付加情報のみを書き込み蓄積し空き塞りを示
   す表示ビットを比較照合することでパケットの書き込み
   可能アドレスを知り前記宛先情報に対する比較照合によ
   り特定の宛先のパケットの格納アドレスを知ることがで
   きる機能を有する転送記憶メモリと、前記パケット情報
   の中の付加情報を除いた通信情報を専門に書き込み蓄積
   する機能を有するメモリ回路とから構成され、前記連想
   記憶メモリ回路とメモリ回路に対しての前記パケット情
   報の書き込み時に前記表示ビットの示す空き領域のアド
   レスを共通に使用しそれぞれ前記パケット情報の宛先情
   報を含む前記付加情報と前記通信情報の書き込みとを行
   ない読み出し時には前記連想記憶メモリ回路の照合動作
   から得られたアドレスを用いて連想記憶メモリ回路及び
   メモリ回路からのパケット情報の読み出しを行なうこと
   により、宛先に対応したパケット情報を順次出力する機
   能を有することを特徴とする第１項記載のパケット交換
   機。