JPH0834510B2

JPH0834510B2 - 電子交換機の二重化方式

Info

Publication number: JPH0834510B2
Application number: JP61196616A
Authority: JP
Inventors: 清 ▲閏▼井; 雅一白川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-02
Filing date: 1986-08-22
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPS62149245A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は電子交換機に係り、特に障害発生に対処する
ための二重化方式に関する。

（従来の技術）電話交換機には高い信頼性が要求されるため、障害に
対処するための二重化方式が種々提案されている。従来
の二重化方式としては、例えば第19図に示すようにプロ
セッサ（CPU）とメモリを二重化して、プロセッサとメ
モリとの全ての組合せを用意しておき、障害発生時にそ
の組合せを切換える方式や、第20図に示すようにある特
定の機能を持つＮ個のプロセッサのうちどれかに障害が
発生すると、余分に一つ用意しておいたプロセッサに切
換えるＮ＋１方式がある。勿論、プロセッサやメモリ等
の機能装置のほか、これらに電力供給を行なう電源も二
重化される。

しかしながら、これら従来の二重化方式はいずれも障
害発生時のバスの切換え制御のために複雑なハードウェ
アを必要とする。また、二重化された電源の各々が二重
化されたプロセッサ，メモリ等の機能装置のすべてに電
力を供給できるだけの極めて大きな容量が必要となる。

（発明が解決しようとする問題点）このように従来の二重化方式では、ハードウェアが複
雑となり、また電源容量も大きくなるために、装置の大
型化と高価格化を招くという問題があった。

本発明はこのような問題点を解決するためになされた
もので、簡単な構成により障害発生に対処でき、しかも
電源容量も低減される電子交換機の二重化方式を提供す
ることを目的とする。

［発明の構成］（問題点を解決するための手段）本発明においては、シェルフ内に電源とともに実装さ
れた各種の機能装置が設けられた複数個の基板のうち、
障害発生時に電子交換機のシステムダウンに直接関与す
る交換処理を司るプロセッサ，メモリおよび時分割タイ
ムスロットの変換のためのタイムスイッチ等の機能装置
が設けられた第１種の基板群のみ二重化して、その二重
化された各群をそれぞれ第１および第２の共通バスに接
続する。一方、障害が発生しても電子交換機のシステム
ダウンに直接関与しない通話管理等のアプリケーション
サービスを司るプロセッサのような機能装置が設けられ
た第２種の基板群は二重化せず、第１および第２の共通
バスのいずれかがバススイッチ群により選択的に接続さ
れる第３の共通バスに接続する。そして、電源は二重化
されるとともにその各電源は二重化された第１種の基板
群に対しては個別に電力供給を行ない、第２種の基板群
に対しては分担して電力供給を行なうように結線され
る。さらに二重化された第１種の基板群は、各基板ごと
に障害検出手段を備え、第１および第２の共通バスの一
方を介して第３の共通バスに接続されている第１の基板
群のうちの一方の群内の少なくとも一つに障害が発生し
たことが上記障害検出手段により検出されたとき、その
障害発生を上記第１種の基板群のうちの他方の基板群に
割り込みをかけて通知し、この障害発生通知を受けた他
方の群が上記バススイッチ群を切替制御することで、上
記一方の群に代わって他方の群が上記第３の共通バスに
接続される。

（作用）第１種の基板群のうち第２種の基板群と接続されてい
る一方の群内のいずれかの機能装置に障害が発生する
と、第１および第２の共通バスが切り替わって第３の共
通バスに接続され、これにより第１種の基板群のうちの
他方の群全体が一方の群全体に代わって第２種の基板群
と接続されることになり、システムダウンが回避され
る。

この場合、障害発生時のバスの切替制御は、第１種の
基板群のうち運用中の群の障害発生を各基板に対応付け
て設けられた障害検出手段により検出し、この障害発生
を第１種の基板群のうち待機中の群に割り込みにより通
知し、この通知を受けた待機中の群によりバススイッチ
群を切り替えることにより行なっている。すなわち、第
１種の基板群自身により障害監視とバスの切替制御が行
なわれる。このため、第１種の基板群とは別に切替制御
装置を設け、この切替制御装置において運用中の群の障
害を監視して障害が検出されるとバススイッチ群を切替
える場合に比べて、ハード構成が簡単になりこれにより
装置のコストダウンを図ることができる。

また、二重化された電源はそれぞれ、二重化された第
１種の基板群の一方の群と、第２種の基板群の中の機能
装置に電力を供給できる容量があればよく、二重化され
た全ての装置に電力供給を行なう場合に比べて小容量で
よい。

（実施例）第１図は本発明の一実施例に係る電子交換機の概略構
成図であり、共通制御シェルフ１と、複数のライン／ト
ランクシェルフ2a〜2nを第２図に示すように積層した構
造となっている。

共通制御シェルフ１には交換処理，メインテナンス等
を司るメインCPU（Mcpu）カード11と、通話管理，メッ
セージング，ディレクトリ等の各種アプリケーションを
司るアプリケーションCPU（Acpu）カード12と、これら
メインCPUカード11およびアプリケーションCPUカード12
とライン／トランク（L/T）カード21との間の通信制御
や、ソフトにおける入出力レベル変換等を行なうローカ
ルCPU（Lcpu）カード13、および時分割タイムスロット
の変換を行なうタイムスイッチ（TSW）カード14等の共
通制御部を構成するカード（カード状の回路装置）が実
装されている。なお、本発明ではこれら共通制御シェル
フ１内の各種カード11〜14を総称して共通制御カードと
いう。また、各共通制御カード11〜14内のプロセッサは
共通バス15に接続された共通メモリ16を介して相互に通
信を行なうことができる。

一方、ライン／トランクシェルフ2a〜2n内には、電話
機やデータ端末等の加入者端末が接続されるライン／ト
ランク（L/T）カード21が回線数に応じて実装されてい
る。共通制御シェルフ１とライン／トランクシェルフ2a
〜2n間は、ローカルCPUカード13からライン／トランク
カード21への送信用データハイウェイとライン／トラン
クカード21からローカルCPUカード13への受信用データ
ハイウェイを含むシリアル伝送のためのコントロールハ
イウェイ３と、タイムスイッチカード14とライン／トラ
ンクカード21との間に接続されたPCMタイムスロット入
替えのためのPCMハイウェイ４により接続されている。

次に、第１図の各部について詳細に説明する。第３図
はライン／トランクカード21のうち、特にディジタル電
話機31に接続されるライン／トランクカードの内部構成
を示す。第３図においてディジタル電話機用LSI（DTLS
I）32は、ディジタル電話機31と、ライン／トランクカ
ードおよびこれに接続される電話機や局線等をコントロ
ールするCPUからなるポートコントローラ（PC）33との
間の通信制御を行なうLSIである。また、インターフェ
ースLSI（ILSI）34はポートコントローラ33と共通制御
シェルフ１内のローカルCPU13（第１図）との間の通信
制御を行なうLSIであり、後述するようにスレーブ・モ
ードで動作するものとする。

第４図は共通制御シェルフ１内のローカルCPUカード1
3の内部構成を示す。第４図において、インターフェー
スLSI（ILSI）41は第３図におけるインターフェースLSI
34と同一構成てあるが、外部からのモード設定入力を異
にしており、後述するようにマスタ・モードで動作す
る。ローカルメモリ42はローカルCPU（Lcpu）43を動作
させるためのプログラムやデータを格納するためのもの
であり、バッファ45は共通バス15とローカルCPUカード1
3内のローカルバス46とを接続したり切離したりするた
めのものであるローカルCPU43が共通バス15をアクセス
する時は、デコーダ44が共通メモリ71（後述）に割当て
られたアドレスを検出したとき、バッファ45をオンにし
て共通バス15とローカルバス46とを接続する。なお、ロ
ーカルメモリ42と共通メモリ71は異なるアドレスが割当
てられている。

第５図は共通制御シェルフ１内のメインCPUカード11
の内部構成を示す。図に示すようにメインCPUカード11
は第４図に示したローカルCPUカード13とほぼ同一構成
であり、ローカルメモリ51,メインCPU（Mcpu）52,デコ
ーダ53,バッファ54およびローカルバス55を有する。但
し、メインCPUカード11はコントロールハイウェイ３に
接続されていないためインターフェースLSIは内蔵しな
い。

なお、図示していないが、共通制御シェルフ１内のア
プリケーションCPUカード12も第５図に示したメインCPU
カード11と同一構成である。

第６図は共通制御シェルフ１内のタイムスイッチカー
ド14の内部構成であり、タイムスイッチコントローラ及
びタイムスイッチ61と、デコーダ62およびバッファ63を
有する。タイムスイッチカード14はメインCPU52によっ
てのみアクセスされるようになっており、具体的にはデ
コーダ62が共通バス15上のアドレスがタイムスイッチコ
ントロール用のアドレスと一致したか否かをモニター
し、一致したときのみバッファ63をオンにしてタイムス
イッチコントローラ及びタイムスイッチ61を共通バス15
に接続する。

第７図は共通接続シェルフ１内の共通メモリカード16
の内部構成であり、共通メモリ71とデコーダ72およびバ
ッファ73を有し、共通メモリ71をアクセスする方法は第
６図に示したタイムスイッチカード14における上述した
アクセス方法と同様である。

次に、第８図を参照して共通制御シェルフ１における
共通制御カード内のプロセッサ、例えば第４図に示した
ローカルCPUカード13内のローカルCPU43と、第３図に示
したライン／トランクカード21内のプロセッサ（ポート
コントローラ33）との間の通信方式について説明する。
前述したように、こうした異なるシェルフ内のプロセッ
サ間の通信は、割込み制御によりシリアル伝送で行なわ
れる。

第８図において、コントロールハイウェイ３はデータ
ハイウェイ（データ入出力線），フレーム周期信号伝送
線およびデータハイウェイクロックの伝送線を有し、PC
Mハイウェイ４はPCMハイウェイクロックの伝送線とPCM
ハイウェイフレーム周期信号の伝送線を有する。ローカ
ルCPUカード13内のクロック発生器47はコントロールハ
イウェイ３にデータハイウェイクロックを送出する。一
方、ライン／トランクカード21内の回線対応部36はCODE
CやSLIC等を含む。

本実施例ではインターフェースLSIとしてモード設定
入力により２つのモード、すなわちタイムスロットの変
化点に同期して予め自己に割当てられたタイムスロット
でデータを送出する機能を持つマスタ・モードと、外部
からのタイムスロット指定アドレスにより得られるタイ
ムスロットアドレスでのみデータを送出できる機能を持
つスレーブ・モードとに切換えが可能に構成されたもの
が使用される。

ローカルCPUカード13内のインターフェースLSI41はマ
スタ・モードで動作し、ローカルCPUとコントロールハ
イウェイ３間に挿入される。このインターフェースLSI4
1からコントロールハイウェイ３へのデータの送出は、
タイムスロットの変化点に同期して行なわれる。また、
ライン／トランクカード21内のインターフェースLSI34
からのデータの受信に際しては、ヘッダを検出したとき
に受信を行ない、ローカルCPU43に対し受信要求として
の割込み要求を行なう。

ライン／トランクカード21内のインターフェースLSI3
4はスレーブ・モードで動作し、コントロールハイウェ
イ３およびPCMハイウェイ４と当該カード21内の各ポー
トの入出力を制御するポートコントローラ33とを接続す
る。このインターフェースLSI34からコントロールハイ
ウェイ３へのデータの送出は、外部からのタイムスロッ
ト指定アドレスにより指定されるタイムスロットにおい
てのみ可能である。また、インターフェースLSI34の受
信に際しては、ヘッダを検出した後コントロールハイウ
ェイ３を介してデータを受信し、その受信データのアド
レスが外部からのタイムスロット指定アドレスと一致し
たときのみ、その受信データを有効と判断して、ポート
コントローラ33に対し受信要求としての割込み要求を発
生する。

ポートコントローラ33は割込み要求を受けると、イン
ターフェースLSI34内の受信レジスタから受信データを
読出し、そのデータに従ってライン／トランクカード21
の制御を行なう。回線対応部36へのデータの送出に際し
ては、ポートコントローラ33がインターフェースLSI34
内の回線対応制御部に制御データを書込んだ後、インタ
ーフェースLSI34が回線対応部36にその制御データを送
出する。

回線対応部36の状態、またはディジタル通話機31等の
加入者端末等からのデータは、インターフェースLSI34
内の回線対応部制御部のI/Oレジスタに周期的に取込ま
れる。そして、ポートコントローラ33はこのI/Oレジス
タ内のデータを周期的に読込むことにより、回線対応部
36の状態変化を検出し、この状態変化またはローカルCP
U43に対する制御データを、インターフェースLSI34内の
送信レジスタに書込む。この後、インターフェースLSI3
4は外部からのタイムスロット指定アドレスにより与え
られるタイムスロットにおいて、送信レジスタの内容を
コントロールハイウェイ３のデータハイウェイ（データ
出力線）に出力する。

次に、本発明の特徴をなす共通制御シェルフ１内の各
プロセッサ間、すなわち各共通制御カードに設けられた
プロセッサ間の通信方式について説明する。共通制御シ
ェルフ１内のプロセッサ間通信には、各ローカルCPU43
が傘下のライン／トランクカード21から収集した加入者
端末の状態に関するデータおよび加入者端末からのデー
タを所定レベルまで処理したものをメインCPU52または
アプリケーションCPUに伝えるためのデータ伝送と、メ
インCPU52およびアプリケーションCPUがそれぞれ交換処
理して得た端末制御データをローカルCPU43側に伝える
ためのデータ伝送とがある。

前述したように、こうした同一シェルフ内のプロセッ
サ間の通信は、共通バス15に各プロセッサが共通にアク
セスすることのできる共通メモリ16を接続し、この共通
メモリ16に送信すべきデータを書込み、またこの共通メ
モリ16から受信すべきデータを読出すことにより行なわ
れる。

共通バスに共通メモリを接続し、その共通メモリを介
して任意のプロセッサ間のデータ伝送を行なう手法自体
は、例えばIEEE796による制御に見られるように公知で
ある。この方法によれば、共通メモリのアクセスを必要
とするプロセッサが共通バス上にコントロール信号を出
し、共通バスをアクセス期間中占有することによってデ
ータ伝送が行なわれる。その場合、複数のプロセッサに
よるアクセスが衝突すれば、所定の優先順位に基づいて
処理が行なわれる。

本実施例においては、各ローカルCPU43は加入者端末
側に状態変化が生じる都度、および加入者端末からダイ
ヤル情報が送られてくる都度、その状態またはダイヤル
情報のデータを共通メモリ16に書込む。メインCPU52で
は共通メモリ16の内容を定期的にポーリングすることに
より、各加入者端末の状態変化を知り、それに応じた処
理を行なう。例えば加入者端末からの起呼があると、そ
れを検出して呼処理を行なう。この呼処理の一連のルー
チンの中で、共通メモリ16にもともと格納されているデ
ータ、または加入者端末からローカルCPU43を介して共
通メモリ16に書込まれているデータが必要になると、共
通メモリ16をアクセスしてそのデータを読取って処理を
行なう。この処理の結果、加入者端末側を制御する制御
データが変った場合には、その制御データを共通メモリ
16に書込む。

一方、ローカルCPU43においても、加入者端末の制御
データに変更が生じたか否かを判定し、また変更が生じ
た場合その制御データがどういう内容になったかを検知
すべく、共通メモリ16の内容を定期的にポーリングして
いる。

このように各プロセッサ（メインCPU52,ローカルCPU4
3等）が送信すべきデータを共通メモリ16に書込み、ま
た共通メモリ16の内容を定期的にあるいは必要なとき随
時ポーリングし、受信すべきデータを読込むことによ
り、これらのプロセッサ間での通信が行なわれる。この
ようにすると、ローカルCPU43とメインCPU52やアプリケ
ーションCPUとでは機能レベルに差があって、メインCPU
52やアプリケーションCPUにローカルCPU43側からデータ
が集まる関係にあるにも拘らず、メインCPU52やアプリ
ケーションCPU等は自らの処理プログラム（例えば交換
処理プログラム）を中断を来たすことなく実行できるの
で、処理効率が向上する。

また、ローカルCPU（Lcpu）43,メインCPU（Mcpu）お
よびアプリケーションCPU（Acpu）が、共通バス15上の
共通メモリ16を介して接続されていることにより、Mcpu
−Lcpu,Lcpu−Acpu,Mcpu−Acpu間の通信を柔軟に行なう
ことができるため、より高度のサービスを実時間性を保
ちながら行なうことが可能である。

さらに、シリアル伝送領域とパラレル伝送領域との間
に位置するローカルCPU43によって、第９図に示すよう
にライン／トランクカード21の処理レベルである物理レ
ベルから、ローカルCPU43の処理レベルである論理レベ
ルへの変換を行なえば、メインCPU52は入出力を最大抽
象化したレベルで扱うことができる。なお、第９図はラ
イン／トランクカード21,ローカルCPU43およびメインCP
U52のそれぞれの機能と、これらプロセッサ相互間の通
信データの具体例を示している。このようにするとロー
カルCPU43が加入者端末やトランクとの間のコマンドデ
ータ送出コントロールを行なうことができ、メインCPU5
2がコマンドデータの管理を行なう必要がなくなるた
め、メインCPU52の負荷が軽減され、変更，付加等が容
易となって拡張性が向上し、生産性も高まるという利点
がある。

次に、インターフェースLSI（34,41等）の内部構成を
第10図を参照して説明する。インターフェースLSIは前
述したように、コントロールハイウェイ３中のデータハ
イウェイへのデータ送出がタイムスロットの変化点に同
期してなされる機能を持つマスタ・モードと、データハ
イウェイへのデータ送出が外部からのタイムスロット指
定アドレスによって与えられるアドレスに一致したアド
レスのタイムスロットでのみ可能なスレーブ・モードと
に切換えできるように構成されている。モード設定入力
によりマスタ／スレーブのモード切換えを行なう制御部
は、データハイウェイ送受信部101内にある。

第10図において、データハイウェイ送受信部101はフ
レーム同期信号DHFSおよびデータハイウェイクロックDH
CLKにより動作し、データハイウェイ送信レジスタ102お
よびデータハイウェイ受信レジスタ103を介してデータ
入力線DHINおよびデータ出力線DHOUTとの間でデータの
送受信を行なう。この場合、送受信のタイミングはモー
ドにより異なることは上述した通りである。すなわち、
マスタ・モードではタイムスロットの変化点に同期して
送信レジスタ102内のデータを送出し、受信の場合はヘ
ッダ検出後データを受信して受信レジスタ103に格納す
る。また、スレーブ・モードでは外部からのタイムスロ
ット指定アドレスと一致したアドレスのタイムスロット
においてのみ送信レジスタ102内のデータを送出し、受
信に際してはヘッダ検出後データを受信して、外部から
のタイムスロット指定アドレスと受信データ中のアドレ
スとが一致したときだけ、データを受信レジスタ103に
格納する。

CPUインターフェース制御部104は、データバスからの
アドレスデータをデコードし、インターフェースLSI内
の各ブロックへデータを送出する。

回線対応制御部105は入力レジスタ106,出力レジスタ1
07および入出力モードを指定する入出力指定レジスタ10
8を有し、回線対応部36（第８図）と接続される。

PCMタイムスロット制御部109はPCMフレーム同期PCMFS
とPCMクロックPCMCLKによりタイムスロットの数をカウ
ントして、ポートコントローラ33によりPCMタイムスロ
ット指定レジスタ110に設定されたPCMタイムスロットア
ドレスと比較し、これらが一致したときにCODECに対し
てフレーム同期を与える制御を行なう。

本実施例の電子交換機において、ローカルCPU43から
複数のポートコントローラ33に対して同一データを伝送
する場合、それらのポートコントローラ33が接続された
スレーブ・モードのインターフェースLSI34に対して共
通のグループアドレスを与えておき、このグループアド
レスを用いてデータを伝送する。このグループアドレス
は複数のインターフェースLSI34のアドレスの集合とし
ての意義を有し、各インターフェースLSI34において予
め登録される。

なお、ローカルCPU43から同一データを複数のポート
コントローラ33に伝送する方法としては、各ポートコ
ントローラに通常の発信を順次行ない、同一データを伝
送する方法と、上述したようにポートコントローラ33
が接続された複数のインターフェースLSI34を代表する
グループアドレスに伝送データを付加して伝送する方法
とが考えられる。の方法は簡便ではあるが、各ポート
コントローラに対して個別にアドレスと伝送データを順
次伝送しなければならない。これに対し、の方法にお
いてはローカルCPU43と複数のポートコントローラ33と
の間で一度に伝送を行なうことができるので、伝送に要
する時間が短縮され、ローカルCPU43の負荷も軽減され
る。

次に、本実施例における伝送信号フォーマットを第11
図を参照して説明する。同図に示すように、ヘッダ，ア
ドレス，制御データ，情報データにより１フレームを形
成している。アドレスは単一のポートコントローラ33に
個別にデータを伝送する場合の個別アドレスと、複数の
ポートコントローラ33に対して同一データを伝送する同
報アドレスと、全てのポートコントローラ33に対して同
一データを伝送する一斉同報アドレスとに分けられる。
個別アドレス，同報アドレス，一斉同報アドレスの区別
を表わす情報（識別子という）は、第11図の下側に示し
たアドレスフォーマット中の上位（MSB側）２ビットが
使用される。個別アドレスの場合は、このアドレスの区
別を示す上位２ビットの識別子に続いて、単一のインタ
ーフェースLSIアドレス（ILSIアドレス）が、また同報
の場合は任意に指定されたグループを示すグループアド
レスがそれぞれ付加される。

今、第12図に示すように単一のグループアドレス（♯
Ａ）が複数のインターフェースLSIのアドレス情報を代
表しているものとすると、ローカルCPU43から複数のポ
ートコントローラ33に接続されたインターフェースLSI3
4に対して同一データを伝送する場合には、第11図に示
したようにアドレスフォーマット中の上位２ビットに識
別子“10"を設定し、引続き♯１〜♯ｎの代表アドレス
として♯Ａを付加すればよい。これによりローカルCPU4
3からのデータは、一回の発信操作により複数のポート
コントローラ33に接続されたインターフェースLSI34に
送られることになる。

こうしてローカルCPU43からのデータが送られたイン
ターフェースLSI34においては、データハイウェイを介
して受信したデータからグループアドレスを抽出し、予
め登録されているグループアドレスと比較する。この比
較の結果、両アドレスが一致したときに伝送データ中の
情報データを受信する。なお、第12図においてはグルー
プアドレス♯A,♯Ｂは、そのインターフェースLSI34が
設けられたライン／トランクカード21が標準電話機（ST
T）に接続されたカードであることを示している。この
ライン／トランクカードはローカルCPU43からの伝送デ
ータを受信できるが、他のライン／トランクカードは同
じデータを受信できない。

第13図は上述した処理を行なうためのライン／トラン
ク21内に設けられるアドレス処理回路の構成を示したも
のであり、受信したアドレスの上位２ビット（識別子）
はセレクタ131のE,S端子（制御入力端子）に供給され
る。セレクタ131のA,B端子（データ入力端子）にはライ
ン／トランク21内のメモリ132に記憶されているグルー
プアドレスと個々のインターフェースLSI34に割当てら
れたLSIアドレスがそれぞれ供給される。セレクタ131か
らは（E,S）＝（0,0）のときLSIアドレスが、また（E,
S）＝（1,0）のときグループアドレスがそれぞれ出力さ
れ、コンパレータ133の第１の入力端子に供給される。
コンパレータ133の第２の入力端子には受信アドレスの
上位２ビットに続くアドレス情報が供給され、これら第
１および第２の入力端子の値が一致したときコンパレー
タ133の出力は“1"となる。一方、受信アドレスの上位
２ビットの情報はさらに２入力アンドゲート134に入力
され、上位２ビットが“11"かどうか、すなわち受信ア
ドレスが一斉同報アドレスかどうかが判定される。この
アンドゲート134の出力とコンパレータ133の出力が２入
力オアゲート135に入力される。オアゲート135の“1"出
力はポートコントローラ33に対する受信要求となる。す
なわち、受信アドレスが受信したインターフェースLSI
に対応する個別アドレス（LSIアドレス）である場合
と、受信したインターフェースLSIを含む同報アドレス
（グループアドレス）である場合と、一斉同報アドレス
である場合に、アドレスに続く情報データを受信せよと
の要求が発せられる。

このような構成とすると、システムダウンに際してシ
ステムを立上げる時など、プログラムを各ポートに記憶
させるときに有効である。すなわち、プログラム等のロ
ーディングに要する時間がポート数によらずローディン
グすべきプログラム数によってのみ決まるので、システ
ムの立上げに要する時間が大幅に短縮される。

次に、本実施例における二重化方式について説明す
る。この二重化は共通制御シェルフ１に適用される。第
14図は共通制御シェルフ１内の二重化構造を説明するた
めの図であり、（ａ）は正面図、（ｂ）は背面図であ
る。第14図の（ａ）と（ｂ）とでは左右が逆になってい
る。

第14図に示すように、共通制御シェルフ１内に設けら
れた各種の機能装置のうち、障害発生が電子交換機のシ
ステムダウンに直接関与するメインCPU（Mcpu），ロー
カルCPU（Lcpu），共通メモリおよびタイムスイッチ（T
SW）が実装された第１種の基板群は141,142で示す如く
二重化され、シェルフ１内の左右に配置されている。ま
た、障害が発生してもシステムダウンに直接関与しない
アプリケーションCPU（Acpu）が実装された第２種の基
板群143は二重化されず、シェルフ１内の中央部に配置
されている。そして、これらの機能装置に電力を供給す
る電源も144,145で示す如く二重化され、シェルフ１内
の左右両端に配置されている。

第１種の基板群141,142は第１および第２の共通バス1
51,152にそれぞれ接続され、第２種の基板群143は第３
の共通バス153に接続されている。これらの共通バス141
〜143と電源線156,157およびアース線158は、シェルフ
１のマザーボードにパターン化されている。

第１および第２の共通バス151,152と第３の共通バス1
53との間には、バス切換え用のスイッチ群154,155が挿
入されている。第15図はスイッチ群154の詳細を示した
もので、逆並列接続された２個の方向性を持つゲートG
1,G2を単位スイッチとして構成され、スイッチコントロ
ール線S1,S2により制御される。ゲートG1,G2は対応する
スイッチコントロール線S1,S2が“H"レベルになったと
きオンとなる。従って、例えばS1＝“H",S2＝“L"とす
れば、信号は共通バス153から共通バス151側へのみ伝達
される。ゲートG1,G2はオフのとき出力がオープンとな
る。スイッチ群155についても同様に構成されているも
のとする。

第１種の基板群141,142のうちの一方141が動作状態に
あるときは、スイッチ群154に接続されたスイッチコン
トロール線S1,S2が必要に応じて“H"または“L"レベル
に設定され、第１の共通バス151と第３の共通バス153と
が接続される。そのとき、スイッチ群155に接続された
スイッチコントロール線は全て“L"レベルである。逆に
第１種の基板群141,142のうちの他方142が動作状態にあ
るときは、スイッチ群155に接続されたスイッチコント
ロール線S1,S2がR/W（リード／ライト）信号，チップセ
レクト信号等により適宜“H"または“L"レベルに設定さ
れ、第２の共通バス152と第３の共通バス153とが接続さ
れ、そのときスイッチ群154に接続されたスイッチコン
トロール線は全て“L"レベルとなる。このように第１お
よび第２の共通バス151,152は選択的に第３の共通バス1
53と接続され、それによって第１の基板群141,142と第
２の基板群143とが選択的に接続される。

今、第１の共通バス151がスイッチ群54を介して第３
の共通バス153に接続され、第１の基板群141,142のうち
の一方の基板群141上の機能装置が動作状態にあると
き、この基板群141上の機能装置のいずれかに障害が発
生すると、この障害が以下のように検知され、それに基
づいてスイッチ群154が全てオフになるとともに、第２
の共通バス152が第３の共通バス153と接続され、基板群
142が基板群142に代えて動作状態となり、障害発生に対
処する。

メインCPU52の障害検出手段としては、第16図に示す
ようにウォッチドッグタイマ161を用いればよい。ウォ
ッチドッグタイマ161はカウンタ162と、カウンタ162に
クロックを供給するクロック発生器163とで構成され、
カウンタ162はメインCPU52が実行するプログラムによっ
てある一定時間毎にクリアされる。例えばクロック周期
を10msecとして、カウンタ162がクロックを10個連続し
てカウントしたときMcpu障害発生通知線164を“H"レベ
ルにして障害発生を通知するものとする。プログラムが
暴走する等の障害が発生した場合は、10msec×10＝100m
sec以内にカウンタ162のクリア信号を発生できないの
で、カウンタ162により障害発生が検出され、その検出
結果がMcpu障害通知線164に出されることになる。な
お、ローカルCPU43の障害発生の検出も、同様にウォッ
チドッグタイマを用いて行なうことができる。

一方、タイムスイッチ（TSW）の障害検出は、メインC
PU52で使用してしないタイムスロットを選択して、その
タイムスロットでテストパターンをPCMハイウェイ４へ
送出し、PCMハイウェイ４を介して折返されてきたテス
トパターンと送出したテストパターンとを比較すること
によって行なうことができる。すなわち、両テストパタ
ーンが一致すれば正常，不一致であれば異常と判定され
る。このとき、PCMハイウェイ４でのテストパターンの
折返しは、第17図に示すようにタイムスイッチカード14
にループ用スイッチ170を設け、これをメインCPU52から
の命令によりテストパターン送出時のタイムスロットで
のみ閉じてループを形成するようにすればよい。

また、共通メモリ71の障害検出は、共通メモリ71自体
にその機能を持たせることができ、例えば１バイト/8ビ
ット構成の場合は13ビット、また16ビット構成の場合は
22ビットをそれぞれ障害検出用に使用して、公知のエラ
ー検出用LSIを用いて行なえばよい。なお、タイムスイ
ッチおよび共通メモリ71の障害検出は第16図におけるレ
ジスタ165によって行なわれ、TSW障害通知線166および
メモリ障害検知線167にその検出結果がそれぞれ出力さ
れる。

こうして得られた種々の障害検出信号は、第18図に示
すようにOR回路180で合成された後、第１の基板群141,1
42のうち障害発生まで使用されていた基板群（例えば14
1とする）でない他の基板群142上のメインCPU52の割込
み線に入力され、該CPU52のプログラムをスタートさせ
る。この場合、同時にスイッチ群154を全てオフ、スイ
ッチ群155を適宜オンにすることによって、第１の共通
バス151と第３の共通バス153とを切離すとともに、第２
の共通バス152と第３の共通バス153とを接続することは
前述した通りである。

以上のような二重化方式によれば、スイッチ群154,15
5によって第１および第２の共通バス151,152と第３の共
通バス153との接続をまとめて切換えるだけで障害の発
生に対処することができ、切換え制御のためのハードウ
ェアが非常に簡単となる。

一方、二重化された電源144,145は電源線156,157をそ
れぞれ介して第１種の基板群141,142のそれぞれに接続
されるとともに、ダイオード159,160をそれぞれ介して
二重化されていない第２種の基板群143に接続されてお
り、二重化された第１の基板群141,142のいずれか一方
の群内の機能装置にそれぞれ電力を供給するとともに、
二重化されていない第２の基板群143内の機能装置に対
してはロードシェアの形で分担して電力を供給する。従
って二重化された電源の各々が二重化された機能装置お
よび二重化されない機能装置の全てに電力を供給する従
来技術に比較して、電力容量が小さくて済む。なお、電
源線156,157を第２の基板群143に直接接続すると、電源
151,152間で電位の高い方から低い方へと電流が流れて
しまう。ダイオード159,160はこのような逆流現象を防
止するためのものである。

［発明の効果］本発明による電子交換機の二重化方式は、簡単なハー
ドウェアによって障害発生に対処することが可能であ
り、同時に二重化された電源のそれぞれの容量が最小限
で済むという利点があり、交換機の小型化および低価格
化に寄与することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電子交換機の概略構成
を示す図、第２図は同電子交換機のシェルフ積層構造を
示す図、第３図は同実施例におけるライン／トランクカ
ードの内部構成を示す図、第４図は同実施例におけるロ
ーカルCPUカードの内部構成を示す図、第５図は同実施
例におけるメインCPUカードの内部構成を示す図、第６
図は同実施例におけるタイムスイッチカードの内部構成
を示す図、第７図は同実施例における共通メモリカード
の内部構成を示す図、第８図は同実施例における共通制
御シェルフ内のローカルCPUカードとライン／トランク
カード内の通信方式を説明するための図、第９図はライ
ン／トランクカードとローカルCPUおよびメインCPUの機
能配分と相互間の通信データの具体例を示す図、第10図
は同実施例におけるインターフェースLSIの内部構成を
示す図、第11図は同実施例におけるローカルCPUからラ
イン／トランクカード内のポートコントローラへのデー
タ伝送方法を説明するための伝送信号フォーマットを示
す図、第12図は同データ伝送方法を説明するための概念
図、第13図は同データ伝送方法の実施に使用するライン
／トランクカード内のアドレス受信回路の構成を示す
図、第14図（ａ）（ｂ）は同実施例における二重化方式
を説明するための共通制御シェルフ内の機能装置および
電源の配置を示す正面図および背面図、第15図は第14図
におけるバス切換え用スイッチ群を詳細に示す図、第16
図〜第18図は同二重化方式に付随する障害検出手段を説
明するための図、第19図および第20図は従来の二重化方
式を説明するための図である。１…共通制御シェルフ、2a〜2n…ライン／トランクシェ
ルフ、３…コントロールハイウェイ、４…PCMハイウェ
イ、11…メインCPUカード、12…アプリケーションCPUカ
ード、13…ローカルCPUカード、14…タイムスイッチカ
ード、15…共通バス、16…共通メモリ、21…ライン／ト
ランクカード、33…ポートコントローラ、34,41…イン
ターフェースLSI、43…ローカルCPU、52…メインCPU、7
1…共通メモリ、141,142…第１の基板群、143…第２の
基板群、144,145…電源、151〜153…第１〜第３の共通
バス、154,155…バス切換え用スイッチ群、159,160…逆
流防止用ダイオード、161…ウォッチドッグタイマ。

Claims

【特許請求の範囲】

【請求項１】機能装置が設けられた複数個の基板および
該基板に電力を供給する電源を実装したシェルフを有す
る電子交換機において、前記基板のうち障害発生時に電子交換機のシステムダウ
ンに直接関与する機能装置が設けられた第１種の基板群
は二重化されるとともに、この二重化された各群がそれ
ぞれ第１および第２の共通バスに接続され、障害が発生しても電子交換機のシステムダウンに直接関
与しない機能装置が設けられた第２種の基板群は二重化
されず、第１および第２の共通バスのいずれかがバスス
イッチ群により選択的に接続される第３の共通バスに接
続され、前記電源は二重化されるとともにその各電源は二重化さ
れた第１種の基板群に対しては個別に電力供給を行な
い、第２種の基板群に対しては分担して電力供給を行な
うように結線され、さらに二重化された前記第１種の基板群は、各基板ごと
に障害検出手段を備え、第１および第２の共通バスの一
方を介して第３の共通バスに接続されている前記第１の
基板群のうちの一方の群内の少なくとも一つに障害が発
生したことが前記障害検出手段により検出されたとき、
その障害発生を前記第１種の基板群のうちの他方の基板
群に割り込みにより通知し、この障害発生通知を受けた
他方の群が前記バススイッチ群を切替制御することで、
前記一方の群に代わって他方の群が前記第３の共通バス
に接続されることを特徴とする電子交換機の二重化方
式。
【請求項２】第１の基板群は、障害発生時に電子交換機
のシステムダウンに直接関与する機能装置として、交換
処理を司るプロセッサ、メモリおよび時分割タイムスロ
ットが設けられたものであり、第２の基板群は障害が発
生しても電子交換機のシステムダウンに直接関与しない
機能装置として、通話管理等のアプリケーションサービ
スを司るプロセッサが設けられたものであることを特徴
とする特許請求の範囲第１項記載の電子交換機の二重化
方式。
【請求項３】電源は、二重化された第１種の基板群のい
ずれか一つの群と、第２種の基板群とに同時に電力を供
給できる容量を有するものであることを特徴とする特許
請求の範囲第１項記載の電子交換機の二重化方式。