JPS5895457A - 二重系切替制御装置 - Google Patents
二重系切替制御装置Info
- Publication number
- JPS5895457A JPS5895457A JP56194296A JP19429681A JPS5895457A JP S5895457 A JPS5895457 A JP S5895457A JP 56194296 A JP56194296 A JP 56194296A JP 19429681 A JP19429681 A JP 19429681A JP S5895457 A JPS5895457 A JP S5895457A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- switching control
- control device
- processing unit
- dual system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/241—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for stored program controlled exchanges
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Exchange Systems With Centralized Control (AREA)
- Hardware Redundancy (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は二重系切替制御装置の中でも、特に電子交換機
の制御用として使用する第１．＠！の中央処理装置の運
用・待機の切替制御を行う装置に関し、その目的とする
ところは製造が容易でかつ安定した動作が得られるもの
を提供することにある。
の制御用として使用する第１．＠！の中央処理装置の運
用・待機の切替制御を行う装置に関し、その目的とする
ところは製造が容易でかつ安定した動作が得られるもの
を提供することにある。
従来の装置を第１図に示す０口）（２）は第１ 、＠２
の中央処理装置〔以下、第１．第２のＣＰＵと称す〕、
（１） （４）は第１．第２のＣＰＵ（１）（幻のそれ
ぞれのバス信号用ドライバーレシーバ、イ６）は切替制
御装置、（６）は延長された第１．第２のＣＰＵＩす（
！）のバス、（７）は外部４Ａｔｌ！ｔ、＋８１はバス
（６）と外部装置（７）の間に介装された１ｔｆｌｌ
１１１１インタ一フエース回路である。（９）と（２）
はそれぞれ第１．第２のＣＰＵｔｌ） 、 １２）の動
作状＠（正常／故障］を表わす信号線、ａカと（２）は
それぞれ前記ドライバーレシーバ（３） 、 （４）の
動作許可を与える信号線、（至）は制御インターフェー
ス（８）と外部装置（７）との接続線である。
の中央処理装置〔以下、第１．第２のＣＰＵと称す〕、
（１） （４）は第１．第２のＣＰＵ（１）（幻のそれ
ぞれのバス信号用ドライバーレシーバ、イ６）は切替制
御装置、（６）は延長された第１．第２のＣＰＵＩす（
！）のバス、（７）は外部４Ａｔｌ！ｔ、＋８１はバス
（６）と外部装置（７）の間に介装された１ｔｆｌｌ
１１１１インタ一フエース回路である。（９）と（２）
はそれぞれ第１．第２のＣＰＵｔｌ） 、 １２）の動
作状＠（正常／故障］を表わす信号線、ａカと（２）は
それぞれ前記ドライバーレシーバ（３） 、 （４）の
動作許可を与える信号線、（至）は制御インターフェー
ス（８）と外部装置（７）との接続線である。
従来の装置では、切替制御装ｖＩＬ１６）が信号線呻）
。
。
輪を監視し゛Ｃ第ｌ、第２のＣＰ Ｕ １１） （２）
のうちの運用系のＣＰＵの故障を検出すると、今まで運
用系であったＣＰＵのドライバーレシーバを動作禁止と
し、それまで待機系であったＣＰＵのドライバーレシー
バに動作許可を与えて運用系に切替えると云う方式であ
る。しかしながら、第Ｘ、第２のＣＰＵ’＋１） （り
のバス信号は非常に高速で動作するものであり、２台の
ＣＰＵｕ目２）と制卸インターフェース回Ｍ （ＩＩ）
ｆｌ’１をケーブル等で接続することはバス信号線同
志の相互干渉等、技術的に大きな困難を伴って゛おり、
十分な安定度を得るためには非常に高変な製造技術が要
求されるものである。
のうちの運用系のＣＰＵの故障を検出すると、今まで運
用系であったＣＰＵのドライバーレシーバを動作禁止と
し、それまで待機系であったＣＰＵのドライバーレシー
バに動作許可を与えて運用系に切替えると云う方式であ
る。しかしながら、第Ｘ、第２のＣＰＵ’＋１） （り
のバス信号は非常に高速で動作するものであり、２台の
ＣＰＵｕ目２）と制卸インターフェース回Ｍ （ＩＩ）
ｆｌ’１をケーブル等で接続することはバス信号線同
志の相互干渉等、技術的に大きな困難を伴って゛おり、
十分な安定度を得るためには非常に高変な製造技術が要
求されるものである。
そこで本発明は、第１．第２の中央処理装置のバスをそ
れぞれ制御用インターフェースヲ介シて運用・待機の切
替手段に接続する仁とによって、第１．第２の中央処理
装置のバス相互間の干渉の問題をｌ避゛したものであつ
′Ｃ１以下本発明の一実施例を図面に基づい′Ｃ説明す
る。なお、第１図と同様の作用を成すものには同一符号
を付けてその説明を省く。
れぞれ制御用インターフェースヲ介シて運用・待機の切
替手段に接続する仁とによって、第１．第２の中央処理
装置のバス相互間の干渉の問題をｌ避゛したものであつ
′Ｃ１以下本発明の一実施例を図面に基づい′Ｃ説明す
る。なお、第１図と同様の作用を成すものには同一符号
を付けてその説明を省く。
ｎｗｓ、ｔそれぞｔ’ｓ＠ １ 、 第２ （７）ＣＰ
Ｕ（１）（りニｌ短距離で接続された制御インターフェ
ースｆ路、＠勧はそれぞれ前記制御インターフェース回
路ａ４ｏＩＳの制御信号バス、（至）は外部装置（ηと
の接続線軸を制御信号バス榊または（ロ）と接続する切
替器１輪曽はそれぞれ＠１．＠２のＣＰＵ １１） ＋
２）が実装されているか否かを表わす信号線で、実装状
態では論理レベル＠″Ｌ”にあり、未実装状箇では論理
レベル″″Ｈ”にある、（２）は切替制御装置で、前記
信号線伸）ＱＯおよび信号線＠曽をモニターして前記切
替器（１）の切替を指示する信号を切替制御線（２）を
介して出力する。
Ｕ（１）（りニｌ短距離で接続された制御インターフェ
ースｆ路、＠勧はそれぞれ前記制御インターフェース回
路ａ４ｏＩＳの制御信号バス、（至）は外部装置（ηと
の接続線軸を制御信号バス榊または（ロ）と接続する切
替器１輪曽はそれぞれ＠１．＠２のＣＰＵ １１） ＋
２）が実装されているか否かを表わす信号線で、実装状
態では論理レベル＠″Ｌ”にあり、未実装状箇では論理
レベル″″Ｈ”にある、（２）は切替制御装置で、前記
信号線伸）ＱＯおよび信号線＠曽をモニターして前記切
替器（１）の切替を指示する信号を切替制御線（２）を
介して出力する。
この構成において二重化された第１．＠２のＣＰ Ｕ
（１） （２）の動作状態を信号線（９）（至）をｌＲ
１図の切換制御装置（５）に相当する切替制御装置（２
）で監視するところまでは、第１図の従来例と同じであ
るが、全体構成が異なるので、作用と共にその構成を更
に詳しく説明する。
（１） （２）の動作状態を信号線（９）（至）をｌＲ
１図の切換制御装置（５）に相当する切替制御装置（２
）で監視するところまでは、第１図の従来例と同じであ
るが、全体構成が異なるので、作用と共にその構成を更
に詳しく説明する。
切替１１ ｎ装置：１（２）の概略は、運用系のＣＰＵ
の例えばｉｌ ｌ Ｑ） ＣＰＵＩＩ）が故障すると、
今まで運用系であった＃ｉｌのＣＰＵｔｌ側の制御イン
クーフェース回路ｏ４より出力されていた制御信号バス
叫を接続線軸に接続し“Ｃいた前記切替器−を、制御信
号バス［相］に代つＣ制御信号バス（ロ）を接続線（２
）に接続するよう切替指示するものであっｃ１この切換
制御装置（２）の具体例は絹８図のようになる。＠は手
動切替スイッチ、儲は単安定マルチバイブレータで、手
動切替スイッチ働が操作される度に１ｇのパルスＰ１を
出力する。（２）は負論理ＮＡＮＤゲート、ＩＩ４（２
）−は正論理ＡＮＤゲート、四（至）は２人力の一方を
適訳するヤレシタ回路、（財）はインバータ、（至）は
プリセット機能とクリア機能を有するＤ型フリップフロ
ップ、Ｑは正論理ＮＯＲゲート、−はパワーオンクリア
回路で、電源投入時に１個のパルスＰ、を発生する。な
お、ここで＠１．餉冨のＣＰＵ （１） （２）の動作
状態に応し°ＣＣ前借信号線・）輪は共に正常動作時と
故障時とでそれぞれ論理レベル１Ｌ”と“Ｈ″に反転し
、切換制御装置が論理レベル″″Ｈ”で切替１ＩｏＩは
制御信号バス曽と接続線（２）を接続し、切替制御線−
が論理レベル“Ｌ”で切替器（２）は制御信号バスＩと
接続線輪を接続する。
の例えばｉｌ ｌ Ｑ） ＣＰＵＩＩ）が故障すると、
今まで運用系であった＃ｉｌのＣＰＵｔｌ側の制御イン
クーフェース回路ｏ４より出力されていた制御信号バス
叫を接続線軸に接続し“Ｃいた前記切替器−を、制御信
号バス［相］に代つＣ制御信号バス（ロ）を接続線（２
）に接続するよう切替指示するものであっｃ１この切換
制御装置（２）の具体例は絹８図のようになる。＠は手
動切替スイッチ、儲は単安定マルチバイブレータで、手
動切替スイッチ働が操作される度に１ｇのパルスＰ１を
出力する。（２）は負論理ＮＡＮＤゲート、ＩＩ４（２
）−は正論理ＡＮＤゲート、四（至）は２人力の一方を
適訳するヤレシタ回路、（財）はインバータ、（至）は
プリセット機能とクリア機能を有するＤ型フリップフロ
ップ、Ｑは正論理ＮＯＲゲート、−はパワーオンクリア
回路で、電源投入時に１個のパルスＰ、を発生する。な
お、ここで＠１．餉冨のＣＰＵ （１） （２）の動作
状態に応し°ＣＣ前借信号線・）輪は共に正常動作時と
故障時とでそれぞれ論理レベル１Ｌ”と“Ｈ″に反転し
、切換制御装置が論理レベル″″Ｈ”で切替１ＩｏＩは
制御信号バス曽と接続線（２）を接続し、切替制御線−
が論理レベル“Ｌ”で切替器（２）は制御信号バスＩと
接続線輪を接続する。
今、信号線（＠） Ｑｌｍが共に１Ｌ”の状態で電源が
投入されると、パワーオンクリア回路−からパルスＰ！
が発生する。信号線域９）＠が共に１Ｌ”であるからゲ
ートに）の出力は１Ｈ”に反転しており、パルスＰ２が
発生すると、ゲート（財）がパルスＰ、期闇だけＨ″に
反転しゲート曽を介してフリップフロップ（至）のクリ
ア端子ＣＬをたたき、ブリップフロップ（至）ノ出カＱ
が６Ｈ”レベルとなって接続線（ロ）がＨ”となるた（
２）を待機系にする０両ＣＰ Ｕ １１） （２）が共
に正常動作であれば、電源投入時に必ず第１のＣＰＵｕ
）が運用糸になり、調整等の場合は便利である。
投入されると、パワーオンクリア回路−からパルスＰ！
が発生する。信号線域９）＠が共に１Ｌ”であるからゲ
ートに）の出力は１Ｈ”に反転しており、パルスＰ２が
発生すると、ゲート（財）がパルスＰ、期闇だけＨ″に
反転しゲート曽を介してフリップフロップ（至）のクリ
ア端子ＣＬをたたき、ブリップフロップ（至）ノ出カＱ
が６Ｈ”レベルとなって接続線（ロ）がＨ”となるた（
２）を待機系にする０両ＣＰ Ｕ １１） （２）が共
に正常動作であれば、電源投入時に必ず第１のＣＰＵｕ
）が運用糸になり、調整等の場合は便利である。
この状態では、ゲート回路（２）出力はＬ”でセレクタ
回路（２）曽はそれぞれ信号線＋９）、、ＱＧをインバ
ータ０１）、ゲート曽に出力している。また、第１．第
２のＣＰＵ（１）＋２１が共に正常動作中であればゲー
ト（ハ）出力はＨ”であるから、手動切替スイッチ（至
）の操作により単安定マルチパイブレー脅り◆がパルス
Ｐ。
回路（２）曽はそれぞれ信号線＋９）、、ＱＧをインバ
ータ０１）、ゲート曽に出力している。また、第１．第
２のＣＰＵ（１）＋２１が共に正常動作中であればゲー
ト（ハ）出力はＨ”であるから、手動切替スイッチ（至
）の操作により単安定マルチパイブレー脅り◆がパルス
Ｐ。
を発生する。このパルスＰｌはゲート（至）を介し′Ｃ
フリップフロップ（至）のクロック端子ＣＫをたたく、
すると、フリップ７０ツブ（至）の出力ｑが６Ｌ”に反
転しｒ、”Ｈ″にあった切替制御線（２）がＩＩＬ”に
反転して、運用系と待機系が入れ替わる。このように、
両ＣＰＵｔｔ） （２）が正常動作であれば、手動切替
スイッチ（ロ）を操作することにより、必要に応じご切
幣町作を行っ゛Ｃ制御信号線などの点検を実施できる。
フリップフロップ（至）のクロック端子ＣＫをたたく、
すると、フリップ７０ツブ（至）の出力ｑが６Ｌ”に反
転しｒ、”Ｈ″にあった切替制御線（２）がＩＩＬ”に
反転して、運用系と待機系が入れ替わる。このように、
両ＣＰＵｔｔ） （２）が正常動作であれば、手動切替
スイッチ（ロ）を操作することにより、必要に応じご切
幣町作を行っ゛Ｃ制御信号線などの点検を実施できる。
次に、運用系の第１のＣＰ Ｕ （１）が故障して信号
線（９）が”Ｈ”となると、インバータ３１）出力は′
Ｌ”となり、フリップ７０ツブ（至）のプリセット端子
ＰＲが常時セットされ、フリップ７０ツブ（イ）（７）
ｌｔｉ 力Ｑ ハ”Ｌ”に固定され°Ｃ第２のＣＰ
Ｕ （２）が運用系になる。
線（９）が”Ｈ”となると、インバータ３１）出力は′
Ｌ”となり、フリップ７０ツブ（至）のプリセット端子
ＰＲが常時セットされ、フリップ７０ツブ（イ）（７）
ｌｔｉ 力Ｑ ハ”Ｌ”に固定され°Ｃ第２のＣＰ
Ｕ （２）が運用系になる。
逆に信号線（９）が１Ｌ″で信号線−がＨ”となった場
合は、ゲート（２）の出力が１Ｌ”となってフリップフ
ロップ（２）のクリア端子がセットされて出力ＱがＨ”
に固定されＣ’ｔＲ１のＣＰＵｔｔ）が運用系になる。
合は、ゲート（２）の出力が１Ｌ”となってフリップフ
ロップ（２）のクリア端子がセットされて出力ＱがＨ”
に固定されＣ’ｔＲ１のＣＰＵｔｔ）が運用系になる。
＠１．第２のＣＰｕｔｌ） ｌりのうちの一方が故障し
た場合は修理が行われるが、例えば＠１のＣＰＵｔｔ）
力；修理されているものとすると、第１のＣＰ Ｕ １
１）が未実装で信号線α嗜がＨ”となる、もしも、この
状姻で＠２のＣＰＵ（りが更に故障すると、信号線（９
）は当然１Ｈ”のままで信号線（ト）もＨ”となる、仮
にゲート（ホ）によるセレクタ回路９４輪の切替が無か
ったものとして動作を説明すると、フリップフロップ−
のプリセット端子ＰＲおよびクリア端子ＣＬに共にセッ
ト信号が入り、出力ＱがＨ”となつ゛Ｃ未実装側の第１
のＣＰ Ｕ （１）が選択されてしまう、これは大変不
都合である。
た場合は修理が行われるが、例えば＠１のＣＰＵｔｔ）
力；修理されているものとすると、第１のＣＰ Ｕ １
１）が未実装で信号線α嗜がＨ”となる、もしも、この
状姻で＠２のＣＰＵ（りが更に故障すると、信号線（９
）は当然１Ｈ”のままで信号線（ト）もＨ”となる、仮
にゲート（ホ）によるセレクタ回路９４輪の切替が無か
ったものとして動作を説明すると、フリップフロップ−
のプリセット端子ＰＲおよびクリア端子ＣＬに共にセッ
ト信号が入り、出力ＱがＨ”となつ゛Ｃ未実装側の第１
のＣＰ Ｕ （１）が選択されてしまう、これは大変不
都合である。
ところで、第１．第２のＣＰＵ（１）（２）は故障しＣ
も一般的には再処理を試行するもので、もし第２のＣＰ
Ｕｆ２＞が再開を試行する際、外部装置につながらなけ
れば不都合である。そこで本実施例ではこのような場合
も想定している。
も一般的には再処理を試行するもので、もし第２のＣＰ
Ｕｆ２＞が再開を試行する際、外部装置につながらなけ
れば不都合である。そこで本実施例ではこのような場合
も想定している。
信号線（９）−が共にＨ”の場合はゲート（２）がそれ
を検出して出力がＨ”とする、−万、セレクタ回路＠■
はそれぞれ信号線（２）、四の入力を選択するので、信
号線（６）のＨ”はインバータ（至）に伝えられてフリ
ップフロップに）のプリセット端子ＰＲをセットする。
を検出して出力がＨ”とする、−万、セレクタ回路＠■
はそれぞれ信号線（２）、四の入力を選択するので、信
号線（６）のＨ”はインバータ（至）に伝えられてフリ
ップフロップに）のプリセット端子ＰＲをセットする。
従って、出力Ｑ ４．ｔ ” Ｌ”となつ°Ｃ実装側の
＄２のＣＰ Ｕ （２１が選択される。その結果、第＝
のＣＰＵｔ２＋が再開処理を容易に試行できるようにな
る。
＄２のＣＰ Ｕ （２１が選択される。その結果、第＝
のＣＰＵｔ２＋が再開処理を容易に試行できるようにな
る。
なお、以上の説明は信号線輪と（ホ）が入れ替った場合
も同様である。
も同様である。
以上説明のように本発明によると、高速で動作する第１
．第２のＣＰＵと外部装置用の制御インターフェース間
の結線は最短距離で可能であるから、従来のようなパス
信号線間の相互干渉の恐れはなく、安定した動作を実現
できる。また、制御インターフェースの出力側では＠１
．第２のＣＰＵの出力側に比べて相当低速になつ°Ｃい
るため、この制御インターフェースの出力側で第１．第
２−（７）ＣＰＵを切替えるため、従来の構成よりも低
度の技術レベルで製造することができ、コストダウンに
つながるものである・
．第２のＣＰＵと外部装置用の制御インターフェース間
の結線は最短距離で可能であるから、従来のようなパス
信号線間の相互干渉の恐れはなく、安定した動作を実現
できる。また、制御インターフェースの出力側では＠１
．第２のＣＰＵの出力側に比べて相当低速になつ°Ｃい
るため、この制御インターフェースの出力側で第１．第
２−（７）ＣＰＵを切替えるため、従来の構成よりも低
度の技術レベルで製造することができ、コストダウンに
つながるものである・
第１図は従来の二重系切替制御装置の構成図、第２図は
本発明の一実施例の二重系切替制御装置の構成図、第８
図は＠２図の要部具体構成図である・ （１）・・・第１のＣＰＵ 、 （２）・・・第２のＣ
ＰＵ、（７）・・・外部装置、（ｉｌ）Ｏｌｌ−・・信
号線、Ｑｌ−・・接続線−１・・・制御インターフェー
ス回路、ａ４＠−・制御信号バス、＆ａ・・・切替器。 ＠四・・・信号線、（２）・・・切替制御装置、（２）
・・・切替制御線 代理人 森本義弘 第１図 第２図
本発明の一実施例の二重系切替制御装置の構成図、第８
図は＠２図の要部具体構成図である・ （１）・・・第１のＣＰＵ 、 （２）・・・第２のＣ
ＰＵ、（７）・・・外部装置、（ｉｌ）Ｏｌｌ−・・信
号線、Ｑｌ−・・接続線−１・・・制御インターフェー
ス回路、ａ４＠−・制御信号バス、＆ａ・・・切替器。 ＠四・・・信号線、（２）・・・切替制御装置、（２）
・・・切替制御線 代理人 森本義弘 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、 第１．１Ｊｊ２の中央処理装置のバスをそれぞれ
制御用インターフェースを介して運用・待機の切替手段
に接続した二重系切替制御装置。 ２ 切換手段を、通常は第１ 、第２の中央処理装置の
動作状態を表わす信号をセレクタ回路に選択させ゛Ｃフ
リップフロップを制御し第１゜第２の中央処理装置の一
方の中央処理装置が故障時には他方の中央処理装置を運
用状態とし、また一方の中央処理装置が未実装となり更
に他方の中央処理装置が故障した場合にセレクタ回路を
実装状態を表わす信号に切替えＴ ７１ツブフロツプを
制御し、実装中の中央処理４＋瞳を運用状態にするよう
構成した特許請求の範囲第１項記載の二重系切替制御装
置。 ８ 切換手段を、第１．第２の中央処理装置が共に正常
動作中の場合に限り手動操作にょって運用中央処理装置
を切替可能に構成した特許請求の範囲第１項記載の二重
系切替制御装置。 ｔ 切換手段を、第１．第冨の中央処理装置が共に正常
動作中の場合に限り電源投入時に必らず決った一方の中
央処理装置が運用系となるよう構成した特許請求の範囲
第１項記載の二重系切替制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194296A JPS5895457A (ja) | 1981-12-02 | 1981-12-02 | 二重系切替制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194296A JPS5895457A (ja) | 1981-12-02 | 1981-12-02 | 二重系切替制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895457A true JPS5895457A (ja) | 1983-06-07 |
| JPH0220029B2 JPH0220029B2 (ja) | 1990-05-07 |
Family
ID=16322229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194296A Granted JPS5895457A (ja) | 1981-12-02 | 1981-12-02 | 二重系切替制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149245A (ja) * | 1985-09-02 | 1987-07-03 | Toshiba Corp | 電子交換機の二重化方式 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102769770B1 (ko) | 2020-06-22 | 2025-02-20 | 도시바 데지타루 소류숀즈 가부시키가이샤 | 작업 내용 분석 장치, 작업 내용 분석 방법, 프로그램, 및 센서 |
| JP7408502B2 (ja) | 2020-07-16 | 2024-01-05 | 株式会社東芝 | 判定装置、判定方法、およびプログラム |
| JP7646309B2 (ja) | 2020-08-14 | 2025-03-17 | 東芝デジタルソリューションズ株式会社 | 作業内容分析装置、作業内容分析方法、およびプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114843A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5443645A (en) * | 1977-09-14 | 1979-04-06 | Hitachi Ltd | Switching control device |
| JPS55146528A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Multiplexing electronic unit |
-
1981
- 1981-12-02 JP JP56194296A patent/JPS5895457A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114843A (ja) * | 1973-02-28 | 1974-11-01 | ||
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|---|---|---|---|---|
| JPS62149245A (ja) * | 1985-09-02 | 1987-07-03 | Toshiba Corp | 電子交換機の二重化方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220029B2 (ja) | 1990-05-07 |
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