JPH0834539B2

JPH0834539B2 - メモリアクセス装置

Info

Publication number: JPH0834539B2
Application number: JP60228211A
Authority: JP
Inventors: 忠男藤本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-10-14
Filing date: 1985-10-14
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPS6288473A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段（第１図）Ｆ作用Ｇ実施例Ｈ発明の効果Ａ産業上の利用分野本発明は、画像データ処理に好適な、メモリアクセス
装置に関する。

Ｂ発明の概要本発明は、複数のメモリに一連のデータを循環的に書
き込み、このデータを循環的に読み出すことによつて、
メモリのアクセスタイムに対して比較的高速で一連のデ
ータを順次読み出し得るようにしたものである。

Ｃ従来の技術近時、映像信号のデジタル処理が、処理の精度再現
性、融通性などの点で、広く行なわれるようになつてい
る。

この場合、大量の画像データを一時記憶するために、
例えば大容量のダイナミツクRAM（DRAM）のようなIC画
像メモリ等が用いられる。

Ｄ発明が解決しようとする問題点ところで、例えば横が512ドツト、縦が256ラインの画
面では、１画面の総ドツト数は13万を越える。この画面
を60枚／秒の標準の速さで読み出す場合、１ドツト当り
の読み出し時間は約100ナノ秒となる。

ところが、現在、通常入手し得るDRAMのアクセス時間
は、例えば最大75ナノ秒とされ、上述のドツト当り100
ナノ秒の読み出し時間に対して余裕がない。このため、
ロー（行）アドレス固定でカラム（列）アドレスを変え
るページモードでDRAMを使用しても、各ドツトのデータ
を連続的に読み出すことが困難であるという問題があつ
た。

更に、例えば縦，横ともに512ライン、512ドツトと上
述の画面の２倍の表示密度の画面では、１ドツト当りの
読み出し時間が約50ナノ秒と短くなるため、通常入手し
得るDRAMをそのまま使用することができないという問題
があつた。

かかる点に鑑み、本発明の目的は、使用されるメモリ
のアクセスタイムに対して比較的高速で一連のデータを
順次読み出すことのできるメモリアクセス装置を提供す
るところにある。

Ｅ問題点を解決するための手段上記の問題点を解決するために、本発明によれば、第
１のデータバスに接続されたメモリ手段と、第２のデー
タバスに接続されたメモリ手段と、第３のデータバスか
ら供給されるデータを上記第１のデータバス及び／又は
第２のデータバスを介して各々のメモリ手段に供給する
ためのデータ分配手段と、上記各メモリ手段への一連の
データの書き込みを制御するデータ書込制御手段と、上
記各メモリ手段から一連のデータの読み出しを制御する
データ読出制御手段と、を備え、上記データ書込制御手段は、通常密度モードでは、上
記メモリ手段の一方を選択して一連のデータを書き込む
ように上記データ分配器を制御するとともに、高密度モードでは、上記メモリ手段の一方に一連のデ
ータの奇数番目データを、上記メモリ手段の他方に一連
のデータの偶数番目データを交互に書き込むように上記
データ分配器を制御するように構成したメモリアクセス
装置を提供する。

また、上記メモリアクセス装置において、上記データ
読出制御手段は、上記高密度モードにおいて上記第１及
び第２のデータバスを介して同時に各メモリ手段からデ
ータ読出しを行うことでメモリのアクセスタイムに対し
て比較的速い間隔で読み出すようにしたメモリアクセス
装置を提供する。

Ｆ作用本発明のメモリアクセス装置は、上述のとおり、デー
タ分配手段によって第１のバス及び第２のバスを介して
複数のメモリに順次データを書き込み、読み出し時に上
記第１及び第２のバスを使って同時に読み出すようにし
たので各メモリのアクセスタイムを速くせずにデータの
読出し時のアクセスタイムを短かくすることができる。

Ｇ実施例以下、図面を参照しながら、本発明によるメモリアク
セス装置の一実施例について説明する。

G1 構成本発明の一実施例の構成を第１図に示す。

第１図において、（１）はCD−ROMのドライブユニツ
ト（CDU）であつて、周知の音楽用のコンパクトデイス
ク（CD）と同様の光学デイスクに静止画像データやグラ
フイツクスデータなどが記録されたCD−ROMが搭載され
る。

なお、本実施例において、これらのデータは、適宜の
帯域圧縮処理をされたものであつて、例えばそれぞれ８
ビツトの２個の色度データと４個の輝度データとの１組
が４個の画素（ドツト）に対応するものとされる。

（10）はデータ制御部であつて、第１及び第２のレジ
スタ群（11）及び（12）を有する。両レジスタ群（11）
及び（12）はそれぞれ６ケのレジスタ（11a）〜（11f）
及び（12a）〜（12f）から構成される。

（20），（21）及び（22）はそれぞれデータバスであ
つて、CDU（１）からの画像データは、入力データバス
（20）を介して、一旦バツフアメモリ（23）に格納され
る。バツフアメモリ（23）から取り出された入力データ
は、分配器（24）によつて１対のデータバス（21）及び
（22）に分配される。両データバス（21）及び（22）は
データ制御部（10）に接続される。

（31）〜（36）はそれぞれダイナミツクRAMであつ
て、第１〜第３のRAM（31）〜（33）が第１のデータバ
ス（21）に接続され、第４〜第６のRAM（34）〜（36）
が第２のデータバス（22）に接続される。各RAM（31）
〜（36）は、例えば256kビツトのDRAM2個から構成され
る。

（41）はアドレス制御部、（42）はコンピュータの中
央処理装置（CPU）であつて、アドレス制御部（41）に
は入力データバス（20）を介してCDU（１）からデータ
が供給され、CPU（42）はデータバス（20）に接続され
る。アドレス制御部（41）からデータ制御部（10）にク
ロツクCLK及び動作モード信号MDが供給される。また、
バツフアメモリ（23）にアドレス信号BA及び書き込み／
読み出し制御信号W/Rが供給されると共に、分配器（2
4）に分配制御信号DSが供給される。

なお、上述のようなデータバス構造によつて、データ
制御部（10）と各RAM（31）〜（36）との接続個所の数
を減少させることができる。

更に、CPU（42）に制御されて、アドレス制御部（4
1）から第１〜第６のRAM（31）〜（36）に対して、次の
ような各種の信号がそれぞれ供給される。

即ち、第１〜第６のライトイネイブル信号WE1〜WE6が
それぞれ各RAM（31）〜（36）に供給されると共に、ロ
ー（行）アドレスストローブ信号RASが各RAM（31）〜
（36）に共通に供給される。また、第１及び第４のRAM
（31）及び（34）、第２及び第５のRAM（32）及び（3
5）並びに第３及び第６のRAM（33）及び（36）をそれぞ
れ対として、各対ごとに第１〜第３のカラム（列）アド
レスストローブ信号及びアウトプツトイネイブル信号の
１組CAS1及びOE1,CAS2及びOE2並びにCAS3及びOE3がそれ
ぞれ供給される。更に、第１〜第３のRAM（31）〜（3
3）に第１のアドレス信号AD1が共通に供給され、第４〜
第６のRAM（34）〜（36）に第２のアドレス信号AD2が共
通に供給される。なお、後述の動作モードにおいては、
両アドレス信号は共通化される。

データ制御部（10）から、例えば赤，緑，青の３原色
信号に対応する３種類のデータが出力されると共に、ア
ドレス制御部（40）から水平及び垂直の同期信号が出力
されて、図示を省略した画像表示部に画像が表示され
る。その表示密度は、通常表示モードでは、例えば縦が
256ライン、横が512ドツトとされ、倍密度表示モードで
は、例えば、縦，横ともに、512ライン,512ドツトとさ
れる。

G2 通常表示モードの書き込み動作次に、第２図，第３図をも参照しながら、本発明の一
実施例の通常表示モードの書き込み動作について説明す
る。

通常表示モードにおいては、分配器（24）がアドレス
制御部（41）からの分配制御信号DSに制御されて、第１
〜第３のRAM（31）〜（33）、または第４〜第６のRAM
（34）〜（36）のいずれか１組が使用され、第２図Ａに
示すような、例えば9.5MHzの繰返し周波数のクロツクCL
Kの周期T_cの４倍を１区切として、バツフアメモリ（2
3）からデータが転送される。

即ち、クロツクCLKの立上りに一致して、時点t₀にお
いて、第２図Ｂに示すように、水平同期信号が立下り、
この時点t₀から１クロツク周期T_c遅れた時点t₁におい
て、アドレス制御部（41）から同図Ｃに示すような行ア
ドレスストローブ信号RASが例えば、第１〜第３のRAM
（31）〜（33）に共通に供給され、時点t₁から更にT_c遅
れた時点t₂において、同図Ｄに示すような列アドレスス
トローブ信号CASが共通に供給される。両ストローブ信
号RAS及びCASはt₂時間からT_c遅れた時点t₃において遮断
される。

時点t₀〜t₃の期間、同図Ｅに示すように、バツフアメ
モリ（23）のアドレスはｉ行ｊ列とされる。一方、RAM
（31）〜（33）のアドレスは、同図Ｆに示すように、t₁
時点の近傍でｍ行とされ、t₂時点の近傍でｎ列とされ
る。

時点t₁〜t₃の期間、アドレス制御部（41）から、同図
Ｇに示すようなアウトプツトイネイブル信号BOEがバツ
フアメモリ（23）に供給されて、バツフアメモリ（23）
からは、同図Ｈに示すような１番目のデタd₀が、分配器
（24）を介して、第１のデータバス（21）に取り出され
る。

一方、時点t₁〜t₃の期間、第１のRAM（31）にはアド
レス制御部（41）から、同図Ｊに示すような第１のライ
トイネイブル信号WE1が供給されて、バツフアメモリ（2
3）からの１番目のデータd₀が第１のRAM（31）に書き込
まれる。

時点t₃を過ぎると、同図Ｅに示すように、バツフアメ
モリ（23）のアドレスはｉ行（ｊ＋１）列とされ、時点
t₃から１クロツク周期T_c遅れた時点t₄で第１の転送周期
PT1が終了する。

第２の転送周期PT2においては、第２図Ａ〜Ｋに示す
ように、上述の第１転送周期におけると略同様に、バツ
フアメモリ（23）のｉ行（ｊ＋１）列のアドレスから２
番目のデータd₁がデータバス（21）に取り出され、アド
レス制御部（41）からの第２のライトイネイブル信号WE
2によつて、第２のRAM（32）のｍ行ｎ列のアドレスに書
き込まれる。

同様に、第３の転送周期PT3においては、同図Ａ〜Ｌ
に示すように、バツフアメモリ（23）のｉ行（ｊ＋２）
列のアドレスから取り出された３番目のデータd₂が、第
３のライトイネイブル信号WE3によつて、第３のRAM（3
3）のｍ行ｎ列のアドレスに書き込まれる。

更に、第４〜第６の転送周期PT4〜PT6においては、第
２図Ａ〜Ｌに示すように、バツフアメモリ（23）のｉ行
（ｊ＋３）列〜ｉ行（ｊ＋５）列のアドレスから４番目
〜６番目のデータd₃〜d₅が取り出され、第１〜第３のラ
イトイネイブル信号WE1〜WE3によつて、第１〜第３のRA
M（31）〜（33）のそれぞれｍ行（ｎ＋１）列のアドレ
スに順次書き込まれる。

以下、同様にして、第３図に示すように、第１〜第３
のRAM（31）〜（33）に一連のデータが順次循環的に書
き込まれる。

G3 通常表示モードの読み出し動作次に、第４図をも参照しながら、本実施例の通常表示
モードの読み出し動作について説明する。

第４図Ａに示すような、例えば9.5MHzの繰返し周波数
のクロツクCLKの立上りに一致して、時点t_-1において、
同図Ｂに示すような行アドレスストローブ信号RASがア
ドレス制御部（41）から第１〜第３のRAM（31）〜（3
3）に共通に供給され、同図Ｆに示すように、各RAM（3
1）〜（33）の行アドレスがｍ行に固定される。

時点t_-1から１クロツク周期T_c遅れた時点t₀におい
て、同図Ｃに示すような第１の列アドレスストローブ信
号CAS1がアドレス制御部（41）から第１のRAM（31）に
供給される。時点t₀から1/2クロツク周期T_c/2遅れた時
点t₁において、同図Ｄに示すような第２の列アドレスス
トローブ信号CAS2がアドレス制御部（41）から第２のRA
M（32）に供給され、更に、時点t₁からT_c/2遅れた時点t
₂において、同図Ｅに示すような第３の列アドレススト
ローブ信号CAS3が第３のRAM（33）に供給される。これ
らの列アドレスストローブ信号CAS1,CAS2及びCAS3の供
給によつて、各RAM（31），（32）及び（33）へのアク
セスが開始される。

第４図Ｃ〜Ｆに示すように、CAS1,CAS2及びCAS3の各
供給開始時点t₀，t₁及びt₂において、RAM（31），（3
2）及び（33）のアドレスはいずれもｍ行ｎ列であつ
て、前述のように、それぞれデータd₀，d₁及びd₂が書き
込まれている。

信号CAS1,CAS2及びCAS3の各供給時点t₀，t₁及びt₂か
らそれぞれ1/2クロツク周期T_c/2宛遅れた時点t₁，t₂及
びt₃において、同図G,H及びＪに示すように、第1,第２
及び第３のアウトプツトイネイブル信号OE1,OE2及びOE3
がアドレス制御部（41）から各RAM（31），（32）及び
（33）にそれぞれ供給される。そうすると、同図Ｋに示
すように、CAS1,CAS2及びCAS3の供給時点t₀，t₁及びt₂
からそれぞれ略3T_c/4のアクセスタイム宛遅れて、各RAM
（31），（32）及び（33）からデータd₀，d₁及びd₂が順
次読み出される。これらのデータd₀，d₁及びd₂はデータ
バス（21）を介してデータ制御部（10）の３個のレジス
タ（11a），（11b）及び（11c）にそれぞれ供給され
る。

各列アドレスストローブ信号が初めて供給された時点
t₀，t₁及びt₂からそれぞれ2T_c宛遅れた時点t₄，t₅及びt
₆において、第４図C,D及びＥに示すような列アドレスス
トローブ信号CAS1,CAS2及びCAS3がアドレス制御部（4
1）から各RAM（31），（32）及び（33）に再度供給され
る。このとき、各RAM（31）〜（33）のアドレスは、同
図Ｆに示すように、いずれもｍ行（ｎ＋１）列であつ
て、前述のように、このアドレスにはそれぞれデータ
d₃，d₄及びd₅が書き込まれている。

信号CAS1,CAS2及びCAS3の再度の供給時点t₄，t₅及びt
₆からそれぞれ1/2クロツク周期T_c/2宛遅れた時点t₅，t₆
及びt₇において、同図G,H及びＪに示すように、第1,第
２及び第３のアウトプツトイネイブル信号OE1,OE2及びO
E3がアドレス制御部（41）から各RAM（31），（32）及
び（33）にそれぞれ再度供給される。そうすると、同図
Ｋに示すように、時点t₀，t₁及びt₂からそれぞれアクセ
スタイム宛遅れて、各RAM（31），（32）及び（33）か
らデータd₃，d₄及びd₅が順次読み出される。これらのデ
ータd₃，d₄及びd₅はデータバス（21）を介してデータ制
御部（10）の３個のレジスタ（11b），（11e）及び（11
f）にそれぞれ供給される。

こうして、１組の４画素に対応する６個の画像データ
d₀〜d₅が読み出される。以後はクロツク信号CLKの４周
期を１読み出し周期として、RAM（31）〜（33）から一
連の画像データが順次循環的に読み出される。

データ制御部（10）のレジスタ群（11）に供給された
データd₀〜d₅は、第４図Ｌ〜Ｒに示すように、例えば４
クロツク周期のような適宜期間それぞれ保持され、時点
t₈から始まる第２の読み出し周期内に適宜演算処理され
て、同図Ｓに示すように、１組の４画素に対応する４個
の画像データD₂，D₃，D₄及びD₅がそれぞれ１クロツク周
期T_c毎に連続して得られる。以後、同様にして、演算処
理された画像データにより、表示部（図示を省略）に通
常密度で画像が表示される。

上述の通常表示モードにおいては、第４図Ｋから明ら
かなように、４クロツク周期で６個のデータd₀〜d₅が読
み出され、見かけ上、RAM（31）〜（33）のアクセスタ
イムが短縮される。

なお、通常表示モードにおいては、前述のように、例
えば第２のデータバス（22）に接続された第４図〜第６
のRAM（34）〜（36）は使用されないが、例えばCD−ROM
の或画面のデータが第１〜第３のRAM（31）〜（33）か
ら読み出されている期間に、CD−ROMの次画面のデータ
を第４〜第６のRAM（34）〜（36）に書き込み、両者を
交互に読み出すようにすることもできる。

G4 倍密度表示モードの書き込み動作次に、第５図、第６図をも参照しながら、本発明の一実
施例の倍密度表示モードの書き込み動作について説明す
る。

倍密度表示モードにおいては、分配器（24）がアドレ
ス制御部（41）からの分配制御信号DSに制御されて、第
１〜第３のRAM（31）〜（33）並びに第４〜第６のRAM
（34）〜（36）の２組が同時に使用され、第５図Ａに示
すような、例えば95.MHzの繰返し周波数のクロツクCLK
の周期T_cの４倍を１区切りとして、バツフアメモリ（2
3）からデータが転送される。

倍密度表示モードの書き込みのタイムチヤートを第５
図Ａ〜Ｐに示すが、同図Ａ〜Ｅ並びにＧ及びＨは、それ
ぞれ対応する第２図Ａ〜Ｅ並びにＧ及びＨと同一であ
る。

一方、第５図Ｆは第１〜第６のRAM（31）〜（36）の
各アドレスであつて、第１〜第６の転送周期を通じてｍ
行ｎ列とされ、第７の転送周期PT7に至つてｍ行（ｎ＋
１）列とされる。

また、第５図J,K及びＬは、それぞれ第２図J,K及びＬ
とはタイミングの異なる第1,第２及び第３のライトイネ
イブル信号WE1,WE2及びWE3である。更に、第５図M,N及
びＰそれぞれ第4,第５及び第６のライトイネイブル信号
WE4,WE5及びWE6が示される。

本実施例においては、倍密度表示モードの書き込みの
場合、前述の通常表示モードの場合と同様に、第１〜第
６の転送周期PT1〜PT6において、バツフアメモリ（23）
のｉ行ｊ列〜ｉ行（ｊ＋５）列の各アドレスから１番目
〜６番目のデータd₀〜d₅が取り出される。

第１〜第６の転送周期を通して、各RAM（31）〜（3
6）のアドレスは、第５図Ｆに示すように、いずれもｍ
行ｎ列とされる。また、同図J,K及びＬに示すように、
第1,第３及び第５（奇数番目）の各転送周期PT1,PT3及
びPT5において、第1,第２及び第３のライトイネイブル
信号WE1,WE2及びWE3が対応する各RAM（31），（32）及
び（33）にそれぞれ供給されて、１番目,3番目及び５番
目のデータd₀，d₂及びd₄が第1,第２及び第３のRAM（3
1），（32）及び（33）のｍ行ｎ列のアドレスにそれぞ
れ書き込まれる。更に、同図M,N及びＰに示すように、
第2,第４及び第６（偶数番目）の各転送周期PT2,PT4及
びPT6において、第4,第５及び第６のライトイネイブル
信号WE4,WE5及びWE6が対応する各RAM（34），（35）及
び（36）にそれぞれ供給されて、２番目,4番目及び６番
目のデータd₁，d₃及びd₅が第4,第５及び第６のRAM（3
4），（35）及び（36）のｍ行ｎ列のアドレスにそれぞ
れ書き込まれる。

第７の転送周期PT7に始まる６個の転送周期において
も、上述と同様にして、奇数番目の転送周期に奇数番目
のデータd₆，d₈及びd₁₀が第1,第２及び第３のRAM（3
1），（32）及び（33）のｍ行（ｎ＋１）列のアドレス
にそれぞれ書き込まれると共に、偶数番目の転送周期に
偶数番目のデータd₇，d₉及びd₁₁が第4,第５及び第６のR
AM（34），（35）及び（36）のｍ行（ｎ＋１）列のアド
レスにそれぞれ書き込まれる。

以下、同様にして、第６図に示すように、第１〜第６
のRAM（31）〜（36）に一連のデータが順次循環的に書
込まれる。

G5 倍密度表示モードの読み出し動作次に、第７図をも参照しながら、倍密度表示モードの
読み出し動作について説明する。

前述のように、倍密度表示モードにおいては、各RAM
（31）〜（36）へのデータの書き込み状態が通常表示モ
ードにおける書き込み状態と異なるため、第７図Ｋ及び
Ｌに示すように、その読み出しのタイミングも、第４図
Ｋに示す通常表示モードにおける読み出しのタイミング
と異なつている。

即ち、アドレス制御部（41）から、第７図Ｂ〜Ｅに示
すように、最初の読み出し周期開始前の時点t_-1におい
て、行アドレスストローブ信号RASが出力され、読み出
し周期開始時点t₀，及びこのt₀時点から順次T_c/2遅れた
時点t₁及びt₂おいて、第1,第２及び第３の列アドレスス
トローブ信号CAS1,CAS2及びCAS3が出力される。アドレ
スストローブ信号のうち、RASはRAM（31）〜（36）に共
通に供給され、CAS1は第１及び第４のRAM（31）及び（3
4）に供給され、CAS2は第２及び第５のRAM（31）及び
（35）に供給され、CAS3は第３及び第６のRAM（33）及
び（36）に供給される。これらCAS1〜CAS3が最初に供給
された時点t₀，t₁，t₂で各RAM（31），（34）；（3
2），（35）並びに（33），（36）のそれぞれｍ行ｎ列
のアドレスのアクセスが開始される。前述のように、こ
れらのRAMのこのアドレスには、それぞれデータd₀，
d₁；d₂，d₃並びにd₄，d₅が書き込まれている。

CAS1〜CAS3の各供給時点からそれぞれ1/2クロツク周
期T_c/2遅れた時点t₁，t₂，t₃において、同図G,H,Jに示
すように、第1,第2,第３のアウトプツトイネイブル信号
OE1,OE2,OE3が各RAM（31），（34）；（32），（35）並
びに（33），（36）にそれぞれ供給される。そうする
と、同図Ｋに示すように、時点t₀，t₁，t₂からそれぞれ
アクセスタイム宛遅れて、第１のデータバス（21）に第
１〜第３のRAM（31），（32），（33）から奇数番目の
データd₀，d₂，d₄が順次循環的に読み出されると共に、
同図Ｌに示すように、時点t₀，t₁，t₂からそれぞれアク
セスタイム宛遅れて、第２のデータバス（22）に第４〜
第６のRAM（34），（35），（36）から偶数番目のデー
タd₁，d₃，d₅が順次循環的に読み出される。これらのデ
ータはデータ制御部（10）のレジスタ（11a），（11
b），（11c）並びに（12a），（12b），（12c）にそれ
ぞれ供給される。

こうして、１組の４画素に対応する６個の画像データ
d₀〜d₅が読み出される。以後はクロツク信号CLKの２周
期を１読み出し周期として、RAM（31）〜（36）から一
連の画像データが順次循環的に読み出される。

データ制御部（10）のレジスタ群（11）及び（12）に
供給されたデータd₀〜d₅は、第７図M,N,Pに示すよう
に、例えば２クロツク周期のような適宜期間それぞれ保
持され、時点t₄から始まる第２の読み出し周期内に適宜
演算処理されて、同図Ｑに示すような１組の４画素に対
応する４個の画像データD₂，D₃，D₄及びD₅がそれぞれ1/
2クロツク周期T_c/2毎に連続して得られる。以後、同様
にして、演算処理された画像データにより、表示部（図
示を省略）に倍密度で表示される。

上述の倍密度表示モードにおいては、第７図Ｋ及びＬ
から明らかなように、２クロツク周期で６ケのデータd₀
〜d₅が読み出され、見かけ上のRAM（31）〜（36）のア
クセスタイムは、通常表示モードの場合に比べて、一層
短縮される。

Ｈ発明の効果本発明のメモリアクセス装置は、上述の構成を備える
ことによって、使用されるメモリのアクセスタイムに対
して比較的高速で一連のデータを順次読み出すことがで
きる。

【図面の簡単な説明】

第１図は本発明によるメモリアクセス装置の一実施例の
構成を示すブロツク図、第２図及び第３図は一実施例の
通常表示モードの書き込み動作を説明するためのタイム
チヤート及びブロツク図、第４図は一実施例の通常表示
モードの読み出し動作を説明するためのタイムチヤー
ト、第５図及び第６図は一実施例の倍密度表示モードの
書き込み動作を説明するためのタイムチヤート及びブロ
ツク図、第７図は一実施例の倍密度表示モードの読み出
し動作を説明するためのタイムチヤートである。（10）はデータ制御部、（31）〜（36）はRAM、（41）
はアドレス制御部、（42）はCPUである。

Claims

【特許請求の範囲】

【請求項１】第１のデータバスに接続されたメモリ手段
と、第２のデータバスに接続されたメモリ手段と、第３のデータバスから供給されるデータを上記第１のデ
ータバス及び／又は第２のデータバスを介して各々のメ
モリ手段に供給するためのデータ分配手段と、上記各メモリ手段への一連のデータの書き込みを制御す
るデータ書込制御手段と、上記各メモリ手段から一連のデータの読み出しを制御す
るデータ読出制御手段と、を備え、上記データ書込制御手段は、通常密度モードでは、上記メモリ手段の一方を選択して
一連のデータを書き込むように上記データ分配器を制御
するとともに、高密度モードでは、上記メモリ手段の一方に一連のデー
タの奇数番目データを、上記メモリ手段の他方に一連の
データの偶数番目データを交互に書き込むように上記デ
ータ分配器を制御することを特徴とするメモリアクセス装置。
【請求項２】特許請求の範囲第１項記載のメモリアクセ
ス装置において、上記データ読出制御手段は、上記高密
度モードにおいて上記第１及び第２のデータバスを介し
て同時に各メモリ手段からデータ読出しを行うことでメ
モリのアクセスタイムに対して比較的速い間隔で読み出
すようにしたことを特徴とするメモリアクセス装置。