JPH08115594A - デュアルポートｄｒａｍのデータ読出転送とリフレッシュの方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵからのリード又はライト要求が長時間
待たされることがないデュアルポートＤＲＡＭのデータ
読出転送とリフレッシュの方法。 【構成】 表示用画像データを格納するフレームバッフ
ァメモリ３２を構成する所定数のデュアルポートＤＲＡ
Ｍを複数（例えば２）のバンクに分割し、該分割した１
つのバンク（例えば＃１バンク）のデュアルポートＤＲ
ＡＭに対するデータ読出転送サイクルと、その他のバン
ク（例えば＃２バンク）のデュアルポートＤＲＡＭに対
するリフレッシュサイクルとを同時に行うデュアルポー
トＤＲＡＭのデータ読出転送とリフレッシュの方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示用画像データを格納
するフレームバッファメモリを構成するデュアルポート
ＤＲＡＭ（Ｄｕａｌ−Ｐｏｒｔ Ｄｙｎａｍｉｃ ＲＡ
Ｍ）のデータ読出転送とリフレッシュの方法に関するも
のである。

【０００２】

【従来の技術】図５は従来の画像表示用データ読出装置
の構成図である。図５において、１はＣＰＵ、２は制御
プログラムを格納するＲＯＭ及びデータの一時記憶をす
るＲＡＭを含むメモリ、３はＣＲＴ表示データ制御部で
あり、内部にフレームメモリ制御部３１、フレームバッ
ファメモリ３２、及びＤ／Ａ変換器３３を含む。４はＣ
ＲＴ表示器、５はアドレスバス及びデータバスを含む接
続バスである。フレームバッファメモリ３２は、通常画
像データ表示用のデュアルポートＤＲＡＭにより構成さ
れ、ＣＲＴ表示器４の表示画素（ピクセル）数、１画素
を表示するビット数（画素を白黒の濃淡で表示する場合
は、このビット数が白黒の段階を示す情報となる）、Ｄ
ＲＡＭの容量等に応じて、所要の個数のデュアルポート
ＤＲＡＭが使用される。

【０００３】図６は一般的なデュアルポートＤＲＡＭの
構成例を示す図であり、ＡポートとＢポートの２つの入
出力ポートを有している。図６のＡポートはランダムア
クセスポートであり、ＣＰＵはこのＡポートを介してＤ
ＲＡＭ内のメモリセルにランダムにアクセスし、例えば
１ビット単位のデータ書込み、又は読出しが可能であ
る。図６のＢポートはシリアルアクセスポートであり、
例えばＤＲＡＭから一括読出されたＣＲＴ表示データは
このＢポートを介してシリアル転送される。このシリア
ルデータの読出しと転送は次の２つの工程により実施さ
れる。なお各ＤＲＡＭはＮ行×Ｍ列のメモリセルにより
構成されているものとする。

【０００４】最初の「データ読出転送」の工程では、Ｄ
ＲＡＭの行デコーダに入力された行データによりＮ行の
うち１つの行がデコードされ、該当行のＭ列のデータが
一括読出されてシリアルシフトレジスタに転送される。
次の「データシリアル転送」の工程では、前記シリアル
シフトレジスタに所望の周波数（例えばシリアル転送デ
ータを表示するＣＲＴ表示器の１水平走査時間を水平表
示画素数で分割した時間に対応する周波数）のクロック
信号を供給し、シリアルシフトレジスタに格納されたデ
ータをＢポートから１ビットずつ外部にシリアル転送さ
せる。

【０００５】なお、図６のＤＲＡＭのシリアル転送デー
タは１ビットずつであるが、このＤＲＡＭをｎ個並列に
（図の奥行方向の＃１，＃２，…＃ｎと示すように）設
けることによりｎビットのシリアルデータが同時に得ら
れる。このように２つのポートを有するデュアルポート
ＤＲＡＭの利点は、ＣＲＴ表示用のシルアルデータの読
出しと転送を行う場合に、最初の「データ読出転送」の
工程が終了後は、次のＢポートを使用する「データシリ
アル転送」の工程中であっても、ＣＰＵはＡポートを使
用してＤＲＡＭ内の任意のメモリセルにアクセスしてデ
ータの書込みや読出しが可能なことである。

【０００６】いま、図５のフレームバッファメモリ３２
内の各デュアルポートＤＲＡＭには、あらかじめＣＲＴ
表示器４へ表示する画像データが書込まれているものと
する。そしてＣＲＴ表示データの一括読出しである「デ
ータ読出転送」の工程が行われると、該当デュアルポー
トＤＲＡＭからは、通常ＣＲＴ表示器４の１走査線分
（１ラスタ分）又はそれ以上のデータが前記ＤＲＡＭ内
のシリアルシフトレジスタへ読出転送される。そして次
の「データシリアル転送」の工程では、前記シリアルシ
フトレジスタにＣＲＴ表示器４の走査タイミングに合っ
た周波数のクロック信号が供給され、シリアルシフトレ
ジスタから前記クロック信号に同期したシリアルデータ
がＤ／Ａ変換器３３へ逐次転送される。

【０００７】Ｄ／Ａ変換器３３には、通常前記クロック
信号毎に１ピクセル分のデータ（複数ビットのデータ）
が供給され、Ｄ／Ａ変換器３３はこの入力データを順次
アナログ電圧信号に変換して、ＣＲＴ表示器４へ画像表
示用のアナログ輝度信号として逐次供給する。このよう
にして１ラスタ分の「データ読出伝送」と「データシリ
アル転送」の工程が完了すると、通常は走査帰線期間だ
け休止して、再び次のラスタにおける上記２つの工程を
繰返して行う。

【０００８】またフレームバッファメモリ３２内に使用
されている各デュアルポートＤＲＡＭは、前記ＣＲＴ表
示用の「データ読出転送」及び「データシリアル転送」
を行うほか、規定時間内にリフレッシュを行わないと格
納データの破壊の恐れがある。なおセルフリフレッシュ
機能を有する場合には、行指定のアドレス信号を供給し
なくとも、規定時間内に決まった回数（例えば８ｍｓｅ
ｃ以内に５１２回）のリフレッシュを行えばよい。従っ
てフレームバッファメモリ３２を構成するデュアルポー
トＤＲＡＭは、次の３つの動作を行う必要があり、それ
らの要求が時間的に競合していた。 Ａ、ＣＲＴ表示用データを出力するため前記「データ読
出転送」を行い（なお、前記「データシリアル転送中」
には、別の動作によりＤＲＡＭにアクセスは可能であ
る。）、 Ｂ、規定時間内に自己の格納データの保存のためにリフ
レッシュを行い、 Ｃ、さらにＣＰＵ１からのリード又はライト要求による
処理を行う。

【０００９】このため従来は、一般に下記による優先順
位を設けて、競合する３つの要求を優先順位の順に処理
していた。 順位１：データ読出転送の要求（ＣＲＴ表示器への表示
を欠かさないため）、 順位２：リフレッシュ要求（ＤＲＡＭの格納データを保
持するため）、 順位３：ＣＰＵからのリード又はライト要求、

【００１０】

【発明が解決しようとする課題】しかしながら上記のデ
ュアルポートＤＲＡＭを使用するフレームバッファメモ
リについての優先順位による競合処理法では、ＣＰＵか
らのリード又はライト要求は、データ読出転送又はリフ
レッシュの要求があるときは、それらの要求が処理され
るまで待たされるので、ＣＰＵの稼動効率が大きく低下
するという問題があった。

【００１１】

【課題を解決するための手段】本発明に係るデュアルポ
ートＤＲＡＭのデータ読出転送とリフレッシュ方法は、
表示用画像データを格納するフレームバッファメモリを
構成する所定数のデュアルポートＤＲＡＭを複数のバン
クに分割し、該分割した１つのバンクのデュアルポート
ＤＲＡＭに対するデータ読出転送サイクルと、その他の
バンクのデュアルポートＤＲＡＭに対するリフレッシュ
サイクルとを同時に行うものである。

【００１２】

【作用】本発明においては、表示用画像データを格納す
るフレームバッファメモリを構成する所定数のデュアル
ポートＤＲＡＭは複数のバンクに分割され、該分割され
た１つのバンクのデュアルポートＤＲＡＭに対するデー
タ読出転送サイクルを実行している時間に、同時にその
他のバンクのデュアルポートＤＲＡＭに対するリフレッ
シュサイクルも実行するようにしたので、従来独立の時
間に実行していたリフレッシュサイクルのみの時間が不
要となり、ＣＰＵからのリード又はライト要求が長時間
待たされることがなくなり、ＣＰＵの稼動効率が向上す
る。

【００１３】

【実施例】図１は本発明に係るＣＲＴ表示データ制御部
の構成例を示す図であり、図２は図１の２つのバンクに
よるＣＲＴ画面の表示例を説明する図であり、図３は本
発明に係るフレームメモリ制御部のステートマシン遷移
図であり、図４は本発明に係るフレームメモリバッファ
に対する各制御信号のタイムチャートである。最初に本
発明の骨子を説明すると、本発明はまずフレームバッフ
ァメモリを構成する所定数のデュアルポートＤＲＡＭ
を、複数のバンク（ｂａｎｋ）に分割し、その１つのバ
ンクのデュアルポートＤＲＡＭに対する「データ読出転
送サイクル」と、その他のバンクのデュアルポートＤＲ
ＡＭに対する「リフレッシュサイクル」とを同時に（並
列的に）行うようにしたものである。

【００１４】図１〜図４を参照し、以下に本発明の詳細
な説明をする。ＣＲＴ表示用の「データ読出転送サイク
ル」は、ＣＲＴ表示器４の仕様（表示画素数、水平垂直
同期周波数等）とフレームバッファメモリ３２の構成等
により、各装置に固有のある決まったタイミングに周期
的に必要となる。そこでフレームバッファメモリを複数
のバンクに分け、各バンク毎に個別に制御ができるよう
に、制御信号をバンク毎に接続しておく。図１の例で
は、フレームバッファメモリ３２を＃１バンクと＃２バ
ンクの２つのバンクに分け、フレームメモリ制御部３１
からそれぞれバンク毎に＃１制御線と＃２制御線が接続
されている。また図２においては、図１の２つのバンク
によるＣＲＴ画面の表示領域の例が示されおり、いまＣ
ＲＴ表示器の表示ラスタ数（水平走査線の本数）が１０
２４本の場合に、画面の上半分の５１２本のラスタには
＃１バンクの出力データが表示され、画面の下半分の５
１２本のラスタには＃２バンクの出力データが表示され
ることを示している。

【００１５】そしてフレームバッファメモリ３２のうち
の１つのバンク（例えば＃１バンク）に「データ読出転
送サイクル」を行っている時間に、同時に他のバンク
（この例では＃２バンク）にはＤＲＡＭの「リフレッシ
ュサイクル」を行わせるようにそれぞれの制御信号を制
御する。このようにして１つのバンクの「データ読出転
送」と他のバンクの「リフレッシュ」の２つの動作を同
時に行う。このフレームバッファメモリのバンク数ｎを
決める際に注意することは、各デュアルポートＤＲＡＭ
には、リフレッシュの最大許容周期Ｔと回数ｘが決めら
れているので、このリフレッシュ周期Ｔ以内にリフレッ
シュ回数ｘを完了する必要がある。例えば下記の（１）
式を満足するようにバンク数ｎを決めればよい。

【００１６】

【数１】

【００１７】（１）式における各記号の意味は、次の通
りである（図２の各時間を参照）。 Ｖp ：ＣＲＴの垂直同期信号の周期（時間） Ｖdisp：ＣＲＴの垂直表示時間（非表示部の時間を除
く） ｎ：メモリのバンク数 ｘ：ＤＲＡＭの規定周期内のリフレッシュ回数（上記例
では５１２回） Ｔ：ＤＲＡＭのリフレッシュの周期（上記例では８ｍ
ｓ） Ｒ：ＣＲＴの表示垂直ラスタ数（表示部のみ、上記例で
は１０２４本） Ｒall ：ＣＲＴの総垂直ラスタ数 つまり１つのバンクのデータ読出転送中に他のバンクで
行われるＤＲＡＭのリフレッシュは、そのＤＲＡＭに規
定された周期Ｔと回数ｘを満たす必要がある。

【００１８】図３のフレームメモリ制御部のステートマ
シン遷移図と図４の制御信号のタイムチャートにより、
上記「データ読出転送サイクル」と「リフレッシュサイ
クル」の詳細動作を説明する。図３の“ｉｄｌｅ”で
は、フレームメモリ制御部は休止状態で、データ読出転
送要求があると、直ちに“ｄｔｒａｓ０”に移る（図４
の（ａ）を参照）。“ｄｔｒａｓ０”ではデータ読出転
送の要求があったバンクのＲＡＳ（行アドレスストロー
ブ信号でロウアクティブ）をアサート（ａｓｓｅｒｔ）
し、同時に他のバンクのＣＡＳ（列アドレススローブ信
号でロウアクティブ）をアサートする。図４の（ｃ）と
（ｆ）に＃１バンクのＲＡＳ１がロウレベルとなり、同
時に＃２バンクのＣＡＳ２がロウレベルに変化する状態
が示されている。次に“ｄｔｒａｓｌ”と遷移して、一
定時間“ｄｔｒａｓ１”の状態を保持する。

【００１９】次に“ｄｔｃａｓ"に遷移して、データ読
出転送の要求があったバンクのＣＡＳをアサートし、同
時に他のバンクのＲＡＳをアサートする。図４の（ｅ）
と（ｄ）に＃１バンクのＣＡＳ１がロウレベルとなり、
同時に＃２バンクのＲＡＳ２がロウレベルに変化する状
態が示されている。次の“ｓｗａｐｒｏｗ”に遷移し
て、データ読出転送の要求があったバンクのＲＡＳ，Ｃ
ＡＳをネゲート（ｎｅｇａｔｅ、打消す）し、同時に他
のバンクのＲＡＳ，ＣＡＳもネゲートする。次に“ｄｔ
ｐｃｈ０”に遷移し、データ読出転送とリフレッシュに
関係するすべての制御信号（ＣＰＵアクセスを除く）を
ハイレベルにして、“ｉｄｌｅ”に戻る。

【００２０】即ちフレーメモリ制御部のステートが“ｄ
ｒｔａｓ０”，…，“ｄｔｐｃｈ０”と順次遷移し、Ｃ
ＲＴ表示データの要求があったバンクのデータ読出転送
を行うように制御信号を制御するのと同時に、その他の
全てのバンクは「ＣＡＳビフォアＲＡＳリフレッシュ」
を行うように制御信号を制御する。

【００２１】ここで「ＣＡＳビフォアＲＡＳリフレッシ
ュ」とは、ＤＲＡＭのセルフリフレッシュの場合に適合
するリフレッシュ方法であり、図４でリフレッシュを行
う＃２バンクの例では、同図の（ｆ）及び（ｄ）に示さ
れるように、ＣＡＳ２がＲＡＳ２よりも早いタイミング
にロウレベル（イネーブル）になり、その後一定時間Ｒ
ＡＳ２がハイレベルの状態があると、このセルフリフレ
ッシュに入ります。そしてこのリフレッシュ法では、外
部アドレス入力を必要とせず、内部で発生されたリフレ
ッシュアドレスにより指定された行のリフレッシュがな
されます。従って本発明において、１つのバンクにはデ
ータ読出転送サイクルを行い、その他のバンクにはリフ
レッシュサイクルを行う場合に、好都合のリフレッシュ
法として、図４の例で「ＣＡＳビフォアＲＡＳリフレッ
シュ」を使用した場合を示したものである。しかし本発
明のリフレッシュ法は、この方法のみに限定されるもの
ではなく、「ＣＡＳビフォアＲＡＳリフレッシュ」以外
のリフレッシュの方式でも、本発明は実施可能である。

【００２２】この実施例におけるデュアルポートＤＲＡ
Ｍのリフレッシュは、周期は８ｍｓ以内に５１２回行う
ようにしている。そして「データ読出転送」の要求は、
ＣＲＴ表示器の各ラスタ毎に行われ、この要求毎に１ラ
スタ分のデータをシリアルシフトレジスタに読出転送す
るものとする。また図２の例において、ＣＲＴ画面は表
示部１０２４ラスタ、非表示部を含めて１０５４ラスタ
としている。図４のデータ読出転送サイクル及びリフレ
ッシュサイクル（図の“ｉｄｌｅ”から“ｄｔｐｃ０”
までの期間）は、１つのラスタに対する処理時間であ
り、このサイクルが終了し、次の“ｉｄｌｅ”ステート
に入るとＣＰＵアクセス期間が可能となる。この期間に
ＣＰＵは、ランダムアクセスポート（Ａポート）を介し
て、ＤＲＡＭにアクセスしてデータ書込み及び読出しが
可能となる。そして再び次のラスタに対するデータ読出
転送の要求が発生する。

【００２３】上記動作を具体的に説明する。図２の＃１
バンク及び＃２バンク表示領域において、＃１バンクの
第１ラスタのデータ読出転送と同時に、＃２バンクの１
回目のリフレッシュが行われる。その後一定期間のＣＰ
Ｕアクセス可能期間の後に、＃１バンクの第２ラスタの
データ読出転送と同時に、＃２バンクの２回目のリフレ
ッシュが行われる。その後再びＣＰＵアクセス可能期間
に入る。以下同様の動作を繰返して、＃１バンクの第５
１２ラスタのデータ読出転送と＃２バンクの５１２回目
のリフレッシュが行われる。そしてこの１回目のリフレ
ッシュから５１２回目のリフレッシュが完了するまでの
時間は８ｍｓｅｃ以下である。すると、今度は＃２バン
クの第１ラスタのデータ読出転送と同時に、＃１バンク
１の１回目のリフレッシュが行われ、その後ＣＰＵアク
セス可能期間に入る。この動作を繰返して、＃２バンク
の第５１２ラスタのデータ読出転送と同時に、＃１バン
クの５１２回目のリフレッシュが行われる。

【００２４】この後、非表示部分（２９ラスタ区間）で
は、データ読出転送は行われないので、リフレッシュも
行われない。なお、ＣＲＴ表示器の水平走査が開始され
るタイミングよりも早目に該当走査線のデータ読出転送
を行った方が好ましい場合には、次の＃１バンクの第１
ラスタのデータ読出転送のみを１回だけ非表示部分で行
うようにしてもよい。この後、再び＃１バンクの第１ラ
スタのデータ読出転送と同時に、＃２バンクの１回目の
リフレッシュが行われる。以後、同様に繰り返す。

【００２５】このようにして本発明においては、フレー
ムバッファメモリを構成するデュアルポートＤＲＡＭを
複数のバンクに分割し、その１つのバンクに対してデー
タ読出転送サイクルを行っている時間に、その他のバン
クに対しては並列的にリフレッシュサイクルを行ってい
るので、従来のようにリフレッシュサイクルのみに要し
た時間は無くなった。そして各ラスタ毎のデータ読出転
送サイクルとリフレッシュサイクルの期間が終了する
と、必ず毎回ＣＰＵのアクセス可能期間がある。従って
ＣＰＵからのリード又はライト要求が長時間待たされる
ことが無くなり、ＣＰＵの稼動効率が向上する。

【００２６】なお前記実施例においては、複数のバンク
のうちの１つのバンクのデュアルポートＤＲＡＭに対す
るデータ読出転送によって、表示器の１ラスタ分のデー
タをシリアルシフトレジスタに読出転送する場合の例を
説明したが、本発明はこれに限定されるものではなく、
１ラスタ分以上、例えば２ラスタ分のデータの読出転送
をしてもよい。本発明においては、前記１つのバンクの
データ読出転送サイクルとその他のバンクのリフレッシ
ュサイクルの繰返回数は、デュアルポートＤＲＡＭに規
定されたリフレッシュの必要回数（実施例では５１２
回）と等しく、また前記各サイクルの繰返回数を完了す
るのに要する時間は、デュアルポートＤＲＡＭに規定さ
れたリフレッシュ周期（実施例では８ｍｓ）と等しいか
又はそれ以下となるように設定されていればよい。

【００２７】

【発明の効果】以上のように本発明によれば、表示用画
像データを格納するフレームバッファメモリを構成する
所定数のデュアルポートＤＲＡＭを複数のバンクに分割
し、該分割した１つのバンクのデュアルポートＤＲＡＭ
に対するデータ読出転送サイクルと、その他のバンクの
デュアルポートＤＲＡＭに対するリフレッシュサイクル
とを同時に行うようにしたので、従来のようにリフレッ
シュサイクルのみに要した時間は不要となり、ＣＰＵか
らのリード又はライト要求が長時間待たされることがな
くなり、ＣＰＵの稼動効率が大幅に向上した。

【図面の簡単な説明】

【図１】本発明に係るＣＲＴ表示データ制御部の構成例
を示す図である。

【図２】図１の２つのバンクによるＣＲＴ画面の表示例
を説明する図である。

【図３】本発明に係るフレームメモリ制御部のステート
マシンの遷移図である。

【図４】本発明に係るフレームメモリバッファに対する
各制御信号のタイムチャートである。

【図５】従来の画像表示用データ読出装置の構成図であ
る。

【図６】一般的なデュアルポートＤＲＡＭの構成例を示
す図である。

【符号の説明】

１ ＣＰＵ ２ メモリ ３ ＣＲＴ表示データ制御部 ４ ＣＲＴ表示器 ５ 接続バス ３１ フレームメモリ制御部 ３２ フレームバッファメモリ ３３ Ｄ／Ａ変換器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 表示用画像データを格納するフレームバ
   ッファメモリを構成する所定数のデュアルポートＤＲＡ
   Ｍを複数のバンクに分割し、該分割した１つのバンクの
   デュアルポートＤＲＡＭに対するデータ読出転送サイク
   ルと、その他のバンクのデュアルポートＤＲＡＭに対す
   るリフレッシュサイクルとを同時に行うことを特徴とす
   るデュアルポートＤＲＡＭのデータ読出転送とリフレッ
   シュの方法。
2. 【請求項２】 前記データ読出転送サイクルとリフレッ
   シュサイクルが共に終了してから、次のデータ読出転送
   サイクルとリフレッシュサイクルが開始されるまでの期
   間を、ＣＰＵが任意のデュアルポートＤＲＡＭの任意の
   メモリセルにアクセスしてデータの書込み又は読出しが
   可能な期間とする請求項１記載のデュアルポートＤＲＡ
   Ｍのデータ読出転送とリフレッシュの方法。
3. 【請求項３】 前記１つのバンクのデュアルポートＤＲ
   ＡＭに対するデータ読出転送サイクルにおいて、表示用
   画像データの少くとも１ラスタ分の画像データを該当デ
   ュアルポートＤＲＡＭ内のシリアルシフトレジスタに読
   出転送する請求項１または請求項２記載のデュアルポー
   トＤＲＡＭのデータ読出転送とリフレッシュの方法。
4. 【請求項４】 前記データ読出転送サイクルとリフレッ
   シュサイクルの繰返回数は、デュアルポートＤＲＡＭに
   規定されたリフレッシュの必要回数と等しく、また前記
   各サイクルの繰返回数を完了するのに要する時間は、デ
   ュアルポートＤＲＡＭに規定されたリフレッシュ周期と
   等しいか又はそれ以下となるように設定された請求項１
   ないし請求項３のいずれかに記載されたデュアルポート
   ＤＲＡＭのデータ読出転送とリフレッシュの方法。