JPH0834543B2 - スキャナ - Google Patents

スキャナ

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JPH0834543B2
JPH0834543B2 JP61152945A JP15294586A JPH0834543B2 JP H0834543 B2 JPH0834543 B2 JP H0834543B2 JP 61152945 A JP61152945 A JP 61152945A JP 15294586 A JP15294586 A JP 15294586A JP H0834543 B2 JPH0834543 B2 JP H0834543B2
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Description

【発明の詳細な説明】 技術分野 本発明は、原稿面を光走査することによって読み取ら
れた画情報のシェーディング補正を行なわせるスキャナ
に関する。
従来技術 一般に、例えば光学系を副走査送りしながら原稿面を
主走査方向にライン状に順次照明したときの反射光をラ
インイメージセンサに与えて原稿の画情報を画素単位で
逐次読み取るスキャナにあっては、その光学系における
光分布特性の不均一性またはラインイメージセンサにお
けるCCDなどの各素子の感度のバラツキなどに起因して
ラインイメージセンサの出力レベルが変動するいわゆる
シェーディングが生じてしまうため、その出力レベルを
一定にするべくシェーディング補正を行なわせる必要が
ある。
従来、スキャナにおいて原稿の画情報を読み取りに先
がけて予め設けられた白色基板の光走査を行なわせたと
きのラインイメージセンサの出力をAD変換したデータを
シェーディングデータとしてRAMに格納し、原稿の画情
報の読み取り時にRAMからシェーディングデータを読み
出して原稿の画情報と所定の演算処理をなすことによっ
てシェーディング補正を行なわせるようにしている。
その際、白色基板を副走査しながら主走査を何回かく
り返し、各主走査ごとに前回までの主走査でRAMに書き
込まれたシェーディングデータを読み出し、主走査方向
の画素ごとに現在の主走査で得られたシェーディングデ
ータと比較して、現在のシェーディングデータの方が大
きい（白レベル側にある）場合にRAMの内容を現在のシ
ェーディングデータに書き換えるようにしている。
このように白色基板の主走査を複数回行なわせて得ら
れたシェーディングデータのうちの最大のものをRAMか
ら最終的に読み出して原稿の画情報のシェーディング補
正を行なわせるようにしているため、白色基板の被読取
面に部分的に汚れていたり塵埃が付着していたり、また
その被読取面の光反射率にむらがあったりする場合の影
響が除去されて、精度の良いシェーディング補正がなさ
れる。
しかして、原稿の画情報の読み取り時にはRAMからシ
ェーディングデータを読み出すだけであるから、白色基
板を光走査してRAMにシェーディングデータを書き込み
ときには前述のようにRAMから旧データの読み出しを行
なわせて新データと比較し、その比較結果によっては新
データの書き込みを行なわせてRAMの内容を更新させる
ので、スキャナの走査速度に応じてRAMの内容を更新さ
せるようにするために高速のRAMを必要としている。ま
た、RAMのアクセスを高速で行なわせるために周辺回路
が複雑化してしまっている。
目的 本発明は以上の点を考慮してなされたもので、シェー
ディングデータの更新を行なわせるために特に高速用の
RAMを必要とすることなく、読み取られた原稿の画情報
の補正時にシェーディングデータの読み出しを行なわせ
る際のアクセス速度を満たす程度のアクセス速度をもっ
たRAMで、シェーディングデータの更新を行なわせるこ
とができるようにしたスキャナを提供するものである。
構成 本発明はその目的達成のため、画像データおよびシェ
ーディングデータを第１のクロックに応じて出力する読
取部と、その読取部から出力される複数回の主走査のシ
ェーディングデータを少なくとも２つの分割するととも
に、そのシェーディングデータを前記第１のクロックよ
り長い周期の第２のクロックに応じて出力する分割手段
と、前記第２のクロックに応じて前記シェーディングデ
ータを記憶する記憶手段と、前記第２のクロックに応じ
て前記分割手段から入力されるシェーディングデータと
前記記憶手段から入力されるシェーディングデータとを
比較する比較手段と、前記読取部から出力される画像デ
ータと前記記憶手段から出力されるシェーディングデー
タにもとづいてシェーディング補正をするシェーディン
グ補正手段と、前記読取部が複数回の主走査のシェーデ
ィングデータを出力しているときには前記比較手段の比
較結果にもとづいて前記記憶手段に記憶されているシェ
ーディングデータに更新し、前記読取部が画像データを
出力しているときには前記シェーディング補正手段にシ
ェーディング補正を行うように制御する制御手段とをそ
なえることを特徴としている。
以下、添付図面を参照して本発明の一実施例について
詳述する。
第２図（ａ）はシェーディングの代表的な例を示す特
性図であり、横軸は主走査方向の画素位置を示し、ライ
ンイメージセンサの各素子またはシェーディングデータ
が格納されるRAMのアドレス等にも対応している。さら
に、読み取った信号を画素順に対応して時間的にシリア
ル処理する場合の時間にも対応している。縦軸は読取出
力であり、スキャナにおける光源の明るさ，明るさの分
布，被読取面の光反射率，光源からラインイメージセン
サまでのレンズ，ミラー等光学系の特性，ラインイメー
ジセンサにおける各素子の特性等が読取出力に寄与して
いる。
第２図（ａ）でＡ特性とＢ特性との差は、主に光源の
明るさの違い特に経時劣化等による読取出力の差を示し
ている。またＡおよびＢの各特性において、主走査方向
画素位置の中央部でピークになり周辺部で読取出力がダ
ウンしているが、これは主にライン状光源による照明で
の端部明るさの低下および光学系の特性によるシェーデ
ィングが原因である。また第２図（ｂ）は曲線Ａにおけ
るＮ＝N0の位置近辺の特性を拡大した画素ごとにおける
読取出力の状態を示すもので、各画素による段階状の差
は主にラインイメージセンサにおける各素子の感度のバ
ラツキを原因とするシェーディングである。
第３図はシェーディング補正を具体的に行なわせるた
めの構成例を示すもので、読取部31はラインイメージセ
ンサを含み、増巾部32は読取部31のラインイメージセン
サから画素単位で出力される画信号の増巾および直流分
再生，サンプルアンドホールド等の信号処理を行ない、
AD変換部33は増巾部32からの画信号を原稿の濃度に関し
て例えば６ビット64階調のデジタル信号に変換する。RA
M部34には、白色基準を読み取ったときの読取出力がシ
ェーディングデータDSOとして格納される。ROM35は、原
稿読取時の画情報DRを読み込んで、RAM部34から読み出
されたシェーディングデータDSにしたがってシェーディ
ング補正してDoutとして出力する。シェーディング補正
された原稿の画情報Doutは、予めDR,DSにより決められ
たアドレスにDR,DSの関数Dout＝ｆ（DR,DS）なる値が格
納されている。
例えば、 なるDoutが各DS,DRの値の組合せに対応してそれぞれの
アドレスに格納されている。
以上によって、シェーディング補正が行なわれるもの
である。
第４図は、白色基準の読み取り，原稿の読み取りの各
動作のタイミングを示すタイムチャートである。ここで
信号S1は主走査同期信号であり，T1は１主走査期間であ
る。また信号S2は白色基準読み取りのゲート信号であ
り，T2が読取有効期間で、例えばT2＝32×T1である。実
施例の場合、主走査，副走査とも読取解像度16画素/mm
であり，T2＝32T1は副走査方向の距離に換算するとT2＝
2mmに相当する。S3は原稿読み取りのゲート信号であ
り、t1は原稿先端に、t2は後端に相当する。すなわち読
取部31において、原稿の読み取りに先立って、原稿先端
位置より手前側の設けられた白色基準の読取走査が開始
されてシェーディングデータの取り込みがなされ、その
後原稿の読取走査が行なわれる。
第１図は本発明を具体的に実施するためのRAM部34に
おける具体的な回路構成を示すもので、１〜５はラッ
チ,6はセレクタ,7はバッファドライバ,8はコンパレー
タ,9はRAM,11はRAMへのリード／ライトコントローラ,12
はRAMをアドレッシングするためのアドレスコントロー
ラである。ラッチ2,3は、原稿読取信号とRAMからのシェ
ーディングデータとの画素位置に関する一致を取るため
の遅延を作用している。すなわち、DRが例えばＮ＝N0の
位置を読取出力のタイミングの時、DSもN0の位置の信号
のタイミングである。
信号φ０は画素単位に対応するクロック信号，φ１は
φ０の２倍の周期のクロック信号,EOは偶数番目の主走
査か奇数番目の主走査かを示す信号，信号Ａ＞Ｂはコン
パレータで入力A,Bに対しＡ＞Ｂの時に論理“1"になる
信号，バッファ７への入力信号Ｇは、Ｇ＝“0"のときバ
ッファ７の出力が有効になりＧ＝“1"（＝レベル“H"）
のときはバッファ７の出力はハイインピーダンスになる
ようバッファの出力のコントロール信号である信号。▲
▼はRAMへの書き込みを行なうための信号である。
また、信号C1はラッチ４をクリアするための信号で、こ
れはシェーディングデータをRAMに書き込むに先立って
先ずこのC1によりデータをクリアし、RAMに“0"を書き
込む、すなわちRAMをクリアするための信号である。信
号C2,C3はそれぞれリード／ライトコントローラ，アド
レスコントローラを制御するための信号である。ここで
各信号φ０，φ１,EO,C1,C2,C3は図示しないタイミング
コントローラより供給される。
このように構成されたものにあって、本発明では、白
色基板を副走査しながら主走査を複数回くり返し、コン
パレータ８において主走査方向の画素ごとに現在の主走
査で得られたシェーディングデータとRAM9から読み出し
た以前の主走査で得られたシェーディングデータとを比
較し、その比較結果に応じてRAM9の内容を更新させるに
際して、その複数回の主走査のうちで副走査方向に偶数
番目の主走査と奇数番目の主走査との２つのグループに
分けるとともに、主走査方向１ライン分の画素単位によ
るシェーディングデータを格納するRAM9のエリアを偶数
画素のエリアと奇数画素のエリアとに２分割し、第１の
グループの主走査ではRAM9における偶数（または奇数）
画素のエリアのデータの更新動作を行なわせ、第２のグ
ループの主走査ではRAM9における奇数（または偶数）画
素のエリアのデータの更新動作を行なわせるようにして
いる。
第５図，第６図，第７図は、第１図における各部動作
を説明するためのタイムチャートで、第５図はシェーデ
ィングデータ取り込み時のうちEO＝“0"すなわち主走査
が偶数番目の場合を、第６図は同じくシェーディングデ
ータ取り込み時の奇数番目の主走査の場合を、また第７
図は原稿読み取り時の場合をそれぞれ示している。第５
図ないし第７図で、各信号中に記入された数字，例えば
第５図で信号DSOに記入された1,2,3…７は、それぞれ主
走査方向画素位置の順を示している。またRAMのアドレ
スと考えても良い。さらに例えば第５図の信号DS2に記
された2-1は画素位置＝２すなわちRAMアドレス２の出力
で、添字-1は前回までの主走査により既にRAMに格納さ
れているデータであることを示している。
第５図とともに、シェーディングデータの書き込み動
作について以下説明する。
AD変換部33から順次出力される基準白板読取信号DSO
は、EO＝“0"のために、セレクト６においてＡ入力がセ
レクトされ、DSOはラッチ1,セレクト６を介してラッチ
４にラッチされ、結局DS1は第５図に示すようになる。D
S1の画素アドレス0,2,4…に対応するタイミングでRAM9
のアドレスも0,2,4…となるようにアドレスコントロー
ラ12でアドレス歩進がコントロールされる。ここで、特
にアドレス線の中A0＝“0"のためアドレスもDS1の周期
と同じくφ１に同期して歩進し、RAM9は0,2,4…と偶数
アドレスのみアクセスされる。RAMアドレスA0〜A12に対
応してRAM9に格納されていた内容が読み出され、アドレ
ス０ではDS2＝（0-1）になる。ここで、DS1（０）≦DS2
（0-1）すなわち０番地ではRAM9の内容の方が新データ
より大きいものとすると、この場合はコンパレータ８で
Ａ＞Ｂは成立せず、したがって信号（Ａ＞Ｂ）＝“0"
で、このため▲▼＝“1"でRAM9への書込動作は行な
われない。
次にアドレス２において、DS1（２）＞DS2（2-1）す
なわちRAM9の内容より新しいデータの方が大きい場合
は、コンパレータ８でＡ＞Ｂは成立し、信号（Ａ＞Ｂ）
＝“1"になる。信号（Ａ＞Ｂ）＝“1"になると、リード
／ライトコントローラ11により▲▼＝“0"が発生
し、RAM9への新データすなわちDS1（２）の書込動作が
行なわれる。この書込動作においては、第５図のTWの期
間中はRAM9のデータラインＤは入力モードになり、一方
信号Ｇによりバッファ７は出力モードになるのでこの期
間中DS2＝DS1＝（２）になり、結局新データ（２）がア
ドレス２に書き込まれてシェーディングデータが更新さ
れることになる。
以上のように、新データが旧データより大きい場合に
は、 RAM9からの読み出し動作期間TP 新データと旧データとの比較期間TC 新データのRAM9への書込動作期間TW の３つの動作がRAM9の１アドレス期間中に行なわれるた
めこの期間T6はT6＝TP+TC+TWになる。
第６図はEO＝“1"すなわち奇数番目の走査時のタイム
チャートであり、入力データDS0はラッチ１は介さず
に、セレクタ６のみを介してラッチ４にラッチされるの
で、DS1は図示のように、1,3,5…と奇数番目の画素デー
タが現れる。一方、RAMアドレスもこの場合はA0＝“1"
に設定され、アドレスは図示のように1,3,5…となる。
ここでは、DS1（１）≦DS2（1-1）でRAM9の更新は行な
われず、DS1（３）＞DS2（3-1）でRAM9の更新が行なわ
れる例で、RAM9の周辺の動作に第５図の場合と同様であ
る。
第７図は原稿読取時における動作を示すもので、この
場合はRAM9は読み出し専用の動作になる。
先ず、入力データDS0に対してDRは図示のように３画
素分だけ遅延している。RAMアドレスはA0＝“φ１”
で、この場合アドレスは図示のようにφ０に同期して画
素単位に0,1,2,3…と歩進する。これに対し、RAM9の内
容がDS2のように0,1,2,3…と読み出される。DS2はラッ
チ５によりラッチされ、DSとなる。図示のように、DSと
DRとは画素アドレスのタイミングが一致し、例えばアド
レスに対応するDSとDRとが同時にRAM9をアクセスするこ
とになり、それに対応してRAM9からはDoutが0,1,2,3…
と出力される。
ここでRAM9の動作に注目すると、図示のように読み出
し動作期間T7のサイクルで動作している。第５図のT6と
比較すると、T6＝2T7である。実施例では、画素周波数1
0MHzすなわちφ０の周期＝Ｔ＝100nsである。
これに対し、T6＝200nsの内訳は、 TP≒70ns TC≒40ns TW≒90ns である。これは、例えばアクセススピード55nsのRAMで
十分に動作可能なスピードである。
しかし100ns中に、読み出し，比較，書き込みの３動
作を行なわせることはアクセススピード55nsのRAMおよ
び周辺回路のスピードを実施例と同程度とした場合は、
極めて困難である。より高速のRAMおよび周辺回路の使
用は、その分だけ装置のコストアップになる。
以上のように本発明によれば、画素スピードに対応出
来るアクセススピードのRAMでも、シェーディングデー
タ取り込み時の読み出し，比較，書き込みの動作が可能
である。
なお本発明は前記実施例のものに何ら限定されるもの
ではなく、例えば白色基板読取時における複数回の主走
査のグループ分けとして、副走査方向に連続する複数の
主走査を第１のグループとし、それに後続する複数の主
走査を第２のグループとするようにしてもよい。また、
各グループごとに分割されて更新動作が行なわれるRAM
のエリアとしては、それを偶数，奇数の各画素エリアに
分けることなく、前，後各半分の画素エリアに分けるな
どしてもよいことはいうまでもない。また、第１および
第２の各グループの主走査に先立ってRAMの内容をクリ
アさせる代わりに、一定の値をRAMに書き込むようにし
てもよい。
効果 以上、本発明によるスキャナにあっては、シェーディ
ングデータの更新を行なわせるために特に高速用の記憶
手段を必要とすることなく、読み取られた原稿の画情報
の補正時にシェーディングデータの読み出しを行なわせ
る際のアクセス速度を満たす程度のアクセス速度をもっ
た記憶手段で、シェーディングデータの更新を行なわせ
ることができ、従来のように記憶手段および周辺回路を
並列に設けて交互に記憶手段アクセスを行なわせるなど
の必要がなくなって回路構成の簡素化を図ることができ
る。
【図面の簡単な説明】
第１図は本発明によるスキャナを具体的に実施するため
の回路構成例を示すブロック図、第２図（ａ）はシェー
ディングの特性図、第２図（ｂ）は同図（ａ）における
イ部分の拡大図、第３図はシェーディング補正のための
基本構成を示すブロック図、第４図は白色基板の読み取
りと原稿の読み取りの各動作のタイミングを示すタイム
チャート、第５図は白色基板読取時における主走査が偶
数番目の場合における各部信号のタイムチャート、第６
図は同じくその主走査が奇数番目の場合における各部信
号のタイムチャート、第７図は原稿読取時における各部
信号のタイムチャートである。 １〜５…ラッチ、６…セレクタ、７…バッファドライ
バ、８…コンパレータ、９…RAM、11…リード／ライト
コントローラ、12…アドレスコントローラ、31…読取
部、32…増巾部、33…AD変換部、34…RAM部、35…ROM

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】画像データおよびシェーディングデータを
    第１のクロックに応じて出力する読取部（31）と、その
    読取部から出力される複数回の主走査のシェーディング
    データを少なくとも２つの分割するとともに、そのシェ
    ーディングデータを前記第１のクロックより長い周期の
    第２のクロックに応じて出力する分割手段（4,6）と、
    前記第２のクロックに応じて前記シェーディングデータ
    を記憶する記憶手段（９）と、前記第２のクロックに応
    じて前記分割手段から入力されるシェーディングデータ
    と前記記憶手段から入力されるシェーディングデータと
    を比較する比較手段（８）と、前記読取部から出力され
    る画像データと前記記憶手段から出力されるシェーディ
    ングデータにもとづいてシェーディング補正をするシェ
    ーディング補正手段（35）と、前記読取部が複数回の主
    走査のシェーディングデータを出力しているときには前
    記比較手段の比較結果にもとづいて前記記憶手段に記憶
    されているシェーディングデータを更新し、前記読取部
    が画像データを出力しているときには前記シェーディン
    グ補正手段にシェーディング補正を行うように制御する
    制御手段とをそなえることを特徴とするスキャナ。
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