JPH0834699B2 - 電源装置 - Google Patents
電源装置Info
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- JPH0834699B2 JPH0834699B2 JP61204466A JP20446686A JPH0834699B2 JP H0834699 B2 JPH0834699 B2 JP H0834699B2 JP 61204466 A JP61204466 A JP 61204466A JP 20446686 A JP20446686 A JP 20446686A JP H0834699 B2 JPH0834699 B2 JP H0834699B2
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- transistor
- switching
- voltage
- turned
- power supply
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、放電灯点灯装置などの電源に用いられるス
イッチング式の電源装置に関するものである。
イッチング式の電源装置に関するものである。
［背景技術］ スイッチング式電源装置で、スイッチングを行なうバ
イポーラトランジスタは、一般にコレクタ・エミッタ間
電圧VCEが入力電源電圧VS以上になる。特に、インダク
タ素子とコンデンサの共振を用いるような方式の場合、
入力電源電圧VSの数倍の電圧がコレクタ・エミッタ間に
印加されることになる。
イポーラトランジスタは、一般にコレクタ・エミッタ間
電圧VCEが入力電源電圧VS以上になる。特に、インダク
タ素子とコンデンサの共振を用いるような方式の場合、
入力電源電圧VSの数倍の電圧がコレクタ・エミッタ間に
印加されることになる。
入力電源電圧VSが、一般の商用交流電源（100〜240
V）を整流して平滑したような場合は、入力電源電圧VS
は数100Vであり、コレクタ・エミッタ間電圧VCEも相当
高くなる。従って、該トランジスタの耐圧は十分高いも
のが必要であり、尚且つディレーティングを考えた場
合、該トランジスタの選択は、実際のコレクタ・エミッ
タ間電圧VCEより２割程度大きいコレクタ・エミッタ間
耐圧VCEOのものから行なうため不利である。
V）を整流して平滑したような場合は、入力電源電圧VS
は数100Vであり、コレクタ・エミッタ間電圧VCEも相当
高くなる。従って、該トランジスタの耐圧は十分高いも
のが必要であり、尚且つディレーティングを考えた場
合、該トランジスタの選択は、実際のコレクタ・エミッ
タ間電圧VCEより２割程度大きいコレクタ・エミッタ間
耐圧VCEOのものから行なうため不利である。
また、別の観点からスイッチング電源装置を見ると、
２つのスイッチングトランジスタがある場合、一方がオ
ン時で他方がオフしていないと正しい動作が行なわれな
いのが一般的であるが、該トランジスタのオフ側がベー
ス制御の不完全さにより、オン側のトランジスタに流れ
る電流等により誤動作することがある。このような誤動
作が起これば、スイッチング電源装置は正しく動作せ
ず、甚だしい場合には該トランジスタの破壊も免れない
ことになる。このベース制御の不完全さは特に他励式の
場合に問題となる。
２つのスイッチングトランジスタがある場合、一方がオ
ン時で他方がオフしていないと正しい動作が行なわれな
いのが一般的であるが、該トランジスタのオフ側がベー
ス制御の不完全さにより、オン側のトランジスタに流れ
る電流等により誤動作することがある。このような誤動
作が起これば、スイッチング電源装置は正しく動作せ
ず、甚だしい場合には該トランジスタの破壊も免れない
ことになる。このベース制御の不完全さは特に他励式の
場合に問題となる。
以下、第５図の従来例により具体的に説明する。第５
図に示す従来例は、２つのスイッチングトランジスタ
Q1，Q2を高速に交互にオンオフ動作させ、インダクタと
コンデンサで正弦波を発振させるプッシュプルインバー
タである。
図に示す従来例は、２つのスイッチングトランジスタ
Q1，Q2を高速に交互にオンオフ動作させ、インダクタと
コンデンサで正弦波を発振させるプッシュプルインバー
タである。
スイッチング回路は、エミッタを共通接続した２つの
スイッチングトランジスタQ1，Q2、これらトランジスタ
Q1，Q2をオンオフ制御するベース制御トランジスタQ3，
Q4、転流ダイオードD1，D2、抵抗R1，R2、ベース限流抵
抗R3，R4、ベース安定抵抗R5，R6等から構成されてい
る。抵抗R5，R6はトランジスタQ1，Q2のベースより接地
してある。また、トランジスタQ1，Q2の出力側には共振
用のコンデンサＣ及び発振トランスＭが設けられ、発振
トランスＭの２次側に負荷３が接続してある。また、入
力直流電源VS1が発振トランスＭの１次巻線n1の中間タ
ップに接続され、トランジスタQ3，Q4のエミッタにはベ
ース電源V1，V2が夫々接続してある。トランジスタQ1，
Q2をオンオフ制御する制御回路２は、発振器OSC、フリ
ップフロップFF、ナンドゲートG1，G2等から構成されて
いる。ナンドゲートG1の出力は抵抗R1を介してトランジ
スタQ3のベースに入力され、また、ナンドゲートG2の出
力は抵抗R2を介してトランジスタQ4のベースに入力して
いる。
スイッチングトランジスタQ1，Q2、これらトランジスタ
Q1，Q2をオンオフ制御するベース制御トランジスタQ3，
Q4、転流ダイオードD1，D2、抵抗R1，R2、ベース限流抵
抗R3，R4、ベース安定抵抗R5，R6等から構成されてい
る。抵抗R5，R6はトランジスタQ1，Q2のベースより接地
してある。また、トランジスタQ1，Q2の出力側には共振
用のコンデンサＣ及び発振トランスＭが設けられ、発振
トランスＭの２次側に負荷３が接続してある。また、入
力直流電源VS1が発振トランスＭの１次巻線n1の中間タ
ップに接続され、トランジスタQ3，Q4のエミッタにはベ
ース電源V1，V2が夫々接続してある。トランジスタQ1，
Q2をオンオフ制御する制御回路２は、発振器OSC、フリ
ップフロップFF、ナンドゲートG1，G2等から構成されて
いる。ナンドゲートG1の出力は抵抗R1を介してトランジ
スタQ3のベースに入力され、また、ナンドゲートG2の出
力は抵抗R2を介してトランジスタQ4のベースに入力して
いる。
以下、動作を説明する。第６図は第５図の動作波形図
を示し、同図（ａ）は発振器OSCの出力波形、同図
（ｂ）は端子の電圧波形、同図（ｃ）は端子の電圧
波形、同図（ｄ）はトランジスタQ1のコレクタ・エミッ
タ間電圧VCE1、同図（ｅ）はトランジスタQ1のコレクタ
電流Ic1、同図（ｆ）トランジスタQ2のコレクタ・エミ
ッタ間電圧VCE2、同図（ｇ）はトランジスタQ2のコレク
タ電流Ic2、同図（ｈ）は発振トランスＭの１次巻線n1
の両端電圧Vn1を夫々示すものである。
を示し、同図（ａ）は発振器OSCの出力波形、同図
（ｂ）は端子の電圧波形、同図（ｃ）は端子の電圧
波形、同図（ｄ）はトランジスタQ1のコレクタ・エミッ
タ間電圧VCE1、同図（ｅ）はトランジスタQ1のコレクタ
電流Ic1、同図（ｆ）トランジスタQ2のコレクタ・エミ
ッタ間電圧VCE2、同図（ｇ）はトランジスタQ2のコレク
タ電流Ic2、同図（ｈ）は発振トランスＭの１次巻線n1
の両端電圧Vn1を夫々示すものである。
発振器OSCからは第６図（ａ）に示すようなパルスV
OSCが出力され、このパルスVOSCはフリップフロップFF
に入力され、更に、夫々ナンドゲートG1，G2から第６図
（ｂ）（ｃ）に示すようなVT1，VT2なる信号に変換され
て出力される。この信号VT1，VT2が端子，を介して
トランジスタQ3，Q4を交互にオンオフ動作せしめる。ト
ランジスタQ3は信号VT1がＬレベルのときにオンし、ベ
ース電源V1より抵抗R3を介してトランジスタQ1をドライ
ブする。トランジスタQ1がオンすると、入力直流電源V
S1より発振トランスＭの１次巻線n1を介して電流が流
れ、第６図（ｅ）に示すようにトランジスタQ1にコレク
タ電流Ic1が流れ、コレクタ・エミッタ間電圧VCE1は発
振トランスＭとコンデンサＣとの共振で第６図（ｄ）に
示すように脈流状になる。次に、トランジスタQ4は信号
VT2がＬレベルのときにオンし、トランジスタQ2をオン
せしめ、上記と同様にトランジスタQ2に第６図（ｇ）に
示すようにコレクタ電流Ic2が流れ、コレクタ・エミッ
タ間電圧VCE2は第６図（ｆ）に示すようになる。結局、
発振トランスＭの１次巻線n1には第６図（ｈ）に示すよ
うな略正弦波の電圧Vn1が発生し、これを任意の比率で
施された２次巻線n2より電圧変換し、負荷３に供給す
る。ここで、発振トランスＭとコンデンサＣの共振周波
数と信号VT1，VT2の周波数は等しいものとする。
OSCが出力され、このパルスVOSCはフリップフロップFF
に入力され、更に、夫々ナンドゲートG1，G2から第６図
（ｂ）（ｃ）に示すようなVT1，VT2なる信号に変換され
て出力される。この信号VT1，VT2が端子，を介して
トランジスタQ3，Q4を交互にオンオフ動作せしめる。ト
ランジスタQ3は信号VT1がＬレベルのときにオンし、ベ
ース電源V1より抵抗R3を介してトランジスタQ1をドライ
ブする。トランジスタQ1がオンすると、入力直流電源V
S1より発振トランスＭの１次巻線n1を介して電流が流
れ、第６図（ｅ）に示すようにトランジスタQ1にコレク
タ電流Ic1が流れ、コレクタ・エミッタ間電圧VCE1は発
振トランスＭとコンデンサＣとの共振で第６図（ｄ）に
示すように脈流状になる。次に、トランジスタQ4は信号
VT2がＬレベルのときにオンし、トランジスタQ2をオン
せしめ、上記と同様にトランジスタQ2に第６図（ｇ）に
示すようにコレクタ電流Ic2が流れ、コレクタ・エミッ
タ間電圧VCE2は第６図（ｆ）に示すようになる。結局、
発振トランスＭの１次巻線n1には第６図（ｈ）に示すよ
うな略正弦波の電圧Vn1が発生し、これを任意の比率で
施された２次巻線n2より電圧変換し、負荷３に供給す
る。ここで、発振トランスＭとコンデンサＣの共振周波
数と信号VT1，VT2の周波数は等しいものとする。
このようにして、入力直流電源VS1より任意の電圧を
負荷３に供給できるが、トランジスタQ1，Q2のコレクタ
・エミッタ間電圧VCE1，VCE2は、共振しているため入力
直流電源VS1の数倍となり、トランジスタQ1，Q2のコレ
クタ・エミッタ間耐圧VCEOは相当高いものが必要とな
る。また、トランジスタQ3，Q4はオフすると、トランジ
スタQ1，Q2は抵抗R5，R6によって誤動作防止としている
が、共振周波数と信号VT1，VT2の周波数がずれると、例
えば、トランジスタQ1がオンの時、コレクタ・エミッタ
間電圧VCE1が反転してしまい、コレクタ電流Ic1が止ま
り、発振トランスＭの振動でトランジスタQ2がわずかに
オンする可能性もあるという問題があった。
負荷３に供給できるが、トランジスタQ1，Q2のコレクタ
・エミッタ間電圧VCE1，VCE2は、共振しているため入力
直流電源VS1の数倍となり、トランジスタQ1，Q2のコレ
クタ・エミッタ間耐圧VCEOは相当高いものが必要とな
る。また、トランジスタQ3，Q4はオフすると、トランジ
スタQ1，Q2は抵抗R5，R6によって誤動作防止としている
が、共振周波数と信号VT1，VT2の周波数がずれると、例
えば、トランジスタQ1がオンの時、コレクタ・エミッタ
間電圧VCE1が反転してしまい、コレクタ電流Ic1が止ま
り、発振トランスＭの振動でトランジスタQ2がわずかに
オンする可能性もあるという問題があった。
［発明の目的］ 本発明は、上述の点に鑑みて提供したものであって、
スイッチングトランジスタに必要なコレクタ・エミッタ
間耐圧を下げ、且つ誤動作防止を行なうことを目的とし
た電源装置を提供するものである。
スイッチングトランジスタに必要なコレクタ・エミッタ
間耐圧を下げ、且つ誤動作防止を行なうことを目的とし
た電源装置を提供するものである。
［発明の開示］ （構成） 本発明は、２つ以上のスイッチングトランジスタのエ
ミッタが共通接続して接地され、これらスイッチングト
ランジスタのオンオフにより負荷に電源を供給するスイ
ッチング回路と、このスイッチング回路のスイッチング
トランジスタの内の１つをオンせしめた時に他のスイッ
チングトランジスタをオフせしめる制御回路とを有する
電源装置において、各スイッチングトランジスタのベー
スをベース安定抵抗を介して接地し、各スイッチングト
ランジスタの共通接続されたエミッタより、オンしてい
るスイッチングトランジスタのコレクタ電流を流して両
端に生じた電圧降下によりオフしているスイッチングト
ランジスタのベースを逆バイアスする抵抗を接地し、該
抵抗により各スイッチングトランジスタの共通接続され
たエミッタより、オンしているスイッチングトランジス
タのコレクタ電流を流して両端に生じた電圧降下により
オフしているスイッチングトランジスタのベースを逆バ
イアスするようにしたことを特徴とするものである。
ミッタが共通接続して接地され、これらスイッチングト
ランジスタのオンオフにより負荷に電源を供給するスイ
ッチング回路と、このスイッチング回路のスイッチング
トランジスタの内の１つをオンせしめた時に他のスイッ
チングトランジスタをオフせしめる制御回路とを有する
電源装置において、各スイッチングトランジスタのベー
スをベース安定抵抗を介して接地し、各スイッチングト
ランジスタの共通接続されたエミッタより、オンしてい
るスイッチングトランジスタのコレクタ電流を流して両
端に生じた電圧降下によりオフしているスイッチングト
ランジスタのベースを逆バイアスする抵抗を接地し、該
抵抗により各スイッチングトランジスタの共通接続され
たエミッタより、オンしているスイッチングトランジス
タのコレクタ電流を流して両端に生じた電圧降下により
オフしているスイッチングトランジスタのベースを逆バ
イアスするようにしたことを特徴とするものである。
（実施例１） 以下、本発明の一実施例を図面により説明する。一般
にトランジスタの耐圧は、ベースを開放した場合のコレ
クタ・エミッタ間の耐圧VCEが最も低く、コレクタ・ベ
ース間の耐圧VCBOが最も高い。しかし、ベースの状態に
よってコレクタ・エミッタ間の耐圧はVCBOに近付けるこ
とができる。すなわち、VCBO＞VCEZ＞VCEOとなるコレク
タ・エミッタ間耐圧VCEZが存在する。従来の第５図で
は、抵抗R5，R6によってトランジスタQ1，Q2のオフ時に
ベース・エミッタ間を接続しているが、この時の耐圧V
CERは抵抗R5，R6の抵抗値が十分小さければ高くはなる
が、実際上その抵抗値が小さいとベース電流を供給する
電圧の容量が大きくなってしまい、損失も増えるので不
可能である。従って、従来の第５図のVCERはVCEOより少
しだけ高い値となる。
にトランジスタの耐圧は、ベースを開放した場合のコレ
クタ・エミッタ間の耐圧VCEが最も低く、コレクタ・ベ
ース間の耐圧VCBOが最も高い。しかし、ベースの状態に
よってコレクタ・エミッタ間の耐圧はVCBOに近付けるこ
とができる。すなわち、VCBO＞VCEZ＞VCEOとなるコレク
タ・エミッタ間耐圧VCEZが存在する。従来の第５図で
は、抵抗R5，R6によってトランジスタQ1，Q2のオフ時に
ベース・エミッタ間を接続しているが、この時の耐圧V
CERは抵抗R5，R6の抵抗値が十分小さければ高くはなる
が、実際上その抵抗値が小さいとベース電流を供給する
電圧の容量が大きくなってしまい、損失も増えるので不
可能である。従って、従来の第５図のVCERはVCEOより少
しだけ高い値となる。
ところで、トランジスタがオフの時、ベースを逆方向
にバイアスすれば耐圧が高くなることは周知である。こ
の耐圧をVCENとする。ここで、このバイアスを行なう電
圧は、1V程度もあれば十分である。本発明は、オフ側の
スイッチングトランジスタが、オン側のスイッチングト
ランジスタのそれに流れる電流によって自動的に逆バイ
アスされるようにしたものである。
にバイアスすれば耐圧が高くなることは周知である。こ
の耐圧をVCENとする。ここで、このバイアスを行なう電
圧は、1V程度もあれば十分である。本発明は、オフ側の
スイッチングトランジスタが、オン側のスイッチングト
ランジスタのそれに流れる電流によって自動的に逆バイ
アスされるようにしたものである。
以下、実施例により具体的に説明する。第１図に具体
回路図を示す。第５図と本発明の第１図との相違点は、
図示の如くスイッチングトランジスタQ1，Q2の共通接続
したエミッタと接地間に抵抗Rbを挿入接続した点であ
る。動作は従来例と全く同等であるが、トランジスタ
Q1，Q2のコレクタ電流Ic1，Ic2によって抵抗Rbの両端に
電圧Vrbが生ずる。今、仮にトランジスタQ3がオフすな
わちトランジスタQ1がオフの時を考える。動作上トラン
ジスタQ2はオンし、コレクタ電流Ic2が流れる。これに
より、抵抗RbにVrb＝Ic2×Rbなる電圧が生じる。トラン
ジスタQ1は抵抗R5が接続されただけに等しい状態であ
り、抵抗R5の両端は同電位と考えられる。すなわち、抵
抗Rbの両端に生じた電圧VrbによってトランジスタQ1の
ベースは負に、エミッタは正になっており、結局、トラ
ンジスタQ1は逆バイアスされることとなり、耐圧はVCEN
となるため、トランジスタQ1の耐圧による選択は従来例
より低いもので可能となる。また、トランジスタQ2につ
いても同様なので、その説明は省略する。更に、トラン
ジスタQ1またはQ2を逆バイアスしているため、オフして
いるトランジスタQ1またはQ2の誤動作も起こらない長所
もある。ここで、抵抗Rbは、電圧Vrbをかせぐに十分な
値で良いから、小さい抵抗値のもので可能である。例え
ば、電圧Vrbに1V出すために、コレクタ電流Icが1Aな
ら、Rb＝１Ωで十分となる。
回路図を示す。第５図と本発明の第１図との相違点は、
図示の如くスイッチングトランジスタQ1，Q2の共通接続
したエミッタと接地間に抵抗Rbを挿入接続した点であ
る。動作は従来例と全く同等であるが、トランジスタ
Q1，Q2のコレクタ電流Ic1，Ic2によって抵抗Rbの両端に
電圧Vrbが生ずる。今、仮にトランジスタQ3がオフすな
わちトランジスタQ1がオフの時を考える。動作上トラン
ジスタQ2はオンし、コレクタ電流Ic2が流れる。これに
より、抵抗RbにVrb＝Ic2×Rbなる電圧が生じる。トラン
ジスタQ1は抵抗R5が接続されただけに等しい状態であ
り、抵抗R5の両端は同電位と考えられる。すなわち、抵
抗Rbの両端に生じた電圧VrbによってトランジスタQ1の
ベースは負に、エミッタは正になっており、結局、トラ
ンジスタQ1は逆バイアスされることとなり、耐圧はVCEN
となるため、トランジスタQ1の耐圧による選択は従来例
より低いもので可能となる。また、トランジスタQ2につ
いても同様なので、その説明は省略する。更に、トラン
ジスタQ1またはQ2を逆バイアスしているため、オフして
いるトランジスタQ1またはQ2の誤動作も起こらない長所
もある。ここで、抵抗Rbは、電圧Vrbをかせぐに十分な
値で良いから、小さい抵抗値のもので可能である。例え
ば、電圧Vrbに1V出すために、コレクタ電流Icが1Aな
ら、Rb＝１Ωで十分となる。
（実施例２） 第２図は他の実施例の具体回路図を示すものであり、
スイッチング回路１はトランジスタQ5〜Q6、インダクタ
Ｌ等から構成されている。トランジスタQ5，Q6は高速で
スイッチング動作し、トランジスタQ7，Q8は低速でスイ
ッチング動作をし、このトランジスタQ7，Q8のエミッタ
は共通接続して抵抗Rbを介して接地してある。制御回路
２は、トランジスタQ9〜Q14、発振器OSC1，OSC2、イン
バータG3，G4、ノアゲートG5，G6、バルストランスP
T1，PT2、フリップフロップFF1、電圧比較器CMP等から
構成されている。各端子〜を夫々接続するものであ
る。本実施例は、負荷３に低周波の矩形波を供給する回
路であり、特に、負荷３が高圧放電灯（HID）である場
合には、HID固有の音響的共鳴現象を生じることなく、
小型軽量な点灯装置を形成することができるものであ
る。
スイッチング回路１はトランジスタQ5〜Q6、インダクタ
Ｌ等から構成されている。トランジスタQ5，Q6は高速で
スイッチング動作し、トランジスタQ7，Q8は低速でスイ
ッチング動作をし、このトランジスタQ7，Q8のエミッタ
は共通接続して抵抗Rbを介して接地してある。制御回路
２は、トランジスタQ9〜Q14、発振器OSC1，OSC2、イン
バータG3，G4、ノアゲートG5，G6、バルストランスP
T1，PT2、フリップフロップFF1、電圧比較器CMP等から
構成されている。各端子〜を夫々接続するものであ
る。本実施例は、負荷３に低周波の矩形波を供給する回
路であり、特に、負荷３が高圧放電灯（HID）である場
合には、HID固有の音響的共鳴現象を生じることなく、
小型軽量な点灯装置を形成することができるものであ
る。
以下、動作を説明する。尚、第３図は第２図における
高周波側の動作を示す波形で、第４図は第２図における
低周波側の動作を示す波形である。発振器OSC1は第３図
（ａ）に示すように数10kHz程度の高い周波数fHのパル
スを発生し、これを、フリップフロップFF1のセット入
力端Ｓに入力する。この信号によりフリップフロップFF
1の出力端ＱはＨレベルとなり（第３図（ｃ））、イン
バータG3を介して反転されたＬレベルの信号がノアゲー
トG5，G6に夫々入力される。一方、発振器OSC2は、10〜
数100kHzの低い周波数fLで第４図（ａ）に示す50％デュ
ーティサイクルのパルスを発生する。今、発振器OSC2が
Ｌレベルの時を考えると、ノアゲートG6の出力は常にＬ
レベルであり、他方のノアゲートG5はフリップフロップ
FF1の出力端Ｑの状態に応じて、H/Lとなる。フリップフ
ロップFF1の出力端ＱがＨレベルのとき、ノアゲートG5
の出力もＨレベルとなり、トランジスタQ13がオンする
ため、パルストランスPT1に電流が流れ、端子，間
にトランジスタQ5をドライブする電圧が発生する。ま
た、発振器OSC2がＬレベルであるから、トランジスタQ
10はオン、トランジスタQ11はインバータG4を介するた
めオンとするから、端子がＬレベル、端子がＨレベ
ルとなり、結局、トランジスタQ7がオフ、トランジスタ
Q8はオンし、また、トランジスタQ6も当然オフする。こ
の状態でトランジスタQ5がオンオフするため、入力直流
電源VS1、トランジスタQ5、インダクタＬ、負荷３、ト
ランジスタQ8（常にオン）、ダイオードD5によって所謂
降圧チョッパが構成される。トランジスタQ5がオンする
と、トランジスタQ5とトランジスタQ8にはVS1/Lの傾斜
をもつ電流Ic8が流れる。この電流Ic8は抵抗Rbによって
電圧Vrbに変換され、その結果、トランジスタQ7は逆バ
イアスされ、先の実施例と同等、つまり耐圧が上がり、
誤動作防止という効果が得られる。
高周波側の動作を示す波形で、第４図は第２図における
低周波側の動作を示す波形である。発振器OSC1は第３図
（ａ）に示すように数10kHz程度の高い周波数fHのパル
スを発生し、これを、フリップフロップFF1のセット入
力端Ｓに入力する。この信号によりフリップフロップFF
1の出力端ＱはＨレベルとなり（第３図（ｃ））、イン
バータG3を介して反転されたＬレベルの信号がノアゲー
トG5，G6に夫々入力される。一方、発振器OSC2は、10〜
数100kHzの低い周波数fLで第４図（ａ）に示す50％デュ
ーティサイクルのパルスを発生する。今、発振器OSC2が
Ｌレベルの時を考えると、ノアゲートG6の出力は常にＬ
レベルであり、他方のノアゲートG5はフリップフロップ
FF1の出力端Ｑの状態に応じて、H/Lとなる。フリップフ
ロップFF1の出力端ＱがＨレベルのとき、ノアゲートG5
の出力もＨレベルとなり、トランジスタQ13がオンする
ため、パルストランスPT1に電流が流れ、端子，間
にトランジスタQ5をドライブする電圧が発生する。ま
た、発振器OSC2がＬレベルであるから、トランジスタQ
10はオン、トランジスタQ11はインバータG4を介するた
めオンとするから、端子がＬレベル、端子がＨレベ
ルとなり、結局、トランジスタQ7がオフ、トランジスタ
Q8はオンし、また、トランジスタQ6も当然オフする。こ
の状態でトランジスタQ5がオンオフするため、入力直流
電源VS1、トランジスタQ5、インダクタＬ、負荷３、ト
ランジスタQ8（常にオン）、ダイオードD5によって所謂
降圧チョッパが構成される。トランジスタQ5がオンする
と、トランジスタQ5とトランジスタQ8にはVS1/Lの傾斜
をもつ電流Ic8が流れる。この電流Ic8は抵抗Rbによって
電圧Vrbに変換され、その結果、トランジスタQ7は逆バ
イアスされ、先の実施例と同等、つまり耐圧が上がり、
誤動作防止という効果が得られる。
また、抵抗Rbで検出される電圧Vrbを、比較器CMPで基
準電圧Vrefと比較し、第３図（ｂ）に示すようにVrb＞V
refとなったときに、比較器CMPの出力電圧VcmpをＨレベ
ルとし（第３図（ｃ））、フリップフロップFF1のリセ
ット端子Ｒに印加する。従って、フリップフロップFF1
の出力端ＱはＬレベルとなり、インバータG3とノアゲー
トG5を介するため、トランジスタQ13はオフするので、
端子，間に電圧が出ず、トランジスタQ5はオフす
る。第３図（ｅ）はトランジスタQ7のコレクタ・エミッ
タ間電圧VCE7を示すものである。
準電圧Vrefと比較し、第３図（ｂ）に示すようにVrb＞V
refとなったときに、比較器CMPの出力電圧VcmpをＨレベ
ルとし（第３図（ｃ））、フリップフロップFF1のリセ
ット端子Ｒに印加する。従って、フリップフロップFF1
の出力端ＱはＬレベルとなり、インバータG3とノアゲー
トG5を介するため、トランジスタQ13はオフするので、
端子，間に電圧が出ず、トランジスタQ5はオフす
る。第３図（ｅ）はトランジスタQ7のコレクタ・エミッ
タ間電圧VCE7を示すものである。
次に、発振器OSC2の出力がＨレベルとなると、インバ
ータG4により反転されてその出力はＬレベルとなるた
め、トランジスタQ11はオフとなり、端子からはＨレ
ベルが出力される。また、トランジスタQ12がオンして
端子はＬレベルとなる。また、ノアゲートG5の出力は
Ｌレベルとなる。従って、トランジスタQ7はオン、トラ
ンジスタQ8はオフ、トランジスタQ5はオフとなり、トラ
ンジスタQ6は上記と同様にオンオフ動作をする。そのた
め、入力直流電源VS1、トランジスタQ6、負荷３、イン
ダクタＬ、トランジスタQ7、ダイオードD6によって降圧
チョッパが構成される。このようにして、第４図（ｃ）
に示すように負荷３には、低周波の矩形波電圧VLが印加
される。尚、第４図（ａ）は発振器OSC2の出力波形、同
図（ｂ）は負荷３に流れる電流、同図（ｄ）はトランジ
スタQ8のコレクタ・エミッタ間電圧VCE8、同図（ｅ）は
トランジスタQ7のコレクタ・エミッタ間電圧VCE7を夫々
示すものである。
ータG4により反転されてその出力はＬレベルとなるた
め、トランジスタQ11はオフとなり、端子からはＨレ
ベルが出力される。また、トランジスタQ12がオンして
端子はＬレベルとなる。また、ノアゲートG5の出力は
Ｌレベルとなる。従って、トランジスタQ7はオン、トラ
ンジスタQ8はオフ、トランジスタQ5はオフとなり、トラ
ンジスタQ6は上記と同様にオンオフ動作をする。そのた
め、入力直流電源VS1、トランジスタQ6、負荷３、イン
ダクタＬ、トランジスタQ7、ダイオードD6によって降圧
チョッパが構成される。このようにして、第４図（ｃ）
に示すように負荷３には、低周波の矩形波電圧VLが印加
される。尚、第４図（ａ）は発振器OSC2の出力波形、同
図（ｂ）は負荷３に流れる電流、同図（ｄ）はトランジ
スタQ8のコレクタ・エミッタ間電圧VCE8、同図（ｅ）は
トランジスタQ7のコレクタ・エミッタ間電圧VCE7を夫々
示すものである。
本実施例では、先の実施例と同様に低い抵抗値の抵抗
Rbによって、トランジスタQ7，Q8のオフしている方のト
ランジスタが逆バイアスされ、コレクタ・エミッタ間電
圧VCEの耐圧が高くなり、また、誤動作を防止すること
ができるものである。また、トランジスタQ7，Q8がオフ
のとき、トランジスタQ11，Q12によってベース・エミッ
タ間が短絡されるため、先の実施例よりも逆バイアス効
果が高くなるという本案の好適例である。更に、抵抗Rb
はトランジスタ電流を検出し、制御を行なうためにも用
いることができるので、抵抗Rbの効果は更に大きくなる
ものである。
Rbによって、トランジスタQ7，Q8のオフしている方のト
ランジスタが逆バイアスされ、コレクタ・エミッタ間電
圧VCEの耐圧が高くなり、また、誤動作を防止すること
ができるものである。また、トランジスタQ7，Q8がオフ
のとき、トランジスタQ11，Q12によってベース・エミッ
タ間が短絡されるため、先の実施例よりも逆バイアス効
果が高くなるという本案の好適例である。更に、抵抗Rb
はトランジスタ電流を検出し、制御を行なうためにも用
いることができるので、抵抗Rbの効果は更に大きくなる
ものである。
［発明の効果］ 本発明は上述のように、２つ以上のスイッチングトラ
ンジスタのエミッタが共通接続して接地され、これらス
イッチングトランジスタのオンオフにより負荷に電源を
供給するスイッチング回路と、このスイッチング回路の
スイッチングトランジスタの内の１つをオンせしめた時
に他のスイッチングトランジスタをオフせしめる制御回
路とを有する電源装置において、各スイッチングトラン
ジスタのベースをベース安定抵抗を介して接地し、各ス
イッチングトランジスタの共通接続されたエミッタよ
り、オンしているスイッチングトランジスタのコレクタ
電流を流して両端に生じた電圧降下によりオフしている
スイッチングトランジスタのベースを逆バイアスする抵
抗を接地するようにしたものであるから、各スイッチン
グトランジスタの共通接続したエミッタから抵抗を接地
することで、スイッチングトランジスタがオフのとき、
他のオンしているスイッチングトランジスタに流れるコ
レクタ電流によって該抵抗に生ずる電圧降下が、オフ側
のスイッチングトランジスタをベース安定抵抗を介して
逆バイアスにするため、該スイッチングトランジスタの
コレクタ・エミッタ間耐圧が上昇する効果を奏し、ま
た、該スイッチングトランジスタは逆バイアスされてい
るので、誤動作もしないという効果を奏するものであ
る。
ンジスタのエミッタが共通接続して接地され、これらス
イッチングトランジスタのオンオフにより負荷に電源を
供給するスイッチング回路と、このスイッチング回路の
スイッチングトランジスタの内の１つをオンせしめた時
に他のスイッチングトランジスタをオフせしめる制御回
路とを有する電源装置において、各スイッチングトラン
ジスタのベースをベース安定抵抗を介して接地し、各ス
イッチングトランジスタの共通接続されたエミッタよ
り、オンしているスイッチングトランジスタのコレクタ
電流を流して両端に生じた電圧降下によりオフしている
スイッチングトランジスタのベースを逆バイアスする抵
抗を接地するようにしたものであるから、各スイッチン
グトランジスタの共通接続したエミッタから抵抗を接地
することで、スイッチングトランジスタがオフのとき、
他のオンしているスイッチングトランジスタに流れるコ
レクタ電流によって該抵抗に生ずる電圧降下が、オフ側
のスイッチングトランジスタをベース安定抵抗を介して
逆バイアスにするため、該スイッチングトランジスタの
コレクタ・エミッタ間耐圧が上昇する効果を奏し、ま
た、該スイッチングトランジスタは逆バイアスされてい
るので、誤動作もしないという効果を奏するものであ
る。
第１図は本発明の一実施例の具体回路図、第２図は同上
の他の実施例の具体回路図、第３図及び第４図は同上の
動作説明図、第５図は従来例の具体回路図、第６図は同
上の動作説明図である。 １はスイッチング回路、２は制御回路、３は負荷、Q1，
Q2はスイッチングトランジスタ、R5，R6はベース安定抵
抗、Rbは抵抗である。
の他の実施例の具体回路図、第３図及び第４図は同上の
動作説明図、第５図は従来例の具体回路図、第６図は同
上の動作説明図である。 １はスイッチング回路、２は制御回路、３は負荷、Q1，
Q2はスイッチングトランジスタ、R5，R6はベース安定抵
抗、Rbは抵抗である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩見 務 大阪府門真市大字門真1048番地 松下電工 株式会社内 (56)参考文献 特開 昭60−66667（ＪＰ，Ａ) 特開 昭59−2569（ＪＰ，Ａ) 特開 昭60−170466（ＪＰ，Ａ) 特開 昭55−34808（ＪＰ，Ａ)
Claims (3)
- 【請求項１】２つ以上のスイッチングトランジスタのエ
ミッタが共通接続して接地され、これらスイッチングト
ランジスタのオンオフにより負荷に電源を供給するスイ
ッチング回路と、このスイッチング回路のスイッチング
トランジスタの内の１つをオンせしめた時に他のスイッ
チングトランジスタをオフせしめる制御回路とを有する
電源装置において、各スイッチングトランジスタのベー
スをベース安定抵抗を介して接地し、各スイッチングト
ランジスタの共通接続されたエミッタより、オンしてい
るスイッチングトランジスタのコレクタ電流を流して両
端に生じた電圧降下によりオフしているスイッチングト
ランジスタのベースを逆バイアスする抵抗を接地して成
ることを特徴とする電源装置。 - 【請求項２】スイッチングトランジスタをオフさせるた
めに、該スイッチングトランジスタのベースと上記抵抗
を介して接続されているエミッタとを別に設けたトラン
ジスタなどのスイッチ手段で短絡するようにしたことを
特徴とする特許請求の範囲第１項記載の電源装置。 - 【請求項３】オンしているスイッチングトランジスタの
コレクタ電流を上記抵抗により検出し、この検出した信
号により該スイッチングトランジスタをオフ制御するよ
うにしたことを特徴とする特許請求の範囲第１項記載の
電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204466A JPH0834699B2 (ja) | 1986-08-29 | 1986-08-29 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204466A JPH0834699B2 (ja) | 1986-08-29 | 1986-08-29 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359775A JPS6359775A (ja) | 1988-03-15 |
| JPH0834699B2 true JPH0834699B2 (ja) | 1996-03-29 |
Family
ID=16490999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204466A Expired - Lifetime JPH0834699B2 (ja) | 1986-08-29 | 1986-08-29 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834699B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980574A (en) * | 1990-01-23 | 1990-12-25 | Photocomm, Inc. | Solar irrigation D.C. to A.C. power system supplying A.C. voltage at a precise power frequency |
| JP4592040B2 (ja) * | 1999-11-11 | 2010-12-01 | キヤノン株式会社 | 画像形成装置用電源装置及びそれを用いた画像形成装置並びに定着装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4456950A (en) * | 1982-06-10 | 1984-06-26 | Hewlett-Packard Company | Current spike protection circuit for switch-mode power supplies |
| ATE35882T1 (de) * | 1983-09-15 | 1988-08-15 | Ibm | Schaltnetzteil mit ueberstromschutz. |
-
1986
- 1986-08-29 JP JP61204466A patent/JPH0834699B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359775A (ja) | 1988-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |