JPH0834760B2 - フラットディスプレイ装置 - Google Patents
フラットディスプレイ装置Info
- Publication number
- JPH0834760B2 JPH0834760B2 JP60231107A JP23110785A JPH0834760B2 JP H0834760 B2 JPH0834760 B2 JP H0834760B2 JP 60231107 A JP60231107 A JP 60231107A JP 23110785 A JP23110785 A JP 23110785A JP H0834760 B2 JPH0834760 B2 JP H0834760B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- thin film
- transistor
- flat display
- drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は液晶表示装置等のフラツトデイスプレイに係
り、特に各表示素子にアクテイブ素子を付設したアクテ
イブ・マトリツクス方式のフラツトデイスプレイに関す
るものである。
り、特に各表示素子にアクテイブ素子を付設したアクテ
イブ・マトリツクス方式のフラツトデイスプレイに関す
るものである。
近年、この種のデイスプレイの研究が盛んなことは、
例えば日経エレクトロニクス1984年９月10日号の第211
頁に記載されている通りである。
例えば日経エレクトロニクス1984年９月10日号の第211
頁に記載されている通りである。
このようなデイスプレイは、マトリツクス状に駆動配
線と信号配線とが配列され、それによつて各配線で囲ま
れた各領域に配置した各表示素子を個々のアクテイブ素
子によりスイツチング駆動させる構成を有しており、ア
クテイブ素子のスイツチオンのとき、表示素子に画像情
報が表示され、スイツチオフのとき、その情報が保持さ
れる。
線と信号配線とが配列され、それによつて各配線で囲ま
れた各領域に配置した各表示素子を個々のアクテイブ素
子によりスイツチング駆動させる構成を有しており、ア
クテイブ素子のスイツチオンのとき、表示素子に画像情
報が表示され、スイツチオフのとき、その情報が保持さ
れる。
しかしながら、このように構成されるフラツトデイス
プレイは、１個の表示素子に対して１個の薄膜トランジ
スタを有しているので、薄膜トランジスタのオン電流が
不足すると、表示素子の表示画像上に黒点不良を発生
し、またオフ電流が大であると、白点不良を発生させて
いた。
プレイは、１個の表示素子に対して１個の薄膜トランジ
スタを有しているので、薄膜トランジスタのオン電流が
不足すると、表示素子の表示画像上に黒点不良を発生
し、またオフ電流が大であると、白点不良を発生させて
いた。
また、特開昭58−171860号公報に示されているように
アクテイブ素子としてポリシリコンを活性層とする薄膜
トランジスタにおいては、粒界のリーク電流を防止する
ため、複数個のトランジスタを、そのゲートを共通にし
て直列接続しているが、リダンダンシを目的としたもの
ではないので、そのうちの１個のトランジスタのオフ電
流が大となると、白点不良となる欠点があつた。その他
の公知例としては、特開昭55−530号、特開昭56−77887
号、特開昭58−143377号、特開昭58−144888号、特開昭
59−15282号、特開昭59−57217号、特開昭59−81621
号、特開昭59−188283号、特開昭60−169837号公報が有
るが、いずれも１つの画素内の全ての薄膜トランジスタ
のゲートは画素に対応する１つの駆動配線に接続される
構造の記載はない。特開昭60−26991号公報にはスイッ
チ素子に活性層が分離された複数の薄膜トランジスタを
用いる記載はない。先願としては特開昭61−292683号公
報が有るが、信号配線により活性層内に活性層の長手方
向に対し垂直方向に電界が発生する如く構成される薄膜
トランジスタの記載はない。特開昭61−67095号、特開
昭61−121034号、特開昭61−290490号公報には１つの画
素内の複数の薄膜トランジスタのゲートは画素に対応す
る１つの駆動配線に接続される構造の記載はない。
アクテイブ素子としてポリシリコンを活性層とする薄膜
トランジスタにおいては、粒界のリーク電流を防止する
ため、複数個のトランジスタを、そのゲートを共通にし
て直列接続しているが、リダンダンシを目的としたもの
ではないので、そのうちの１個のトランジスタのオフ電
流が大となると、白点不良となる欠点があつた。その他
の公知例としては、特開昭55−530号、特開昭56−77887
号、特開昭58−143377号、特開昭58−144888号、特開昭
59−15282号、特開昭59−57217号、特開昭59−81621
号、特開昭59−188283号、特開昭60−169837号公報が有
るが、いずれも１つの画素内の全ての薄膜トランジスタ
のゲートは画素に対応する１つの駆動配線に接続される
構造の記載はない。特開昭60−26991号公報にはスイッ
チ素子に活性層が分離された複数の薄膜トランジスタを
用いる記載はない。先願としては特開昭61−292683号公
報が有るが、信号配線により活性層内に活性層の長手方
向に対し垂直方向に電界が発生する如く構成される薄膜
トランジスタの記載はない。特開昭61−67095号、特開
昭61−121034号、特開昭61−290490号公報には１つの画
素内の複数の薄膜トランジスタのゲートは画素に対応す
る１つの駆動配線に接続される構造の記載はない。
本発明は上記従来技術の問題点を解決するためになさ
れたものであり、本発明の目的は、薄膜トランジスタの
オン電流の不足に起因する黒点不良の発生を防止し、画
素欠陥の発生を防止することが可能なフラツトデイスプ
レイを提供することにある。
れたものであり、本発明の目的は、薄膜トランジスタの
オン電流の不足に起因する黒点不良の発生を防止し、画
素欠陥の発生を防止することが可能なフラツトデイスプ
レイを提供することにある。
本発明の他の目的は、薄膜トランジスタのオフ電流の
大に起因する白点不良の発生を防止し、画素欠陥の発生
を防止することが可能なフラツトデイスプレイを提供す
ることにある。
大に起因する白点不良の発生を防止し、画素欠陥の発生
を防止することが可能なフラツトデイスプレイを提供す
ることにある。
本発明の一実施例によれば、１個の表示素子に対して
複数個の薄膜トランジスタを接続することにより、アク
テイブ素子回路に冗長性をもたせたフラツトデイスプレ
イが提供される。
複数個の薄膜トランジスタを接続することにより、アク
テイブ素子回路に冗長性をもたせたフラツトデイスプレ
イが提供される。
次に図面を用いて本発明の実施例を詳細に説明する。
第１図はアクテイブマトリツクス方式のフラツトデイ
スプレイを示す回路構成図である。同図において、１は
駆動配線、２は信号配線、３はアクテイブ素子としての
薄膜トランジスタ（以下トランジスタと称する）、４は
例えば液晶表示素子あるいはEL（エレクトロ・ルミネツ
センス）等の表示素子であり、１個のトランジスタ３と
表示素子４とで一画素５を構成している。
スプレイを示す回路構成図である。同図において、１は
駆動配線、２は信号配線、３はアクテイブ素子としての
薄膜トランジスタ（以下トランジスタと称する）、４は
例えば液晶表示素子あるいはEL（エレクトロ・ルミネツ
センス）等の表示素子であり、１個のトランジスタ３と
表示素子４とで一画素５を構成している。
本発明によるフラツトデイスプレイは、第２図に示す
ように個々の画素５′が駆動配線1,信号配線２と表示素
子４との間に第１のトランジスタ3aおよび第２のトラン
ジスタ3bを並列接続して構成されている。
ように個々の画素５′が駆動配線1,信号配線２と表示素
子４との間に第１のトランジスタ3aおよび第２のトラン
ジスタ3bを並列接続して構成されている。
このような構成によれば、表示素子４をスイツチング
駆動する第１のトランジスタ3aもしくは第２のトランジ
スタ3bの一方が、オン電流が小となる欠陥が発生して
も、残る他方がオン電流を供給するので、黒点不良を発
生させることはなくなる。
駆動する第１のトランジスタ3aもしくは第２のトランジ
スタ3bの一方が、オン電流が小となる欠陥が発生して
も、残る他方がオン電流を供給するので、黒点不良を発
生させることはなくなる。
ここで、黒点不良となる確率を計算すると、今、画素
数が1000×1000個のフラツトデイスプレイには通常10個
程度の黒点不良があり、良品とはならない。ここで、前
述したようにトランジスタを並列接続した構成とする
と、オン電流が小となる欠陥トランジスタの数は20個で
あり、これらが同一の画素面に集まる確率が、画素が黒
点となる確率を与える。
数が1000×1000個のフラツトデイスプレイには通常10個
程度の黒点不良があり、良品とはならない。ここで、前
述したようにトランジスタを並列接続した構成とする
と、オン電流が小となる欠陥トランジスタの数は20個で
あり、これらが同一の画素面に集まる確率が、画素が黒
点となる確率を与える。
20（個）×19÷（２×106）＝1.9×10-4 すなわち、黒点画素に関する歩留りは約99.98％と計算
され、極めて有効である。
され、極めて有効である。
第３図は第２図で説明したトランジスタが並列接続さ
れた具体例を示す平面構成図であり、前述の図と同一符
号は同一部分を示す。同図において、駆動配線１と信号
配線２とが交差する２辺に、例えばアモルフアスシリコ
ンを活性層6a,6bとしソース電極7a,7bが接続されたトラ
ンジスタ3a,3bがそれぞれ形成され、ソース電極7a,7bは
表示素子の画素電極８に並列接続されて形成される。こ
のように形成されたトランジスタ3a,3bは信号配線２に
より活性層6a,6bの長手方向に対し垂直方向に電界が発
生する如く構成されており、駆動配線１により前述のオ
ン電流が制御される。また、第３図に示す様に信号配線
２の一部は駆動配線１と活性層6a,6bを挾んで重なる様
に設けられている。
れた具体例を示す平面構成図であり、前述の図と同一符
号は同一部分を示す。同図において、駆動配線１と信号
配線２とが交差する２辺に、例えばアモルフアスシリコ
ンを活性層6a,6bとしソース電極7a,7bが接続されたトラ
ンジスタ3a,3bがそれぞれ形成され、ソース電極7a,7bは
表示素子の画素電極８に並列接続されて形成される。こ
のように形成されたトランジスタ3a,3bは信号配線２に
より活性層6a,6bの長手方向に対し垂直方向に電界が発
生する如く構成されており、駆動配線１により前述のオ
ン電流が制御される。また、第３図に示す様に信号配線
２の一部は駆動配線１と活性層6a,6bを挾んで重なる様
に設けられている。
第４図は本発明の他の実施例を示す回路構成図であ
る。同図において、フラツトデイスプレイは、個々の画
素５″が第１のトランジスタ3aと第２のトランジスタ3b
とが直列接続して構成されている。
る。同図において、フラツトデイスプレイは、個々の画
素５″が第１のトランジスタ3aと第２のトランジスタ3b
とが直列接続して構成されている。
このような構成によれば、第１のトランジスタ3aもし
くは第２のトランジスタ3bのオフ電流が大となる不良を
発生しても直列接続された他のトランジスタがオフ特性
を保障するので、白点画素の発生を防止することができ
る。
くは第２のトランジスタ3bのオフ電流が大となる不良を
発生しても直列接続された他のトランジスタがオフ特性
を保障するので、白点画素の発生を防止することができ
る。
第５図は第４図で説明したトランジスタが直列接続さ
れた具体例を示す平面構成図であり、同図において、信
号配線２と画素電極８との間に、アモルフアスシリコン
を活性層6a,6bとした第１のトランジスタ3aと第２のト
ランジスタ3bとが直列接続されて形成される。
れた具体例を示す平面構成図であり、同図において、信
号配線２と画素電極８との間に、アモルフアスシリコン
を活性層6a,6bとした第１のトランジスタ3aと第２のト
ランジスタ3bとが直列接続されて形成される。
第６図は本発明のさらに他の実施例を示す回路構成図
である。同図において、フラツトデイスプレイは、個々
の画素５が第１のトランジスタ3aおよび第２のトラン
ジスタ3bが直列接続され、さらに第３のトランジスタ3c
および第４のトランジスタ3dが並列接続されて構成され
ている。すなわち、４個のトランジスタ3a,3b,3c,3dが
直列接続されて構成されている。
である。同図において、フラツトデイスプレイは、個々
の画素５が第１のトランジスタ3aおよび第２のトラン
ジスタ3bが直列接続され、さらに第３のトランジスタ3c
および第４のトランジスタ3dが並列接続されて構成され
ている。すなわち、４個のトランジスタ3a,3b,3c,3dが
直列接続されて構成されている。
このような構成によれば、直列接続された第１のトラ
ンジスタ3aおよび第２のトランジスタ3bにより白点不良
の発生を防止でき、並列接続された第３のトランジスタ
3cおよび第４のトランジスタ3dにより黒点不良の発生を
防止できる。すなわち、白点および黒点不良の発生を同
時に防止することができる。
ンジスタ3aおよび第２のトランジスタ3bにより白点不良
の発生を防止でき、並列接続された第３のトランジスタ
3cおよび第４のトランジスタ3dにより黒点不良の発生を
防止できる。すなわち、白点および黒点不良の発生を同
時に防止することができる。
第７図は第６図で説明したトランジスタが直並列接続
された具体例を示す平面構成図であり、同図において、
駆動配線１と信号配線２とが交差する２辺に、２組のト
ランジスタ3a,3bおび3c,3dが中間電極9a,9bにより接続
され、画素電極８に直並列接続されて形成される。
された具体例を示す平面構成図であり、同図において、
駆動配線１と信号配線２とが交差する２辺に、２組のト
ランジスタ3a,3bおび3c,3dが中間電極9a,9bにより接続
され、画素電極８に直並列接続されて形成される。
なお、前述した実施例においては、アクテイブ素子に
アモルフアスシリコンを活性層とする薄膜トランジスタ
を用いた場合について説明したが、ポリシリコンを活性
層とする薄層トランジスタを用いても同様の効果が得ら
れることは勿論である。
アモルフアスシリコンを活性層とする薄膜トランジスタ
を用いた場合について説明したが、ポリシリコンを活性
層とする薄層トランジスタを用いても同様の効果が得ら
れることは勿論である。
以上説明したように本発明によれば、表示素子の一画
素に複数個のスイツチングトランジスタを設けたことに
より、トランジスタの不良に起因する白点不良および黒
点不良等の画素欠陥を防止できるので、高品位の表示画
像が得られるなどの極めて優れた効果を有する。
素に複数個のスイツチングトランジスタを設けたことに
より、トランジスタの不良に起因する白点不良および黒
点不良等の画素欠陥を防止できるので、高品位の表示画
像が得られるなどの極めて優れた効果を有する。
第３図に示す様に活性層が分離された２つの薄膜トラ
ンジスタを用いているので、２つの薄膜トランジスタの
間に活性層が存在せず、光が当たることにより発生する
光電流を少なくすることができる。
ンジスタを用いているので、２つの薄膜トランジスタの
間に活性層が存在せず、光が当たることにより発生する
光電流を少なくすることができる。
また、第３図に示す様に、１つの画素内の全ての薄膜
トランジスタのゲートは上記画素に対応する１つの駆動
配線に接続され、上記画素内のすべての薄膜トランジス
タの活性層は上記画素に対応する１つの信号配線に接続
することにより１つの画素内に薄膜トランジスタを複数
設けても開口率を損なうことがない。
トランジスタのゲートは上記画素に対応する１つの駆動
配線に接続され、上記画素内のすべての薄膜トランジス
タの活性層は上記画素に対応する１つの信号配線に接続
することにより１つの画素内に薄膜トランジスタを複数
設けても開口率を損なうことがない。
第１図はアクテイブ・マトリツクス方式のフラツトデイ
スプレイを示す回路構成図、第２図，第３図は本発明に
よるフラツトデイスプレイの一実施例を示す要部回路
図，平面構成図、第４図，第５図は本発明の他の実施例
を示す要部回路図，平面構成図、第６図，第７図は本発
明のさらに他の実施例を示す要部回路図，平面構成図で
ある。 １……駆動配線、２……信号配線、3,3a,3b,3c,3d……
薄膜トランジスタ、４……表示素子、5,5′,5″,5…
…画素、6a,6b……活性層、7a,7b……ソース電極、８…
…画素電極、9a,9b……中間電極。
スプレイを示す回路構成図、第２図，第３図は本発明に
よるフラツトデイスプレイの一実施例を示す要部回路
図，平面構成図、第４図，第５図は本発明の他の実施例
を示す要部回路図，平面構成図、第６図，第７図は本発
明のさらに他の実施例を示す要部回路図，平面構成図で
ある。 １……駆動配線、２……信号配線、3,3a,3b,3c,3d……
薄膜トランジスタ、４……表示素子、5,5′,5″,5…
…画素、6a,6b……活性層、7a,7b……ソース電極、８…
…画素電極、9a,9b……中間電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 幹男 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 国藤 博文 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (56)参考文献 特開 昭56−77887（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数の駆動配線と、複数の信号配線を有
し、上記複数の駆動配線と上記複数の信号配線はマトリ
ックス状に配置され、上記複数の駆動配線と上記複数の
信号配線で囲まれた個々の領域にそれぞれ画素を形成
し、該各画素は表示素子とスイッチ素子を有し、該スイ
ッチ素子は活性層が分離された複数の薄膜トランジスタ
よりなり、１つの上記画素内の全ての上記薄膜トランジ
スタのゲートは上記画素に対応する１つの上記駆動配線
に接続され、１つの上記画素内の複数の上記薄膜トラン
ジスタの上記活性層は上記画素に対応する１つの上記信
号配線にそれぞれ接続され、上記薄膜トランジスタは上
記信号配線により上記活性層内に上記活性層の長手方向
に対し垂直方向に電界が発生する如く構成されることを
特徴とするフラットディスプレイ装置。 - 【請求項２】上記活性層は非晶質シリコンよりなること
を特徴とする特許請求の範囲第１項記載のフラットディ
スプレイ装置。 - 【請求項３】上記信号配線は上記活性層を挾んで上記駆
動配線と重なっていることを特徴とする特許請求の範囲
第１項記載のフラットディスプレイ装置。 - 【請求項４】上記薄膜トランジスタを上記駆動配線の分
岐した部分と、上記信号配線を分岐した部分にそれぞれ
設けたことを特徴とする特許請求の範囲第１項記載のフ
ラットディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231107A JPH0834760B2 (ja) | 1985-10-18 | 1985-10-18 | フラットディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231107A JPH0834760B2 (ja) | 1985-10-18 | 1985-10-18 | フラットディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6291993A JPS6291993A (ja) | 1987-04-27 |
| JPH0834760B2 true JPH0834760B2 (ja) | 1996-03-29 |
Family
ID=16918407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231107A Expired - Lifetime JPH0834760B2 (ja) | 1985-10-18 | 1985-10-18 | フラットディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834760B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
| JPH02108027A (ja) * | 1988-10-17 | 1990-04-19 | Sharp Corp | アクティブマトリクス基板 |
| JPH03121421A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 薄膜トランジスタアレイ基板 |
| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| CN100477247C (zh) | 1994-06-02 | 2009-04-08 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| US6627863B2 (en) | 2000-12-15 | 2003-09-30 | Mitutoyo Corporation | System and methods to determine the settings of multiple light sources in a vision system |
| JP6978845B2 (ja) * | 2017-03-23 | 2021-12-08 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
-
1985
- 1985-10-18 JP JP60231107A patent/JPH0834760B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6291993A (ja) | 1987-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |