JPH0836406A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】制御演算記憶部と、入出力手段の一個以上から
なるプログラマブルコントローラにおいて、制御演算記
憶部と入出力手段との間の信号線の数を減らしてプログ
ラマブルコントローラを小型化する。 【構成】プログラマブルコントローラPC10を制御演算記
憶部1Aと、制御演算記憶部1Aとの交信を一つの番地を並
列に伝送するアドレス・バスABと一つの番地で指定され
たデータを並列に伝送するデータ・バスDBとコントロー
ル・バスCBで行う第１入出力手段21と、制御演算記憶部
1Aとの交信可能な状態を直列信号線SL1 を経て送信され
る番地と入出力の区別を表す符号とによって確立し続い
て送受信するデータを直列信号線SL1 とSL2 によって行
う第２入出力手段B2A 以下の第２入出力手段とで構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御演算手段と記憶手
段とからなる制御演算記憶部と、入出力手段の１個以上
とから構成される、プログラマブルコントローラに関す
る。

【０００２】

【従来の技術】図６に従来の制御演算記憶部と、入出力
手段の１個以上とから構成されるプログラマブルコント
ローラの一例として、プログラマブルコントローラPC1
を示す。図６の(a) はプログラマブルコントローラPC1
のブロック図であり、図において、１は制御演算記憶
部、21と22とは入出力手段であって、プログラマブルコ
ントローラPC1 を構成する要素である。制御演算記憶部
１と入出力手段21とはボードB1に搭載され、入出力手段
22はボードB2に搭載され、ボードB1とボードB2とは一つ
のボードとして分割しないこともできるし、コネクタで
接続して２つの部分に分離することもできる。

【０００３】図６の(b) は、ボードB1とボードB2とさら
に図６の(a) においてボードB2の右に接続されるべきボ
ードB3とによって構成されたプログラマブルコントロー
ラPC1 の構造の一例を示す図である。ボードB1,B2,B3
は、プリント配線基板上に回路部品を搭載した構造の回
路であり、ボードB1,B2,B3は、プリント配線基板に配線
が作られたマザー・ボードMBと、各ボードとマザー・ボ
ードMBとを接続するコネクタとで接続されている。図で
はコネクタの内、ボードB1とマザー・ボードMBとを接続
するコネクタC1とC2とが示されている。図６の(c) はプ
ログラマブルコントローラPC1 の構造を示す他の例であ
り、ボードB1とボードB2とがコネクタC3で接続され２枚
のボードが重ねられた形態になっている。

【０００４】図７の(a) は図６の(a) に示した制御演算
記憶部１の内部を表すブロック図である。図において、
11は制御演算手段であり、12は記憶手段である。制御演
算記憶部１はこの２つの部分からなる。制御演算手段11
からは一つの番地を表す信号（以下の説明では番地信号
と略称する）が端子A0〜AMから並列に、それぞれの端子
に接続する信号線からなるアドレス・バスABを経て、記
憶手段12と制御演算記憶部１の外部に出力される。制御
演算手段11と記憶手段12および制御演算記憶部１の外部
とのデータの入出力は、端子D0〜DNに接続する信号線か
らなるデータ・バスDBを経由して、一つの番地で指定さ
れるデータを一つの単位として並列に行われる。端子CL
0 〜CLL は、入出力の時点を与えるなどの制御信号を入
出力する端子であり、それぞれの端子に接続する信号線
からなるコントロール・バスCLに接続する。制御演算手
段11は、アドレス・バスDBを経て番地信号を送信して交
信する相手を選択し、コントロール・バスCLを経由して
送受信する制御信号の制御のもとにデータ・バスDBを経
由してデータの入出力を行う。

【０００５】図７の(b) は入出力手段の一例としの入出
力手段21の内部を表すブロック図である。図において、
21は図６の(a) の入出力手段21と同一のものであり、入
出力手段21の主要部は入出力回路211 からなる。入出力
回路211 は、制御演算記憶部１からアドレス・バスABを
経て送信される番地信号が表す番地が、端子P00 〜P0N
からなるポートP0の番地か、端子P01 〜 P1Nからなるポ
ートP1の番地か、端子P20 〜P2N からなるポートP2の番
地に一致する場合に制御演算記憶部１との交信が可能な
状態となり、コントロール・バスCLを経て端子WRに信号
値０が入力されると、制御演算記憶部１からデータ・バ
スDBを経て出力されるデータを制御演算記憶部１からの
番地信号で指定されているポートに出力する。また、上
述の手順により制御演算記憶部１との交信が可能となっ
た状態で、コントロール・バスCLを経て端子RDに信号値
０が入力されると、入出力手段21は、制御演算記憶部１
からの番地信号で指定されているポートに入力されてい
る外部からのデータを入力し、入力したデータを、デー
タ・バスDBを経て制御演算記憶部１に送信する。

【０００６】

【発明が解決しようとする課題】プログラマブルコント
ローラは、シーケンス制御を主とする制御装置として非
常に広い範囲に使用されるようになり、それだけにプロ
グラマブルコントローラは小型化して、できるだけ小さ
い空間に設置することが要求されている。ところが前述
のとおりに、従来の制御演算記憶部と入出力手段とから
なるプログラマブルコントローラにおいては、制御演算
記憶部と入出力手段との間の信号の伝送は、一つの番地
を表すビット数に等しい数の信号線からなるアドレス・
バスと、一つの番地で指定されるデータを構成するビッ
ト数に等しい数の信号線からなるデータ・バスと、制御
信号を伝送するコントロール・バスを経由して行われ
る。アドレス・バスを構成する信号線の数は、入出力手
段のそれぞれと各入出力手段から外部に接続する信号線
の数の増加に対応して増加する必要があり、データ・バ
スは、文字や数を表すのに好都合な本数として８本、16
本などの信号線によって構成される。この様にして制御
演算記憶部と入出力手段とを結ぶ信号線の数はかなりな
本数に達するから、信号線がプログラマブルコントロー
ラの回路を形成するプリント配線板上に占める面積がプ
リント配線板全体の面積の半分以上に達することも珍し
くなく、プリント配線板上での配線が占める面積が、プ
ログラマブルコントローラを小型化するための大きい障
害になっている。

【０００７】以上に述べた事情に鑑み、本発明の目的
は、小型化のための障害となっている信号線の本数を減
らして、より小型なプログラマブルコントローラを提供
することである。

【０００８】

【課題を解決するための手段】前述の目的を達成するた
め、本発明によれば、制御演算手段と記憶手段とからな
る制御演算記憶部と、第１の入出力手段の１個以上と、
第２の入出力手段の１個以上または、制御演算記憶部と
第２入出力手段の１個以上第２から構成されるプログラ
マブルコントローラにおいて、第１入出力手段は制御演
算記憶部から一つの時点で一つの番地を並列に伝送する
アドレス・バスを経て出力される番地信号と、制御演算
記憶部からコントロール・バスを経て出力される制御信
号とによって交信可能となり、制御演算記憶部との間で
番地信号で指定される単位のデータを一つの時点で並列
に伝送するデータ・バスを経て交信するものであり、第
２入出力手段は制御演算記憶部から２本の信号線からな
る直列信号線を経由して出力される番地信号と制御を表
す符号とにによって交信可能となり、制御演算記憶部と
の間で直列信号線を経由してデータを入出力するもので
あることを特徴とする。

【０００９】また、第２入出力手段と制御演算記憶部と
の交信は、第２入出力手段を選択する、制御演算記憶部
から選択信号線を経て出力される選択信号と、ビット単
位に同期させてデータを移動させるための制御演算記憶
部から出力されるクロック信号とによって行う第２入出
力手段と制御演算記憶部との交信は、第２入出力手段を
選択する、制御演算記憶部から選択信号線を経て出力さ
れる選択信号と、ビット単位に同期させてデータを移動
させるための制御演算記憶部から出力されるクロック信
号とによって行うと好適である。

【００１０】さらに、高速伝送用直列信号線を経由す
る、第２入出力手段と制御演算記憶部との間の信号の伝
送速度より早い伝送速度の直列信号により、制御演算記
憶部と交信する第３の入出力手段を備えると好適であ
る。

【００１１】

【作用】制御演算記憶部から第１入出力手段を介して外
部にデータを出力する場合は、制御演算記憶部はアドレ
ス・バスを経由して第１入出力手段に第１入出力手段を
選択する番地信号を出力し、外部に出力するデータをデ
ータ・バスを経由して第１入出力手段に送出し、続いて
コントロール・バスを経由してデータ出力の時点を与え
る制御信号を出力する。第１入出力手段は、番地信号を
入力されて制御演算記憶部との交信が可能となり、制御
信号によって与えられた時点で、データ・バスを経由し
て入力されているデータを外部に出力する。制御演算記
憶部に第１入出力手段を介してデータを入力する場合
は、制御演算記憶部は、データを出力する場合と同様に
して、番地信号を出力して第１入出力手段と交信可能な
状態をつくり、制御信号を出力して第１入出力手段に外
部から入力されているデータを入力させ、第１入出力手
段に入力された外部のデータをデータ・バスを経由して
入力する。

【００１２】制御演算記憶部から第２入出力手段を介し
て外部にデータを出力する場合は、制御演算記憶部は先
ず直列信号線を経由して第２入出力手段に第２入出力手
段を指定する番地信号とデータの出力を意味する符号と
を出力し、続けてデータを１ビットづつ直列に出力す
る。第２入出力手段は入力された番地が自入出力手段に
対するものであり、符号が出力を意味するものであるの
で、続けて送信されてくるデータを入力する。第２入出
力手段はこのデータの入力が完了すると外部に入力され
たデータを出力する。制御演算記憶部から第２入出力手
段を介して外部のデータを入力する場合は、制御演算記
憶部は先ず直列信号線を経由して第２入出力手段に第２
入出力手段を指定する番地信号とデータの入力を意味す
る符号とを出力する。第２入出力手段は入力された番地
が自入出力手段に対するものであり、符号が入力を意味
するものであるので、外部のデータを入力し、続けて入
力されたデータを直列信号線を経由して１ビットづつ出
力し、このデータが制御演算記憶部に入力される。

【００１３】また、請求項２に記載の本発明によるプロ
グラマブルコントローラにおいては、制御演算記憶部か
ら第２入出力手段を介してデータを外部に出力する場合
には、制御演算記憶部から選択信号線を経由して出力用
の第２入出力手段を選択する信号を送信する。出力用の
第２入出力手段はこの信号を入力されて制御演算記憶部
との交信が可能な状態になる。この状態で制御演算記憶
部は出力すべきデータを直列信号線を経由して１ビット
づつ出力用の第２入出力手段に送信する。出力用の第２
入出力手段はこのデータを制御演算記憶部から送信され
てくるクロック信号に同期させて入力し、入力が完了す
ると入力したデータを外部に出力する。制御演算記憶部
から第２入出力手段を介してデータを外部から入力する
場合は、出力用の第２入出力手段に対する場合と同様に
して、制御演算記憶部は入力用の第２入出力手段を選択
する。選択された入力用の第２入出力手段は外部からデ
ータを入力した後、制御演算記憶部から送信されてくる
クロック信号に同期させて外部から入力したデータを１
ビット出力し、このデータを制御演算記憶部が入力す
る。

【００１４】さらに、請求項３に記載の本発明のプログ
ラマブルコントローラにおいては、第３入出力手段が設
けられており、第３入出力手段は第２入出力手段と同様
な方法で、高速伝送用直列信号線を経由して、制御演算
記憶部と高速なデータの交信を行う。

【００１５】

【実施例】

（実施例１）以下の実施例の説明においては、信号は０
または１のどららかに対応する２値信号を表し、端子符
号と同じ符号の信号は、同符号の端子に入出力する信号
を表すものとする。

【００１６】図１の(a) は本発明によるプログラマブル
コントローラの一実施例の主要部を表すブロック図であ
る。図において、PC10はプログラマブルコントローラで
あり、制御演算記憶部1Aと第２の入出力手段としての入
出力手段21（以下の説明では第２入出力手段21と称す
る）を搭載するボードB1A と、第２の入出力手段として
の入出力手段31（以下の説明では第２入出力手段31と称
する）を搭載するボードB2A と、同じく第２の入出力手
段としての入出力手段32（以下の説明では第２入出力手
段32と称する）を搭載するボードB3A とからなり、ボー
ドB1A 、ボードB2A 、ボードB3A はコネクタで接続され
る信号線SL1 とSL2 とからなる直列信号線によって接続
されている。制御演算記憶部1Aの端子A0〜AMにはアドレ
ス・バスABが接続され、制御演算記憶部1Aの端子D0〜DN
にはデータ・バスDBが接続され、制御演算記憶部1Aの端
子C0〜CLにはコントロール・バスCLが接続されていて、
これらのバスの機能は図６の(a) に示した同符号のもの
と同一である。 図１の(b)に制御演算記憶部1Aのブロ
ック図を示す。図において、1Aは制御演算記憶部であ
り、制御演算記憶部１と直列入出力回路13とから構成さ
れ、制御演算記憶１は図６に示した制御演算記憶部１と
同一のものである。直列入出力回路13は制御演算記憶部
１とアドレス・バスAB、データ・バスDB、コントロール
・バスCLを経由して接続されている。制御演算記憶部1A
から直列に外部にデータを出力する場合は、制御演算記
憶部1Aはアドレス・バスABを経て直列入出力回路13を指
定する番地を、データ・バスDBを経て出力すべきデータ
を直列入出力回路13に出力し、続けてコントロール・バ
スCLを経て直列入出力回路13にデータ・バスDB上のデー
タを格納させる時点を与える制御信号を送信する。直列
入出力回路13は番地信号を入力されて制御演算記憶部１
との交信が可能となり、制御信号を入力されると制御演
算記憶部から出力されたデータを直列入出力回路13のレ
ジスタRTM に格納する。直列入出力回路13は、レジスタ
RTM にデータが格納されたことを条件にして、レジスタ
RTM の内容を直列信号線SL1 に接続する端子SND に１ビ
ットづつ所定の周期で送出する。外部から制御演算記憶
部1Aへのデータの入力は次に述べるとおりに行われる。
先ず直列信号線SL2 に外部から信号の伝送を知らせるこ
とを表す信号値０（以下の説明ではスタート・ビットと
称する）が入力される。直列入出力回路13はスタート・
ビットが入力されるとスタート・ビットに続くデータを
１ビットづつ順次入力してレジスタRCV に格納し、デー
タの入力が完了するとコントロール・バスCLを経て制御
演算記憶部1Aにデータが入力されたことを表す信号を出
力する。制御演算記憶部１は、この信号が入力されると
データを出力した場合と同様にして直列入出力回路13と
の間の交信が可能な状態を確立してレジスタRCV の内容
をデータ・バスDBを経由して入力する。

【００１７】図１の(c) に第２入出力手段手段31のブロ
ック図を示す。なお、第２入出力手段32も、制御演算記
憶部1Aとのデータの交信に関する構成はこの図に示すも
のと同様である。第２入出力手段は外部にデータを出力
している時点を除いては、常時直列信号線SL1 から送信
開始を表すスタート・ビットが入力されることを待つ状
態になっている。スタート・ビットが入力されると第２
入出力手段31はスタート・ビットに続いて所定の周期で
１ビットづつ入力されるデータをレジスタRTSに格納
し、レジスタRTS に格納されたデータが送信を表す符号
を含み、かつ第２入出力手段31の端子P00 〜P0N を出力
端子とするポートP0の番地を表すデータを含む場合は、
続いて送信されてくるデータを受信してレジスタRTS に
格納し、番地に続くデータの格納が完了するとレジスタ
RTS の内容をポートP0にビット単位に端子P00 〜P0N に
対応させて並列に出力する。スタート・ビットに続いて
入力されたデータが受信を表す符号を含み、端子P10 〜
P1N を入力信号端子とするポートP1の番地を含む場合
は、直列入出力回路31はポートP1に入力されているデー
タをレジスタRRS に入力し、入力されたレジスタRRS の
内容を１ビットづつ直列信号線SL2 を経て制御演算記憶
部1Aに送信する。

【００１８】図２に図１の(b) に示した直列入出力回路
13の出力回路部分の回路図を示す。図において、13B は
並列入力直列出力のシフトレジスタであり、13A はシフ
トレジスタ13B のレジスタ制御回路であって、端子SPC
に入力される信号が１になり、制御演算記憶部1A（図１
の(a) 参照）からデータ・バスDBを経由して入力される
データをシフトレジスタ13B に並列に入力する。13C は
制御演算記憶部1Aからアドレス・バスABを経由して入力
される番地信号をデコードし、番地信号が表す番地が直
列入出力回路13を指定する番地であるならば、出力端子
Y0の信号を１にする。13D は制御回路であって、デコー
ド回路13C の端子Y0から入力される信号が１にであり、
制御演算記憶部1Aからコントロール・バスCBの内の信号
線WRを経由して入力される信号WRが０になるとレジスタ
制御回路13A の端子SPC への信号を１にし、信号WRが０
から１に変化すると端子COの信号を１にする。13F はク
ロック回路であって、制御回路13D の端子COからの信号
が１になると、制御演算記憶部1Aからコントロール・バ
スCBの内の信号線CLK を経由して入力されるクロック信
号CLK を分周して所定の周期のパルスを出力するクロッ
ク回路である。制御演算記憶部1Aから直列入出力回路13
を介してのデータの出力は次のとおりに行われる。先ず
制御演算記憶部1Aは直列入出力回路13を指定する番地信
号をアドレス・バスABに出力する。この番地信号は直列
入出力回路13のデコード回路13C に入力され、端子Y0か
ら制御回路13D に出力する信号を１にする。次いで制御
演算記憶部1Aは送信すべきデータをデータ・バスDBを経
由して直列入出力回路13に送信しこのデータがレジスタ
制御回路13A に入力される。さらに続いて制御演算記憶
部1Aは信号線WRを経由する信号を０にする。制御回路13
D はデコード回路の端子Y0から入力される信号が１であ
るので、信号WRが０になった時点でレジスタ13Aの端子S
PC の信号を１にする。この結果制御演算記憶部1Aから
データ・バスDBを経由して入力されているデータがレジ
スタ制御回路13A によってシフトレジスタ13B に格納さ
れる。制御回路13D は信号WRが０から１に戻るとレジス
タ制御回路の端子SPC の信号を０にし続いて端子COの信
号を１にする。クロック回路13F は制御回路13D の端子
COからの信号が１になると所定周期のパルスを出力す
る。シフトレジスタ13B は端子CKにクロック回路からの
パルスを入力されるとこのパルスに同期してシフトレジ
スタ13B に格納されているデータを１ビットづつ信号線
SL1 に接続する端子に送出する。クロック回路13F はシ
フトレジスタ13B に格納されるデータのビット数に等し
い数のパルスの送出が終わると、制御回路13D の端子CI
に出力する信号を１にするとともに、パルスの送出を停
止する。制御回路13D は端子CIに信号値１が入力される
と制御演算記憶部1Aに接続するコントロール・バスの内
の一つの信号線RDY を経由して送信する信号RDY を１に
し、制御演算記憶部1Aにデータ送信の完了を知らせる。
直列入出力回路13の信号線SL2 からの入力回路も、上述
の出力回路と同様な手法によって作られているので詳細
な説明は省略する。また入出力手段31C,32C についての
直列信号線に接続する入出力回路の構成も上述した入出
力回路13と同様な手法によって作られているので詳述を
省略する。

【００１９】以上に説明したプログラマブルコントロー
ラPC10の構成により、プログラマブルコントローラPC10
の制御演算記憶部1Aと各入出力手段との間の交信は次の
とおりに行われる。即ち、制御演算手段1Aと第１入出力
手段との交信はアドレス・バスABとデータ・バスDBとコ
ントロール・バスCBを経由する番地単位の並列信号で行
われ、制御演算手段1Aと第２入出力手段との交信は信号
線SL1 と信号線SL2 との２本の信号線からなる直列信号
線によって行われる。 （実施例２）図３に本発明の他の実施例を示す。図にお
いて、PC11はプログラマブルコントローラであり、制御
演算記憶部1Bと、図外の第２入出力手段21とを搭載する
ボードB1B と、第２の入出力手段としての入出力手段31
B 以下の説明では第２入出力手段31B と称する）を搭載
するボードB2B と、第２の入出力手段としての入出力手
段32B （以下の説明では第２入出力手段32B と称する）
を搭載するボードB3Bとからなる。制御演算記憶部1Bは
端子SEL0,SEL1,CKを経て出力する信号を有する点を除
き、図１に示した制御演算記憶部1Aと同一である。端子
SEL0と端子SEL1から出力される信号は、番地信号を制御
演算記憶部1Bの内部でデコードして生成された信号であ
り、第２入出力手段の内の一つを選択する信号である。
本実施例では、この選択信号を出力する端子が２個であ
るので、４個までの第２入出力手段を区別して選択する
ことができる。端子CKは第２入出力手段31B と32B など
の内部の回路を制御演算記憶部1Bの内部回路に同期して
動作させるためのパルス信号CKを出力する端子である。

【００２０】図４の(a) に図３に示した第２入出力手段
31B のブロック図を示す。第２入出力手段31B は、直列
入力並列出力のシフトレジスタ32A とスリーステートバ
ッファ32B と制御回路32C とからなり、制御演算記憶部
1B（図２を参照）から入力データを外部に出力する回路
である。データの出力は次に説明するとおりに行われ
る。制御演算記憶部1Bは端子SEL0,SEL1 から選択信号SE
L0,SEL1 を出力し、クロック信号CKを出力するととも
に、クロック信号CKに同期させて１ビットづつ信号線SL
1 を経由して第２入出力手段31B に出力する。選択信号
SEL1,SEL2 が第２入出力手段31B の制御回路32C に入力
され、この信号が第２入出力手段31B を指定する番地を
表しているので、制御回路32C はスリーステートバッフ
ァ32B の端子OEへの信号を０にし、制御演算記憶部1Bか
ら送信されてくるクロック信号CKをシフトレジスタ32A
に出力する。シフトレジスタ32A は端子CKにクロック信
号CKを入力されるとこの信号に同期してシフトレジスタ
32A 内のデータを右に１ビットづつシフトさせながら、
端子DIN から信号線SL1 を経由して送信されてくるデー
タを１ビットづつ入力する。制御回路32C はクロック信
号CKのパルス数で決まるビット数からなる一つのデータ
の入力が完了すると、シフトレジスタ32B へのパルスの
送信を停止し、スリーステートバッファ32B の端子OEの
信号を１にする。スリーステートバッファ32B は端子OE
に入力される信号が０の間はハイ・インピーダンスの状
態になって外部にデータを出力しないが、端子OEに入力
される信号が１になるとシフトレジスタ32A から並列に
出力されているデータを外部に出力する。

【００２１】図４の(b) に図３に示した第２入出力手段
32B のブロック図を示す。第２入出力手段32B は、並列
入力直列出力のシフトレジスタ32L とデータラッチ32M
と制御回路32N とからなり、外部から受信したデータを
制御演算記憶部1B（図３を参照）に出力する回路であ
る。データの入力は次に説明するとおりに行われる。制
御演算記憶部1Bは端子SEL0,SEL1 から選択信号SEL0,SEL
1 を出力する。選択信号SEL1,SEL2 が第２入出力手段32
B の制御回路32N に入力され、この信号が第２入出力手
段32B を指定する番地を表しているので、制御回路32N
はデータラッチ32M の端子ENに信号値１を出力する。デ
ータラッチ32M は端子ENに入力される信号値が１になる
と、外部から並列に入力されている信号PI0 〜PIN を入
力し記憶する。制御回路32N は続いて、制御演算記憶部
1Bが出力するパルス信号CKをシフトレジスタ32L の端子
CKに出力する。シフトレジスタ32L は端子CKにパルス信
号CKが入力されると、シフトレジスタ32L の内容を端子
DOUTに１ビットづつ左にシフトする。この結果、シフト
レジスタ32L の内容が直列信号線SL2 を経由して制御演
算記憶部1Bに送信される。データ送信の完了は、選択信
号が信号線SEL0,SEL1に入力されて以後のパルス信号CK
の数によって制御回路32N によって判定される。 （実施例３）図５に請求項３に記載の発明の一実施例を
示す。図において、PC12はプログラマブルコントローラ
であり、制御演算記憶部1Cを搭載するボード1Cと、第２
の入出力手段としての入出力手段31（以下の説明では第
２入出力手段31と称する）を搭載するボードB2C と、第
３の入出力手段としての入出力手段32C 以下の説明では
第３入出力手段32C と称する）を搭載するボードB3C と
からなる。

【００２２】制御演算記憶部1Cは、第２入出力手段31と
の交信を端子SND に接続する信号線SL1 と端子RCV に接
続する信号線SL2 とからなる直列信号線で行い、第３入
出力手段32C との交信を端子SNDHに接続する信号線SLH1
と端子RCVHに接続する信号線SLH2とからなる高速伝送用
直列信号線で行う。制御演算記憶部1Cと第２入出力手段
31との交信は、図１の(a) に示した制御演算記憶部1Aと
第２入出力手段31との交信と同一方法で同一送信速度で
行われる。高速伝送信号線SLH1とSLH2とに接続する回路
は、信号線SL1 と信号線SL2 とに接続する回路に比較し
て、高速のデジタル信号を扱うために回路を構成する素
子の動作の同期をとるためのクロック信号の周波数が高
められ、ノイズと信号との区別が失われない様にする対
策がなされており、制御演算記憶部1Cと第３入出力手段
32C との間の交信の方法は制御演算記憶部1Cと第２入出
力手段31との間の交信の方法と同様であるが、早い速度
で交信が行われる。

【００２３】

【発明の効果】以上に説明したとおり、本発明は、制御
演算手段と記憶手段とからなる制御演算記憶部と、第１
の入出力手段の１個以上と、第２の入出力手段の１個以
上または、制御演算記憶部と第２入出力手段の１個以上
第２から構成されるプログラマブルコントローラにおい
て、第１入出力手段は制御演算記憶部から一つの時点で
一つの番地を並列に伝送するアドレス・バスを経て出力
される番地信号と、制御演算記憶部からコントロール・
バスを経て出力される制御信号とによって交信可能とな
り、制御演算記憶部との間で番地信号で指定される単位
のデータを一つの時点で並列に伝送するデータ・バスを
経て交信するものであり、第２入出力手段は制御演算記
憶部から２本の信号線からなる直列信号線を経由して出
力される番地信号と制御を表す符号とにによって交信可
能となり、制御演算記憶部との間で直列信号線を経由し
てデータを入出力するものであるので、制御演算記憶部
と第２入出力手段のみでプログラマブルコントローラを
構成する場合は、入出力手段と制御演算記憶部とを接続
する信号線は２本のみで済むから配線のための空間が大
幅お節約されて小型のプログラマブルコントローラが提
供される効果が生まれる。また、第１入出力手段は制御
演算記憶部の近傍に配置して画像処理の様な高速なデー
タの入出力に使用し、制御演算記憶部と２本の直列信号
線のみで接続される第２入出力手段は、第１入出力手段
の外側に配置して操作スイッチや電磁接触器などの低速
な入出力機器に使用すると、機能の低下をきたすことな
く、配線の為の空間が大幅に節約された小型のプログラ
マブルコントローラが提供される効果がある。

【００２４】また、本発明において、第２入出力手段と
の交信は、第２入出力手段を選択する、制御演算記憶部
から選択信号線を経て出力される選択信号と、ビット単
位に同期させてデータを移動させるための制御演算記憶
部から出力されるクロック信号とによって行うようにす
ると、簡単な構造の入出力手段で構成され、かつデータ
を伝送するための信号線が直列信号線の２本のみで構成
された小型のプログラマブルコントローラが提供される
効果がある。

【００２５】さらにまた、高速伝送用直列信号線を経由
する、第２入出力手段と制御演算記憶部との間の信号の
伝送速度より早い伝送速度の直列信号により、制御演算
記憶部と交信する第３の入出力手段を備えると、高速の
データの入出力が必要とされる制御対象へのデータの入
出力には第３入出力手段を使用し、低速のデータ処理で
よい制御対象については第２入出力手段を使用すること
により、制御対象に適合した小型のプログラマブルコン
トローラが提供される効果がある。

【図面の簡単な説明】

【図１】本発明によるプログラマブルコントローラの一
実施例を示す図であって、(a)はプログラマブルコント
ローラの主要部を表すブロック図、(b) は制御演算記憶
部のブロック図、(c) は制御演算記憶部の直列入出力回
路のブロック図

【図２】図１の(b) に示した直列入出力回路の細部を示
す回路図

【図３】請求項２に記載の本発明によるプログラマブル
コントローラの一実施例のブロック図

【図４】図３のブロック図に示した入出力手段のブロッ
ク図であって、(a) は出力用の第２入出力手段のブロッ
ク図、(b) は入力用の第２入出力手段のブロック図

【図５】請求項３に記載の本発明によるプログラマブル
コントローラの一実施例のブロック図

【図６】従来の制御演算記憶部と入出力手段とから構成
されたプログラマブルコントローラの一例を示した図で
あり、(a) はプログラマブルコントローラのブロック
図、(b) は(a) に示したプログラマブルコントローラの
構造の一つの例を表した図、(c) は(a) に示したプログ
ラマブルコントローラの構造の他の例を表した図

【図７】図６に示したプログラマブルコントローラの構
成要素を示す図であって、(a)は図６の(a) に示した制
御演算記憶部のブロック図、(b) は図６の(a) に示した
入出力手段のブロック図

【符号の説明】

１,1A 制御演記憶部 21 第１入出力手段 31,32 第２入出力手段 13 直列入出力回路 B1A,B2A,B3A ボード AB アドレス・バス DB データ・バス CB コントロール・バス SL1,SL2 直列信号線

Claims (3)

【特許請求の範囲】
1. 【請求項１】制御演算手段と記憶手段とからなる制御演
   算記憶部と、第１の入出力手段の１個以上と、第２の入
   出力手段の１個以上または、前記制御演算記憶部と前記
   第２入出力手段の１個以上第２から構成されるプログラ
   マブルコントローラにおいて、 前記第１入出力手段は前記制御演算記憶部から一つの時
   点で一つの番地を並列に伝送するアドレス・バスを経て
   出力される番地信号と、前記制御演算記憶部からコント
   ロール・バスを経て出力される制御信号とによって交信
   可能となり、前記制御演算記憶部との間で前記番地信号
   で指定される単位のデータを一つの時点で並列に伝送す
   るデータ・バスを経て交信するものであり、前記第２入
   出力手段は前記制御演算記憶部から２本の信号線からな
   る直列信号線を経由して出力される番地信号と制御を表
   す符号とにによって交信可能となり、前記制御演算記憶
   部との間で前記直列信号線を経由してデータを入出力す
   るものであることを特徴とするプログラマブルコントロ
   ーラ。
2. 【請求項２】請求項１に記載のプログラマブルコントロ
   ーラにおいて、第２入出力手段との交信は、前記第２入
   出力手段を選択する、前記制御演算記憶部から選択信号
   線を経て出力される選択信号と、ビット単位に同期させ
   てデータを移動させるための前記制御演算記憶部から出
   力されるクロック信号とによって行うことを特徴とする
   プログラマブルコントローラ。
3. 【請求項３】請求項１に記載のプログラマブルコントロ
   ーラにおいて、高速伝送用直列信号線を経由する、第２
   入出力手段と制御演算記憶部との間の信号の伝送速度よ
   り早い伝送速度の直列信号により、前記制御演算記憶部
   と交信する第３の入出力手段を備えることを特徴とする
   プログラマブルコントローラ。