JPH0836438A - デジタル信号処理システムのクロック供給回路 - Google Patents
デジタル信号処理システムのクロック供給回路Info
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- JPH0836438A JPH0836438A JP6172676A JP17267694A JPH0836438A JP H0836438 A JPH0836438 A JP H0836438A JP 6172676 A JP6172676 A JP 6172676A JP 17267694 A JP17267694 A JP 17267694A JP H0836438 A JPH0836438 A JP H0836438A
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- Japan
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- circuit
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 32
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】基準デバイス内で内部クロックに対するデータ
の遅延時間を短縮すると共に、周辺デバイスに対し十分
な入力ホールド時間を確保して、複数のデバイス間で高
速クロックに基づくデータ転送を可能にする。 【構成】基準クロック発生回路を内蔵する基準デバイス
２に、複数の周辺デバイス１，３，４を接続して成るデ
ジタル信号処理システムにおいて、基準クロック発生回
路からのクロックをクロック出力回路１４を介してクロ
ック出力端子１５に送出し、これを周辺デバイスに供給
すると共に、クロック出力回路１４にクロック入力回路
２１を接続し、ここから出力されるクロックを基準デバ
イスの内部回路に供給する。
の遅延時間を短縮すると共に、周辺デバイスに対し十分
な入力ホールド時間を確保して、複数のデバイス間で高
速クロックに基づくデータ転送を可能にする。 【構成】基準クロック発生回路を内蔵する基準デバイス
２に、複数の周辺デバイス１，３，４を接続して成るデ
ジタル信号処理システムにおいて、基準クロック発生回
路からのクロックをクロック出力回路１４を介してクロ
ック出力端子１５に送出し、これを周辺デバイスに供給
すると共に、クロック出力回路１４にクロック入力回路
２１を接続し、ここから出力されるクロックを基準デバ
イスの内部回路に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のデバイス間で基
準クロックに基づいてデータの授受を行うデジタル信号
処理システム。
準クロックに基づいてデータの授受を行うデジタル信号
処理システム。
【０００２】
【従来の技術】一般に、デジタル信号処理システムは、
複数のデバイスから構成されこれらのデバイス間でデー
タの授受を行って、所定の処理を行う。図５は、デジタ
ル信号処理システムの一例を示すもので、ＡＤコンバー
タ（ＡＤＣ）１、デジタルシグナルプロセッサ（ＤＳ
Ｐ）２、メモリ３、ＤＡコンバータ（ＤＡＣ）４からな
り、ＤＳＰ２は外部に接続される水晶発振器からマスタ
クロックを入力して基準クロックを発生する基準クロッ
ク発生回路５を備えている。そして、この基準クロック
を周辺デバイス１、３、４に供給し、この基準クロック
に同期してデバイス間のデータのやりとりを実行してい
る。
複数のデバイスから構成されこれらのデバイス間でデー
タの授受を行って、所定の処理を行う。図５は、デジタ
ル信号処理システムの一例を示すもので、ＡＤコンバー
タ（ＡＤＣ）１、デジタルシグナルプロセッサ（ＤＳ
Ｐ）２、メモリ３、ＤＡコンバータ（ＤＡＣ）４からな
り、ＤＳＰ２は外部に接続される水晶発振器からマスタ
クロックを入力して基準クロックを発生する基準クロッ
ク発生回路５を備えている。そして、この基準クロック
を周辺デバイス１、３、４に供給し、この基準クロック
に同期してデバイス間のデータのやりとりを実行してい
る。
【０００３】このようなデータのやりとりを安定して行
うために、各デバイスには、入力セットアップ時間Ｔｓ
ｕ、入力ホールド時間Ｔｈｄ、出力伝搬遅延時間Ｔｐ
ｄ、出力データホールド時間Ｔｄｈ等のタイミング仕様
が規定されており、システム構成時にはこれらの規定を
互いに満足するよう設計する必要がある。図６は、図５
におけるタイミング仕様を示すもので、図６アはＡＤコ
ンバータ１の出力仕様、図６イはＤＡコンバータ４の入
力仕様、図６ウはメモリ３の入力仕様、図６エはメモリ
３の出力仕様を表し、いずれも基準クロックの立ち上が
りからの時間により規定されている。
うために、各デバイスには、入力セットアップ時間Ｔｓ
ｕ、入力ホールド時間Ｔｈｄ、出力伝搬遅延時間Ｔｐ
ｄ、出力データホールド時間Ｔｄｈ等のタイミング仕様
が規定されており、システム構成時にはこれらの規定を
互いに満足するよう設計する必要がある。図６は、図５
におけるタイミング仕様を示すもので、図６アはＡＤコ
ンバータ１の出力仕様、図６イはＤＡコンバータ４の入
力仕様、図６ウはメモリ３の入力仕様、図６エはメモリ
３の出力仕様を表し、いずれも基準クロックの立ち上が
りからの時間により規定されている。
【０００４】ここで、ＤＳＰ２のような基準クロック発
生回路５を内蔵する基準デバイスの従来構成を図３に示
す。従来では、外部の水晶発振器からマスタクロックＣ
ＫＩＮがマスタクロック入力端子１０に印加され、これ
が入力回路１１を介してＮ分周回路１２に入力される。
ここで、マスタクロックはＮ分周されクロック出力回路
１３及びクロック出力回路１４を介してクロック出力端
子１５に送出され、ここからのクロック出力ＣＫＯＵＴ
が基準クロックとして、各周辺デバイス１、３、４に供
給される。
生回路５を内蔵する基準デバイスの従来構成を図３に示
す。従来では、外部の水晶発振器からマスタクロックＣ
ＫＩＮがマスタクロック入力端子１０に印加され、これ
が入力回路１１を介してＮ分周回路１２に入力される。
ここで、マスタクロックはＮ分周されクロック出力回路
１３及びクロック出力回路１４を介してクロック出力端
子１５に送出され、ここからのクロック出力ＣＫＯＵＴ
が基準クロックとして、各周辺デバイス１、３、４に供
給される。
【０００５】また、データ入力端子１６に入力されたデ
ータは、データ入力回路１７を介して内部回路１８に入
力され、ここで、所定の処理が施されてデータ出力回路
１９を介してデータ出力端子２０に送出される。そし
て、通常、内部回路１８には分周回路１２に接続された
クロック出力回路１３の出力クロックが、内部クロック
ＣＬＫとして供給される。
ータは、データ入力回路１７を介して内部回路１８に入
力され、ここで、所定の処理が施されてデータ出力回路
１９を介してデータ出力端子２０に送出される。そし
て、通常、内部回路１８には分周回路１２に接続された
クロック出力回路１３の出力クロックが、内部クロック
ＣＬＫとして供給される。
【０００６】尚、周辺デバイス１、３、４においても、
基準デバイス２と同様、入力段及び出力段には、インバ
ータを偶数段接続したクロック入力回路及び出力回路が
接続されている。
基準デバイス２と同様、入力段及び出力段には、インバ
ータを偶数段接続したクロック入力回路及び出力回路が
接続されている。
【０００７】
【発明が解決しようとする課題】従来の回路構成におい
て、先ず、周辺デバイスからデータを受け取る場合につ
いて説明する。図４に示すように、周辺デバイスは、ク
ロック出力端子１５からのクロック出力ＣＫＯＵＴ（図
４イ）を基準として、規定されたタイミング仕様Ｔｐ
ｄ，Ｔｄｈに従ってデータの出力を行い（図４ウ）、こ
れがデータ入力端子ＤＩＮに入力される。一方、基準デ
バイス２内では、内部クロックＣＬＫ（図４ア）により
動作が行われるが、クロック出力端子１５には多くの負
荷が接続され、また、内部クロックの導出点Ａとクロッ
ク端子１５との間にはクロック出力回路１４が挿入され
ているので、クロック出力ＣＫＯＵＴは内部クロックＣ
ＬＫに対して大きく遅延する。
て、先ず、周辺デバイスからデータを受け取る場合につ
いて説明する。図４に示すように、周辺デバイスは、ク
ロック出力端子１５からのクロック出力ＣＫＯＵＴ（図
４イ）を基準として、規定されたタイミング仕様Ｔｐ
ｄ，Ｔｄｈに従ってデータの出力を行い（図４ウ）、こ
れがデータ入力端子ＤＩＮに入力される。一方、基準デ
バイス２内では、内部クロックＣＬＫ（図４ア）により
動作が行われるが、クロック出力端子１５には多くの負
荷が接続され、また、内部クロックの導出点Ａとクロッ
ク端子１５との間にはクロック出力回路１４が挿入され
ているので、クロック出力ＣＫＯＵＴは内部クロックＣ
ＬＫに対して大きく遅延する。
【０００８】したがって、クロックタイミングの遅延ｔ
１、周辺デバイスでの出力遅延ｔｐｄ、基準デバイスで
の入力回路１７による遅延ｔ３とが、実効的に加算され
ることとなり、内部クロックＣＬＫが立ち上がった後、
内部データ入力端子ＤＩＮにおいてデータが有効になる
までの時間ｔは非常に長くなる（図４エ）。従って、ク
ロックが高速になると、この時間ｔは内部クロックの１
周期を越えてしまう恐れがあり、この場合には正常なデ
ータ転送が行えなくなるという問題がある。
１、周辺デバイスでの出力遅延ｔｐｄ、基準デバイスで
の入力回路１７による遅延ｔ３とが、実効的に加算され
ることとなり、内部クロックＣＬＫが立ち上がった後、
内部データ入力端子ＤＩＮにおいてデータが有効になる
までの時間ｔは非常に長くなる（図４エ）。従って、ク
ロックが高速になると、この時間ｔは内部クロックの１
周期を越えてしまう恐れがあり、この場合には正常なデ
ータ転送が行えなくなるという問題がある。
【０００９】一方、周辺デバイスへデータを出力する場
合は、基準デバイス内では早いタイミングの内部クロッ
クで動作しているため、その立ち上がり後すぐに内部デ
ータが出力され（図４オ）、データ出力端子２０から
は、図４カの如く内部データ出力がデータ出力回路１９
により遅延されて出力される。ところが、周辺デバイス
ではクロック出力ＣＫＯＵＴに基づきデータを入力する
ので、図４カに示すように周辺デバイスにおいては、十
分な入力ホールド時間Ｔｈｄが得られなくなってしま
う。
合は、基準デバイス内では早いタイミングの内部クロッ
クで動作しているため、その立ち上がり後すぐに内部デ
ータが出力され（図４オ）、データ出力端子２０から
は、図４カの如く内部データ出力がデータ出力回路１９
により遅延されて出力される。ところが、周辺デバイス
ではクロック出力ＣＫＯＵＴに基づきデータを入力する
ので、図４カに示すように周辺デバイスにおいては、十
分な入力ホールド時間Ｔｈｄが得られなくなってしま
う。
【００１０】
【課題を解決するための手段】本発明は、基準クロック
発生回路を内蔵する基準デバイスに、複数の周辺デバイ
スを接続し、前記基準クロック発生回路からの基準クロ
ックを前記周辺デバイスに供給して、該基準クロックに
同期して複数デバイス間でデータの授受を行うデジタル
信号処理システムにおいて、前記基準デバイス内で、生
成した基準クロックをクロック出力回路を介してクロッ
ク出力端子に送出し、該クロック端子から出力されるク
ロックを前記周辺デバイスに供給すると共に、前記クロ
ック出力回路の出力端にクロック入力回路を接続し、該
クロック入力回路から出力されるクロックを前記基準デ
バイス内の内部回路に供給するようにして、上記課題を
解決するものである。
発生回路を内蔵する基準デバイスに、複数の周辺デバイ
スを接続し、前記基準クロック発生回路からの基準クロ
ックを前記周辺デバイスに供給して、該基準クロックに
同期して複数デバイス間でデータの授受を行うデジタル
信号処理システムにおいて、前記基準デバイス内で、生
成した基準クロックをクロック出力回路を介してクロッ
ク出力端子に送出し、該クロック端子から出力されるク
ロックを前記周辺デバイスに供給すると共に、前記クロ
ック出力回路の出力端にクロック入力回路を接続し、該
クロック入力回路から出力されるクロックを前記基準デ
バイス内の内部回路に供給するようにして、上記課題を
解決するものである。
【００１１】
【作用】本発明では、基準デバイス内で、周辺デバイス
に供給されるクロックが、クロック入力回路を介して基
準デバイスの内部回路に供給され、このため、基準デバ
イス内で内部クロックに対するデータの遅延時間が短縮
され、周辺デバイスに対し十分な入力ホールド時間が確
保される。
に供給されるクロックが、クロック入力回路を介して基
準デバイスの内部回路に供給され、このため、基準デバ
イス内で内部クロックに対するデータの遅延時間が短縮
され、周辺デバイスに対し十分な入力ホールド時間が確
保される。
【００１２】
【実施例】図１は、本発明の実施例の構成を示す回路図
であり、図３の従来例と同一構成には同一符号を付して
いる。この実施例において従来例と異なる点は、内部ク
ロックＣＬＫの供給の仕方である。即ち、ここでは、ク
ロック出力端子１５へ送出するクロック出力回路１４の
クロック出力ＣＫＯＵＴを、クロック入力回路２１を介
して内部回路１８に内部クロックＣＬＫとして供給する
ようにしている。
であり、図３の従来例と同一構成には同一符号を付して
いる。この実施例において従来例と異なる点は、内部ク
ロックＣＬＫの供給の仕方である。即ち、ここでは、ク
ロック出力端子１５へ送出するクロック出力回路１４の
クロック出力ＣＫＯＵＴを、クロック入力回路２１を介
して内部回路１８に内部クロックＣＬＫとして供給する
ようにしている。
【００１３】以下、従来例と同様、周辺デバイスからデ
ータを受け取る場合と、周辺デバイスへデータを出力す
る場合について、図２を参照しながら説明する。先ず、
周辺デバイスからデータを受け取る場合、周辺デバイス
からはクロック出力ＣＫＯＵＴ（図２イ）に基づいて、
規定された出力タイミング仕様Ｔｐｄ，Ｔｄｈに従って
図２エのようにデータが入力される。そして、クロック
出力ＣＫＯＵＴはクロック入力回路２１でｔ５だけ遅延
され、データはデータ入力回路１７でｔ３だけ遅延され
る。よって、内部クロックＣＬＫ（図２ウ）が立ち上が
った後、内部データ入力端子ＤＩＮにおいて内部データ
が有効になるまでの時間ｔは、クロックの遅延分ｔ５と
データの遅延分ｔ３との差分だけ、Ｔｐｄからずれるこ
ととなり、遅延量は非常にわずかとなる。よって、上記
時間ｔは、クロックが高速になっても内部クロックＣＬ
Ｋの１周期を越えることはない。
ータを受け取る場合と、周辺デバイスへデータを出力す
る場合について、図２を参照しながら説明する。先ず、
周辺デバイスからデータを受け取る場合、周辺デバイス
からはクロック出力ＣＫＯＵＴ（図２イ）に基づいて、
規定された出力タイミング仕様Ｔｐｄ，Ｔｄｈに従って
図２エのようにデータが入力される。そして、クロック
出力ＣＫＯＵＴはクロック入力回路２１でｔ５だけ遅延
され、データはデータ入力回路１７でｔ３だけ遅延され
る。よって、内部クロックＣＬＫ（図２ウ）が立ち上が
った後、内部データ入力端子ＤＩＮにおいて内部データ
が有効になるまでの時間ｔは、クロックの遅延分ｔ５と
データの遅延分ｔ３との差分だけ、Ｔｐｄからずれるこ
ととなり、遅延量は非常にわずかとなる。よって、上記
時間ｔは、クロックが高速になっても内部クロックＣＬ
Ｋの１周期を越えることはない。
【００１４】尚、クロック入力回路２１とデータ入力回
路１７の伝搬遅延ｔ５とｔ３を、等しくするように回路
を構成するトランジスタのサイズ等を決定すれば、上記
時間ｔはＴｐｄと同一となる。即ち、周辺デバイスのタ
イミング仕様がそのまま周辺デバイス間のタイミング仕
様になり、周辺デバイスとのインターフェースの安定度
を判断する際、この判断が容易になる。
路１７の伝搬遅延ｔ５とｔ３を、等しくするように回路
を構成するトランジスタのサイズ等を決定すれば、上記
時間ｔはＴｐｄと同一となる。即ち、周辺デバイスのタ
イミング仕様がそのまま周辺デバイス間のタイミング仕
様になり、周辺デバイスとのインターフェースの安定度
を判断する際、この判断が容易になる。
【００１５】次に、周辺デバイスへデータを出力する場
合は、クロック出力ＣＫＯＵＴと内部クロックＣＬＫと
の遅延時間ｔ５と、内部データがデータ出力回路１９を
通してデータ出力端子２０から出力される際のデータ遅
延時間ｔ４との和が、周辺デバイスに対する入力ホール
ド時間Ｔｈｄになるので、従来に比べ、この時間は十分
長いものとなる。従って、高速動作が可能となる。
合は、クロック出力ＣＫＯＵＴと内部クロックＣＬＫと
の遅延時間ｔ５と、内部データがデータ出力回路１９を
通してデータ出力端子２０から出力される際のデータ遅
延時間ｔ４との和が、周辺デバイスに対する入力ホール
ド時間Ｔｈｄになるので、従来に比べ、この時間は十分
長いものとなる。従って、高速動作が可能となる。
【００１６】
【発明の効果】本発明によれば、基準デバイス内で内部
クロックに対するデータの遅延時間を短縮すると共に、
周辺デバイスに対し十分な入力ホールド時間を確保する
ことができ、このため、複数のデバイス間での高速クロ
ックに基づくデータ転送が可能になる。
クロックに対するデータの遅延時間を短縮すると共に、
周辺デバイスに対し十分な入力ホールド時間を確保する
ことができ、このため、複数のデバイス間での高速クロ
ックに基づくデータ転送が可能になる。
【図１】本発明の実施例の構成を示す回路図である。
【図２】実施例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図３】本発明の従来例の構成を示す回路図である。
【図４】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図５】デジタル信号処理システムの一例を示すブロッ
ク図である。
ク図である。
【図６】図５のシステムの動作を説明するためのタイミ
ングチャートである。
ングチャートである。
１ ＡＤコンバータ ２ ＤＳＰ ３ メモリ ４ ＤＡコンバータ ５ 基準クロック信号発生回路 １０ マスタクロック入力端子 １１、２１ クロック入力回路 １３、１４ クロック出力回路 １２ Ｎ分周回路 １５ クロック出力端子 １６ データ入力端子 １７ データ入力回路 １８ 内部回路 １９ データ出力回路 ２０ データ出力端子
Claims (1)
- 【請求項１】基準クロック発生回路を内蔵する基準デバ
イスに、複数の周辺デバイスを接続し、前記基準クロッ
ク発生回路からの基準クロックを前記周辺デバイスに供
給して、該基準クロックに同期して複数デバイス間でデ
ータの授受を行うデジタル信号処理システムにおいて、
前記基準デバイス内で、生成した基準クロックをクロッ
ク出力回路を介してクロック出力端子に送出し、該クロ
ック端子から出力されるクロックを前記周辺デバイスに
供給すると共に、前記クロック出力回路の出力端にクロ
ック入力回路を接続し、該クロック入力回路から出力さ
れるクロックを前記基準デバイス内の内部回路に供給す
るようにしたことを特徴とするデジタル信号処理システ
ムのクロック供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172676A JPH0836438A (ja) | 1994-07-25 | 1994-07-25 | デジタル信号処理システムのクロック供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172676A JPH0836438A (ja) | 1994-07-25 | 1994-07-25 | デジタル信号処理システムのクロック供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836438A true JPH0836438A (ja) | 1996-02-06 |
Family
ID=15946308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172676A Pending JPH0836438A (ja) | 1994-07-25 | 1994-07-25 | デジタル信号処理システムのクロック供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006349573A (ja) * | 2005-06-17 | 2006-12-28 | Nec Electronics Corp | 半導体装置のインタフェース回路及び測定方法 |
-
1994
- 1994-07-25 JP JP6172676A patent/JPH0836438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006349573A (ja) * | 2005-06-17 | 2006-12-28 | Nec Electronics Corp | 半導体装置のインタフェース回路及び測定方法 |
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