JPH0836483A - 除算装置 - Google Patents
除算装置Info
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- JPH0836483A JPH0836483A JP6173988A JP17398894A JPH0836483A JP H0836483 A JPH0836483 A JP H0836483A JP 6173988 A JP6173988 A JP 6173988A JP 17398894 A JP17398894 A JP 17398894A JP H0836483 A JPH0836483 A JP H0836483A
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- Japan
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- dividend
- circuit
- quotient
- value
- error
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Abstract
(57)【要約】
【目的】 除数より大きくかつ最も除数に近い２の乗数
で除算を行い、１度の演算で商に近い値を求めることに
より、演算回数を減少させ、高速に演算処理を行うこと
ができる作業性に優れた除算装置を提供することを目的
とする。 【構成】 被除数及び除数を入力する入力ポート１と、
入力された被除数に対して演算を行うかフィードバック
された誤差値を被除数として演算を行うか切替えを行う
切替え回路２と、前記切替え回路２から出力される値を
クロックに同期しながら保存するラッチ回路３と、被除
数と除数との商の近似値を出力する近似商出力回路４
と、近似値と被除数の誤差を算出する被除数誤差出力回
路５と、近似商をクロックに同期しながら加算していく
データ加算回路６と、誤差値及び加算値に対してデータ
補正を行い余り及び商を出力するデータ補正回路７と、
装置全体の制御を行うコントロール回路８とを備えてい
る構成を有している。
で除算を行い、１度の演算で商に近い値を求めることに
より、演算回数を減少させ、高速に演算処理を行うこと
ができる作業性に優れた除算装置を提供することを目的
とする。 【構成】 被除数及び除数を入力する入力ポート１と、
入力された被除数に対して演算を行うかフィードバック
された誤差値を被除数として演算を行うか切替えを行う
切替え回路２と、前記切替え回路２から出力される値を
クロックに同期しながら保存するラッチ回路３と、被除
数と除数との商の近似値を出力する近似商出力回路４
と、近似値と被除数の誤差を算出する被除数誤差出力回
路５と、近似商をクロックに同期しながら加算していく
データ加算回路６と、誤差値及び加算値に対してデータ
補正を行い余り及び商を出力するデータ補正回路７と、
装置全体の制御を行うコントロール回路８とを備えてい
る構成を有している。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回路における
除算装置に関するものである。
除算装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル回路の技術発達に伴
い、各種機器の性能向上を図るために、各種機器に搭載
する回路の演算処理速度の高速化が進められている。
い、各種機器の性能向上を図るために、各種機器に搭載
する回路の演算処理速度の高速化が進められている。
【０００３】以下に従来の除算装置について、図面を参
照しながら説明する。図３は従来の除算装置における除
算方法の一例を示す図である。最初に、回復形の除算方
法について説明する。まず、被除数Ｄと除数ｄの値の比
較を行い、除数ｄの方が大きい場合には商が桁あふれを
おこすために演算不能を表示して、被除数Ｄの方が大き
い場合には被除数Ｄから除数ｄを減算して部分剰余Ｒを
求める。ここで、被除数Ｄと除数ｄがともに正数である
とすると、部分剰余Ｒが正数ならば減算を行えたことに
なるので商ｑに１をたて、Ｒが負数ならば減算を行えな
かったことになるのでｑ＝０としてＲにｄを加算するこ
とにより元に戻す。次に、Ｒを１桁左シフトし、得られ
た部分剰余２Ｒに対してｄの減算を行い、同様にして新
しい部分剰余から次の商を求める。この操作を商が必要
な桁数になるまで繰り返す。この関係を一般的に表すと
次式になる。 （数１）Ｒi+1 ＝２Ｒ−ｑi+1 ×ｄ ここで、２Ｒi −ｄ≧０ならばｑi+1 ＝１ ２Ｒi −ｄ＜０ならばｑi+1 ＝０ である。商が全て求まると、その際の部分剰余が剰余の
下位の部分になる。符号と絶対値表現の場合には、商の
符号を決定して除算を終了する。
照しながら説明する。図３は従来の除算装置における除
算方法の一例を示す図である。最初に、回復形の除算方
法について説明する。まず、被除数Ｄと除数ｄの値の比
較を行い、除数ｄの方が大きい場合には商が桁あふれを
おこすために演算不能を表示して、被除数Ｄの方が大き
い場合には被除数Ｄから除数ｄを減算して部分剰余Ｒを
求める。ここで、被除数Ｄと除数ｄがともに正数である
とすると、部分剰余Ｒが正数ならば減算を行えたことに
なるので商ｑに１をたて、Ｒが負数ならば減算を行えな
かったことになるのでｑ＝０としてＲにｄを加算するこ
とにより元に戻す。次に、Ｒを１桁左シフトし、得られ
た部分剰余２Ｒに対してｄの減算を行い、同様にして新
しい部分剰余から次の商を求める。この操作を商が必要
な桁数になるまで繰り返す。この関係を一般的に表すと
次式になる。 （数１）Ｒi+1 ＝２Ｒ−ｑi+1 ×ｄ ここで、２Ｒi −ｄ≧０ならばｑi+1 ＝１ ２Ｒi −ｄ＜０ならばｑi+1 ＝０ である。商が全て求まると、その際の部分剰余が剰余の
下位の部分になる。符号と絶対値表現の場合には、商の
符号を決定して除算を終了する。
【０００４】次に、非回復形の除算方法について説明す
る。前述の回復形の除算方法では回復のための加算と次
の桁での減算を連続して行うために次式に示すように次
の桁での加算と同じことになる。 （数２）｛（２Ｒi −ｄ）＋ｄ｝×２−ｄ＝２（２Ｒi
−ｄ）＋ｄ 左辺は部分剰余（２Ｒi −ｄ）にｄを加えてから１ビッ
ト左シフトすることにより２倍して除数ｄを減算するこ
とを示している。一方、右辺は部分剰余の符号を判断
し、正数ならば次の桁の演算は除数ｄの減算を行い、負
数ならば次の桁で除数ｄの加算を行う。この操作を同様
に繰り返して、最後の桁の演算の場合にのみ部分剰余が
負数ならば除数ｄを加算して補正を行いその補正を行っ
た値を剰余とし、正数ならば補正を行わずに剰余とす
る。
る。前述の回復形の除算方法では回復のための加算と次
の桁での減算を連続して行うために次式に示すように次
の桁での加算と同じことになる。 （数２）｛（２Ｒi −ｄ）＋ｄ｝×２−ｄ＝２（２Ｒi
−ｄ）＋ｄ 左辺は部分剰余（２Ｒi −ｄ）にｄを加えてから１ビッ
ト左シフトすることにより２倍して除数ｄを減算するこ
とを示している。一方、右辺は部分剰余の符号を判断
し、正数ならば次の桁の演算は除数ｄの減算を行い、負
数ならば次の桁で除数ｄの加算を行う。この操作を同様
に繰り返して、最後の桁の演算の場合にのみ部分剰余が
負数ならば除数ｄを加算して補正を行いその補正を行っ
た値を剰余とし、正数ならば補正を行わずに剰余とす
る。
【０００５】尚、従来の除算装置では、回復形の除算方
法の場合には、ｎビットの除算を行うに当たり、ｎ回の
減算と平均してｎ／２回の加算が必要である。また、非
回復形の除算方法の場合にはｎ回の減算と平均してｎ／
２回の加算が必要であるが、回復のための加算を省略で
き、回復形の除算方法よりも演算時間を短縮することが
できる。
法の場合には、ｎビットの除算を行うに当たり、ｎ回の
減算と平均してｎ／２回の加算が必要である。また、非
回復形の除算方法の場合にはｎ回の減算と平均してｎ／
２回の加算が必要であるが、回復のための加算を省略で
き、回復形の除算方法よりも演算時間を短縮することが
できる。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、回復形の除算方法では回復のための加算を
行う必要があるためにｎビットの除算においてｎ回の減
算と、平均ｎ／２回の加算が必要である。また、非回復
形の除算方法ではｎビットの除算において、ｎ回の減算
と、平均ｎ／２回の加算が必要となり、１度の演算で商
の１桁分しか解を得ることができず演算処理速度が低下
するために作業性に欠けるという問題点を有していた。
の構成では、回復形の除算方法では回復のための加算を
行う必要があるためにｎビットの除算においてｎ回の減
算と、平均ｎ／２回の加算が必要である。また、非回復
形の除算方法ではｎビットの除算において、ｎ回の減算
と、平均ｎ／２回の加算が必要となり、１度の演算で商
の１桁分しか解を得ることができず演算処理速度が低下
するために作業性に欠けるという問題点を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、除数より大きくかつ最も除数に近い２の乗数で除算
を行い、１度の演算で商に近い値を求めることにより、
演算回数を減少させて高速に演算処理を行うことができ
る作業性に優れた除算装置を提供することを目的とす
る。
で、除数より大きくかつ最も除数に近い２の乗数で除算
を行い、１度の演算で商に近い値を求めることにより、
演算回数を減少させて高速に演算処理を行うことができ
る作業性に優れた除算装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の除算装置は、被除数と除数を入力する入力ポ
ートと、入力ポートから入力された被除数に対して演算
を行うか被除数誤差出力回路からフィードバックされた
誤差値を被除数として演算を行うか切替えを行う切替え
回路と、切替え回路から出力される値をクロックに同期
しながら保存するラッチ回路と、ラッチ回路に保存され
る被除数と除数との商の近似値を出力する近似商出力回
路と、近似商出力回路から出力される近似商をもとに入
力ポートから入力された被除数との誤差を算出する被除
数誤差出力回路と、近似商出力回路から出力される近似
商をクロックに同期しながら加算していくデータ加算回
路と、被除数誤差出力回路から出力される誤差値及びデ
ータ加算回路から出力される近似商の加算値に対してデ
ータ補正を行い余り及び商を出力するデータ補正出力回
路と、装置全体の制御を行うコントロール回路と、を備
えている構成を有している。
に本発明の除算装置は、被除数と除数を入力する入力ポ
ートと、入力ポートから入力された被除数に対して演算
を行うか被除数誤差出力回路からフィードバックされた
誤差値を被除数として演算を行うか切替えを行う切替え
回路と、切替え回路から出力される値をクロックに同期
しながら保存するラッチ回路と、ラッチ回路に保存され
る被除数と除数との商の近似値を出力する近似商出力回
路と、近似商出力回路から出力される近似商をもとに入
力ポートから入力された被除数との誤差を算出する被除
数誤差出力回路と、近似商出力回路から出力される近似
商をクロックに同期しながら加算していくデータ加算回
路と、被除数誤差出力回路から出力される誤差値及びデ
ータ加算回路から出力される近似商の加算値に対してデ
ータ補正を行い余り及び商を出力するデータ補正出力回
路と、装置全体の制御を行うコントロール回路と、を備
えている構成を有している。
【０００９】
【作用】この構成によって、入力ポートが被除数と除数
を入力し、切替え回路が入力ポートから入力された被除
数に対して演算を行うか後述の被除数誤差出力回路から
フィードバックされた誤差値を被除数として演算を行う
か切替えを行い、ラッチ回路が切替え回路から出力され
る値をクロックに同期しながら保存し、近似商出力回路
がラッチ回路に保存される被除数と除数との商の近似値
を出力し、被除数誤差出力回路が近似商出力回路から出
力される近似商をもとに入力ポートから入力された被除
数との誤差を算出し、データ加算回路が近似商出力回路
から出力される近似商をクロックに同期しながら加算
し、データ補正出力回路が被除数誤差出力回路から出力
される誤差値及びデータ加算回路から出力される近似商
の加算値に対してデータ補正を行い余り及び商を出力
し、コントロール回路が装置全体の制御を行うために、
除数より大きくかつ最も除数に近い２の乗数で除算を行
うので、１度の演算で商に近い値を求めることにより、
演算回数を減少させて演算処理速度を向上させることが
できる。
を入力し、切替え回路が入力ポートから入力された被除
数に対して演算を行うか後述の被除数誤差出力回路から
フィードバックされた誤差値を被除数として演算を行う
か切替えを行い、ラッチ回路が切替え回路から出力され
る値をクロックに同期しながら保存し、近似商出力回路
がラッチ回路に保存される被除数と除数との商の近似値
を出力し、被除数誤差出力回路が近似商出力回路から出
力される近似商をもとに入力ポートから入力された被除
数との誤差を算出し、データ加算回路が近似商出力回路
から出力される近似商をクロックに同期しながら加算
し、データ補正出力回路が被除数誤差出力回路から出力
される誤差値及びデータ加算回路から出力される近似商
の加算値に対してデータ補正を行い余り及び商を出力
し、コントロール回路が装置全体の制御を行うために、
除数より大きくかつ最も除数に近い２の乗数で除算を行
うので、１度の演算で商に近い値を求めることにより、
演算回数を減少させて演算処理速度を向上させることが
できる。
【００１０】
【実施例】以下本発明の一実施例における除算装置につ
いて、図面を参照しながら説明する。図１は本発明の一
実施例における除算装置の回路ブロック図であり、図２
は本発明の一実施例における除算装置のフローチャート
である。１は被除数Ｄと除数ｄの入力を行う入力ポー
ト、２は記入力ポート１より入力された被除数Ｄまたは
後述の被除数誤差出力回路５からフィードバックされた
誤差値を被除数として演算を行うか切替えを行う切替え
回路、３は切替え回路２から出力される値をクロックに
同期しながら保存するラッチ回路、４はラッチ回路３に
保存される被除数と除数との商の近似値を出力する近似
商出力回路、５は近似商出力回路４から出力される近似
商をもとに入力ポート１から入力された被除数との誤差
を算出する被除数誤差出力回路、６は近似商出力回路４
から出力される近似商をクロックに同期しながら加算し
ていくデータ加算回路、７は被除数誤差出力回路５から
出力される誤差値及びデータ加算回路６から出力される
加算値に対してデータ補正を行い余り及び商を出力する
データ補正回路、８は装置全体の制御を行うコントロー
ル回路である。
いて、図面を参照しながら説明する。図１は本発明の一
実施例における除算装置の回路ブロック図であり、図２
は本発明の一実施例における除算装置のフローチャート
である。１は被除数Ｄと除数ｄの入力を行う入力ポー
ト、２は記入力ポート１より入力された被除数Ｄまたは
後述の被除数誤差出力回路５からフィードバックされた
誤差値を被除数として演算を行うか切替えを行う切替え
回路、３は切替え回路２から出力される値をクロックに
同期しながら保存するラッチ回路、４はラッチ回路３に
保存される被除数と除数との商の近似値を出力する近似
商出力回路、５は近似商出力回路４から出力される近似
商をもとに入力ポート１から入力された被除数との誤差
を算出する被除数誤差出力回路、６は近似商出力回路４
から出力される近似商をクロックに同期しながら加算し
ていくデータ加算回路、７は被除数誤差出力回路５から
出力される誤差値及びデータ加算回路６から出力される
加算値に対してデータ補正を行い余り及び商を出力する
データ補正回路、８は装置全体の制御を行うコントロー
ル回路である。
【００１１】以上のように構成された本発明の除算装置
について、以下その動作を説明する。最初に、１０進数
の除算例として１４６３６３÷９３について説明する。
まず、この除算において除数９３を近似して１００で演
算を行うと、１０の乗数に対してビットシフトのみで商
は１４６３と求めることができ、１４６３６３÷９３の
商は１４６３以上になることがわかる。次に、近似した
商をもとに、被除数との誤差値１０３０４（＝１４６３
６３−１４６３×９３）を求める。次に、誤差値に対し
て同様に近似値を用いて除算を行う。ここでは、１０３
０４÷９３に対して除数９３を近似して１００で除算を
行い、商１０３を算出し、誤差値７２５（＝１０３０４
−１０３×９３）を求める。次に、誤差値に対して同様
に近似値を用いて除算を行う。ここでは、７２５÷９３
に対して除数９３を近似して１００で除算を行い、商７
を算出し、誤差値７４（＝１０３４−１０３×９３）を
求める。以上のように、商が０になるまで演算を行うと （数３） １４６３６３＝７４＋０×９３＋７×９３＋１０３×９３＋１４６３×９３ ＝（１４６３＋１０３＋７）×９３＋７４ ＝１５７３×９３＋７４ （数３）を導きだすことができるとともに、商が１５７
３，余りが７４と導きだすことができる。
について、以下その動作を説明する。最初に、１０進数
の除算例として１４６３６３÷９３について説明する。
まず、この除算において除数９３を近似して１００で演
算を行うと、１０の乗数に対してビットシフトのみで商
は１４６３と求めることができ、１４６３６３÷９３の
商は１４６３以上になることがわかる。次に、近似した
商をもとに、被除数との誤差値１０３０４（＝１４６３
６３−１４６３×９３）を求める。次に、誤差値に対し
て同様に近似値を用いて除算を行う。ここでは、１０３
０４÷９３に対して除数９３を近似して１００で除算を
行い、商１０３を算出し、誤差値７２５（＝１０３０４
−１０３×９３）を求める。次に、誤差値に対して同様
に近似値を用いて除算を行う。ここでは、７２５÷９３
に対して除数９３を近似して１００で除算を行い、商７
を算出し、誤差値７４（＝１０３４−１０３×９３）を
求める。以上のように、商が０になるまで演算を行うと （数３） １４６３６３＝７４＋０×９３＋７×９３＋１０３×９３＋１４６３×９３ ＝（１４６３＋１０３＋７）×９３＋７４ ＝１５７３×９３＋７４ （数３）を導きだすことができるとともに、商が１５７
３，余りが７４と導きだすことができる。
【００１２】ここで、前述の方法を２進数で用いると被
除数をＤ、除数をｄ、商をＰ、余りをＱ、除数ｄより大
きく最も小さい２の乗数をＡ、被除数ＤをＡで割った結
果の商をｐ（０），余りをｑａ（０）、被除数Ｄとｐ
（０）を商とした場合の誤差をｑ（０）と仮定した場合
に、 （数４）Ｄ÷ｄ＝Ｐ ・・・余りＱ Ｄ＝ｄ×Ｐ＋Ｑ また、除数ｄより大きくかつ最も除数ｄに近い２の乗数
をＡとおくことにより （数５）Ａ＝２m （但し、２m-1 ＜ｄ≦２m ） 被除数をＤ、除数をＡとおいた場合の商がｐ（０）で余
りｑａ（０）より （数６）Ｄ÷Ａ＝ｐ（０）・・・余りｑａ（０） Ｄ＝Ａ×ｐ（０）＋ｑａ（０） 被除数Ｄとｐ（０）を商とした場合の誤差がｑ（０）よ
り （数７）ｑ（０）＝Ｄ−ｄ×ｐ（０） Ｄ＝ｄ×ｐ（０）＋ｑ（０） 以下、同様にして被除数をｑ（０）、除数をＡとおいた
場合の商がｐ（１）、余りがｑａ（１）より （数８）ｑ（０）＝Ａ×ｐ（１）＋ｑａ（１） 同様に誤差ｑ（１）は （数９）ｑ（１）＝ｑ（０）−ｄ×ｐ（１） ｑ（０）＝ｄ×ｐ（１）＋ｑ（１） 従って、一般式は被除数をｑ（ｎ）、除数をＡとおいた
場合の商をｐ（ｎ＋１）、余りをｑａ（ｎ＋１）とおけ
るので （数１０） ｑ（ｎ）＝Ａ×ｐ（ｎ＋１）＋ｑａ（ｎ＋１） また、誤差ｑ（ｎ＋１）は （数１１）ｑ（ｎ＋１）＝ｑ（ｎ）−ｄ×ｐ（ｎ＋１） ｑ（ｎ）＝ｄ×ｐ（ｎ＋１）＋ｑ（ｎ＋１） という式を導くことができる。
除数をＤ、除数をｄ、商をＰ、余りをＱ、除数ｄより大
きく最も小さい２の乗数をＡ、被除数ＤをＡで割った結
果の商をｐ（０），余りをｑａ（０）、被除数Ｄとｐ
（０）を商とした場合の誤差をｑ（０）と仮定した場合
に、 （数４）Ｄ÷ｄ＝Ｐ ・・・余りＱ Ｄ＝ｄ×Ｐ＋Ｑ また、除数ｄより大きくかつ最も除数ｄに近い２の乗数
をＡとおくことにより （数５）Ａ＝２m （但し、２m-1 ＜ｄ≦２m ） 被除数をＤ、除数をＡとおいた場合の商がｐ（０）で余
りｑａ（０）より （数６）Ｄ÷Ａ＝ｐ（０）・・・余りｑａ（０） Ｄ＝Ａ×ｐ（０）＋ｑａ（０） 被除数Ｄとｐ（０）を商とした場合の誤差がｑ（０）よ
り （数７）ｑ（０）＝Ｄ−ｄ×ｐ（０） Ｄ＝ｄ×ｐ（０）＋ｑ（０） 以下、同様にして被除数をｑ（０）、除数をＡとおいた
場合の商がｐ（１）、余りがｑａ（１）より （数８）ｑ（０）＝Ａ×ｐ（１）＋ｑａ（１） 同様に誤差ｑ（１）は （数９）ｑ（１）＝ｑ（０）−ｄ×ｐ（１） ｑ（０）＝ｄ×ｐ（１）＋ｑ（１） 従って、一般式は被除数をｑ（ｎ）、除数をＡとおいた
場合の商をｐ（ｎ＋１）、余りをｑａ（ｎ＋１）とおけ
るので （数１０） ｑ（ｎ）＝Ａ×ｐ（ｎ＋１）＋ｑａ（ｎ＋１） また、誤差ｑ（ｎ＋１）は （数１１）ｑ（ｎ＋１）＝ｑ（ｎ）−ｄ×ｐ（ｎ＋１） ｑ（ｎ）＝ｄ×ｐ（ｎ＋１）＋ｑ（ｎ＋１） という式を導くことができる。
【００１３】（数１１）より ｑ（ｎ）−ｑ（ｎ＋１）＝ｄ×ｐ（ｎ＋１） となるが、ｄ及びｐ（ｎ＋１）は共に正の整数なので左
辺≦０を導くことができる。但し、等号が成立するのは
ｐ（ｎ＋１）＝０の場合のみであるので、この場合にｑ
（ｎ）−ｑ（ｎ＋１）＝０が成立し、ｐ（ｎ＋１）≠０
の場合にｑ（０）−ｑ（ｎ＋１）＞０となる。ここで、
ｐ（ｎ）はｑ（ｎ−１）をＡで割った場合の商であり、
ｐ（ｎ＋１）はｑ（ｎ）をＡで割った場合の商であるの
でｐ（ｎ）とｐ（ｎ＋１）との関係はｎが大きくなるに
つれて小さくなり、ｐ（ｎ）がＡよりも小さくなった時
点でｐ（ｎ）＝０となり、収束することを導くことがで
きる。以上の（数７），（数９）より （数１２）Ｄ＝ｄ×ｐ（０）＋ｄ×ｐ（１）＋ｑ（１） ＝ｄ×（ｐ（０）＋ｐ（１））＋ｑ（１） となる。同様に（数１１），（数１２）において、ｎを
１づつ増加させながらｎ＝ｋまで代入していくと （数１３）Ｄ＝ｄ×（ｐ（０）＋ｐ（１）＋ｐ（２）＋
ｐ（３）＋・・・＋ｐ（ｋ＋１））＋ｑ（ｋ＋１） となる。
辺≦０を導くことができる。但し、等号が成立するのは
ｐ（ｎ＋１）＝０の場合のみであるので、この場合にｑ
（ｎ）−ｑ（ｎ＋１）＝０が成立し、ｐ（ｎ＋１）≠０
の場合にｑ（０）−ｑ（ｎ＋１）＞０となる。ここで、
ｐ（ｎ）はｑ（ｎ−１）をＡで割った場合の商であり、
ｐ（ｎ＋１）はｑ（ｎ）をＡで割った場合の商であるの
でｐ（ｎ）とｐ（ｎ＋１）との関係はｎが大きくなるに
つれて小さくなり、ｐ（ｎ）がＡよりも小さくなった時
点でｐ（ｎ）＝０となり、収束することを導くことがで
きる。以上の（数７），（数９）より （数１２）Ｄ＝ｄ×ｐ（０）＋ｄ×ｐ（１）＋ｑ（１） ＝ｄ×（ｐ（０）＋ｐ（１））＋ｑ（１） となる。同様に（数１１），（数１２）において、ｎを
１づつ増加させながらｎ＝ｋまで代入していくと （数１３）Ｄ＝ｄ×（ｐ（０）＋ｐ（１）＋ｐ（２）＋
ｐ（３）＋・・・＋ｐ（ｋ＋１））＋ｑ（ｋ＋１） となる。
【００１４】ここで、ｐ（ｎ）は、ｎの値が大きくなる
につれて小さくなり、０に収束するので、その収束した
時点のｎの値をｈとおくと（数１３）は （数１４）Ｄ＝ｄ×（ｐ（０）＋ｐ（１）＋ｐ（２）＋
ｐ（３）＋・・・＋ｐ（ｈ））＋ｑ（ｈ） となる。
につれて小さくなり、０に収束するので、その収束した
時点のｎの値をｈとおくと（数１３）は （数１４）Ｄ＝ｄ×（ｐ（０）＋ｐ（１）＋ｐ（２）＋
ｐ（３）＋・・・＋ｐ（ｈ））＋ｑ（ｈ） となる。
【００１５】（数１０）より、ｐ（ｎ）はｑ（ｎ−１）
をＡで割った場合の商の値であるが、ｎ＝ｈの場合はｐ
（ｈ）は０に収束しているのでｑ（ｈ−１）はＡより小
さいことより （数１５）ｑ（ｈ−１）＜Ａ を導くことができる。
をＡで割った場合の商の値であるが、ｎ＝ｈの場合はｐ
（ｈ）は０に収束しているのでｑ（ｈ−１）はＡより小
さいことより （数１５）ｑ（ｈ−１）＜Ａ を導くことができる。
【００１６】この時のｑ（ｈ）は（数１１）より （数１６）ｑ（ｈ−１）＝ｄ×ｐ（ｈ）＋ｑ（ｈ） ｑ（ｈ−１）＝ｑ（ｈ） となる。従って（数１５），（数１６）より （数１７）ｑ（ｈ）＜Ａ（＝２m ） ここで、（数５）よりｄの値は２m-1 ＜ｄ≦２m なの
で、次に示す場合が存在する。
で、次に示す場合が存在する。
【００１７】（１）ｑ（ｈ）＜ｄの場合は（数４），
（数１４）より （数１８）Ｐ＝ｐ（０）＋ｐ（１）＋ｐ（２）＋ｐ
（３）＋・・・＋ｐ（ｈ） Ｑ＝ｑ（ｈ） （２）ｑ（ｈ）≧ｄの場合はｑ（ｈ）の方がｄより大き
いので、 （数１９）ｑ（ｈ）＝ａ×ｄ＋ｂ ここで、ａを２以上の数と仮定すると２m-1 ＜ｑ（ｈ）
≦２m の場合には、ｄ＜２m-1 となり、２m-1 ＜ｄ≦ｑ
（ｈ）≦２m を満たさなくなるのでａ＝１を導くことが
できる。よって、（数１４）は （数２０）Ｄ＝ｄ×（ｐ（０）＋ｐ（１）＋ｐ（２）＋
ｐ（３）＋・・・＋ｐ（ｈ）＋ｈ）＋ｑ（ｈ）−ｄ を導き出すことができ、（数４），（数２０）より （数２１）Ｐ＝ｐ（０）＋ｐ（１）＋ｐ（２）＋ｐ
（３）＋・・・＋ｐ（ｈ）＋ｈ Ｑ＝ｑ（ｈ）−ｄ となる。
（数１４）より （数１８）Ｐ＝ｐ（０）＋ｐ（１）＋ｐ（２）＋ｐ
（３）＋・・・＋ｐ（ｈ） Ｑ＝ｑ（ｈ） （２）ｑ（ｈ）≧ｄの場合はｑ（ｈ）の方がｄより大き
いので、 （数１９）ｑ（ｈ）＝ａ×ｄ＋ｂ ここで、ａを２以上の数と仮定すると２m-1 ＜ｑ（ｈ）
≦２m の場合には、ｄ＜２m-1 となり、２m-1 ＜ｄ≦ｑ
（ｈ）≦２m を満たさなくなるのでａ＝１を導くことが
できる。よって、（数１４）は （数２０）Ｄ＝ｄ×（ｐ（０）＋ｐ（１）＋ｐ（２）＋
ｐ（３）＋・・・＋ｐ（ｈ）＋ｈ）＋ｑ（ｈ）−ｄ を導き出すことができ、（数４），（数２０）より （数２１）Ｐ＝ｐ（０）＋ｐ（１）＋ｐ（２）＋ｐ
（３）＋・・・＋ｐ（ｈ）＋ｈ Ｑ＝ｑ（ｈ）−ｄ となる。
【００１８】ここで、上述の演算方法を用いた除算回路
について説明する。図２に示すように、まず、入力ポー
ト１に被除数Ｄと除数ｄが入力される（Ｓ１）。次に、
入力ポート１に入力された被除数Ｄと除数ｄを演算する
ために、切替え回路２が入力ポート側に切替えを行うと
ともにデータ加算回路６がクリアされる（Ｓ２）。次
に、切替え回路２を介して送出された被除数Ｄと除数ｄ
がラッチ回路３で保存される（Ｓ３）。次に、近似商出
力回路４によって、ラッチ回路３で保存される除数ｄの
近似値をもとに除算が行われ近似商が算出される（Ｓ
４）。次に、被除数誤差出力回路５によって、Ｓ４で算
出された近似商をもとに入力ポート１に入力された被除
数Ｄとの誤差値を算出するとともにデータ加算回路６に
よって近似商の加算が行われる（Ｓ５）。次に、近似商
出力回路４から出力された商ｐ（０）が０であるか判断
する（Ｓ６）。Ｙｅｓである場合はＳ１２にジャンプ、
Ｎｏである場合はＳ５で算出された誤差値に対して演算
を行うために切替え回路２が被除数誤差出力回路５側に
切替えを行う（Ｓ７）。次に、切替え回路２を介して送
出された誤差値が被除数としてラッチ回路３で保存され
る（Ｓ８）。次に、Ｓ４と同様にして近似商が算出され
る（Ｓ９）。次に、Ｓ５と同様に誤差値の算出と近似商
の加算が行われる（Ｓ１０）。次に、Ｓ６と同様に商の
値ｐ（０）が０であるか判断する（Ｓ１１）。Ｎｏであ
る場合は、Ｓ８へジャンプし、Ｙｅｓである場合は商及
び余りの確定信号を送出して終了する（Ｓ１２）。
について説明する。図２に示すように、まず、入力ポー
ト１に被除数Ｄと除数ｄが入力される（Ｓ１）。次に、
入力ポート１に入力された被除数Ｄと除数ｄを演算する
ために、切替え回路２が入力ポート側に切替えを行うと
ともにデータ加算回路６がクリアされる（Ｓ２）。次
に、切替え回路２を介して送出された被除数Ｄと除数ｄ
がラッチ回路３で保存される（Ｓ３）。次に、近似商出
力回路４によって、ラッチ回路３で保存される除数ｄの
近似値をもとに除算が行われ近似商が算出される（Ｓ
４）。次に、被除数誤差出力回路５によって、Ｓ４で算
出された近似商をもとに入力ポート１に入力された被除
数Ｄとの誤差値を算出するとともにデータ加算回路６に
よって近似商の加算が行われる（Ｓ５）。次に、近似商
出力回路４から出力された商ｐ（０）が０であるか判断
する（Ｓ６）。Ｙｅｓである場合はＳ１２にジャンプ、
Ｎｏである場合はＳ５で算出された誤差値に対して演算
を行うために切替え回路２が被除数誤差出力回路５側に
切替えを行う（Ｓ７）。次に、切替え回路２を介して送
出された誤差値が被除数としてラッチ回路３で保存され
る（Ｓ８）。次に、Ｓ４と同様にして近似商が算出され
る（Ｓ９）。次に、Ｓ５と同様に誤差値の算出と近似商
の加算が行われる（Ｓ１０）。次に、Ｓ６と同様に商の
値ｐ（０）が０であるか判断する（Ｓ１１）。Ｎｏであ
る場合は、Ｓ８へジャンプし、Ｙｅｓである場合は商及
び余りの確定信号を送出して終了する（Ｓ１２）。
【００１９】以上のように本実施例によれば１回の演算
で商の近似値を求めることができるので演算の回数を減
少させることができる。
で商の近似値を求めることができるので演算の回数を減
少させることができる。
【００２０】
【発明の効果】以上のように本発明は、入力ポートが被
除数と除数を入力し、切替え回路が入力ポートから入力
された被除数に対して演算を行うか後述の被除数誤差出
力回路からフィードバックされた誤差値を被除数として
演算を行うか切替えを行い、ラッチ回路が切替え回路か
ら出力される値をクロックに同期しながら保存し、近似
商出力回路がラッチ回路に保存される被除数と除数との
商の近似値を出力し、被除数誤差出力回路が近似商出力
回路から出力される近似商をもとに入力ポートから入力
された被除数との誤差を算出し、データ加算回路が近似
商出力回路から出力される近似商をクロックに同期しな
がら加算し、データ補正出力回路が被除数誤差出力回路
から出力される誤差値及びデータ加算回路から出力され
る近似商の加算値に対してデータ補正を行い余り及び商
を出力し、コントロール回路が装置全体の制御を行うた
めに、除数より大きくかつ最も除数に近い２の乗数で除
算を行うので、１度の演算で商に近い値を求めることに
より、演算回数を減少させて演算処理速度を向上させる
ことができる作業性に優れた除算装置を実現できるもの
である。
除数と除数を入力し、切替え回路が入力ポートから入力
された被除数に対して演算を行うか後述の被除数誤差出
力回路からフィードバックされた誤差値を被除数として
演算を行うか切替えを行い、ラッチ回路が切替え回路か
ら出力される値をクロックに同期しながら保存し、近似
商出力回路がラッチ回路に保存される被除数と除数との
商の近似値を出力し、被除数誤差出力回路が近似商出力
回路から出力される近似商をもとに入力ポートから入力
された被除数との誤差を算出し、データ加算回路が近似
商出力回路から出力される近似商をクロックに同期しな
がら加算し、データ補正出力回路が被除数誤差出力回路
から出力される誤差値及びデータ加算回路から出力され
る近似商の加算値に対してデータ補正を行い余り及び商
を出力し、コントロール回路が装置全体の制御を行うた
めに、除数より大きくかつ最も除数に近い２の乗数で除
算を行うので、１度の演算で商に近い値を求めることに
より、演算回数を減少させて演算処理速度を向上させる
ことができる作業性に優れた除算装置を実現できるもの
である。
【図１】本発明の一実施例における除算装置の回路ブロ
ック図
ック図
【図２】本発明の一実施例における除算装置のフローチ
ャート
ャート
【図３】従来の除算装置における除算方法の一例を示す
図
図
１ 入力ポート ２ 切替え回路 ３ ラッチ回路 ４ 近似商出力回路 ５ 被除数誤差出力回路 ６ データ加算回路 ７ データ補正回路 ８ コントロール回路
Claims (1)
- 【請求項１】被除数と除数を入力する入力ポートと、前
記入力ポートから入力された被除数に対して演算を行う
か被除数誤差出力回路からフィードバックされた誤差値
を被除数として演算を行うか切替えを行う切替え回路
と、前記切替え回路から出力される値をクロックに同期
しながら保存するラッチ回路と、前記ラッチ回路に保存
される被除数と除数との商の近似値を出力する近似商出
力回路と、前記近似商出力回路から出力される近似商を
もとに前記入力ポートから入力された被除数との誤差を
算出する前記被除数誤差出力回路と、前記近似商出力回
路から出力される近似商をクロックに同期しながら加算
していくデータ加算回路と、前記被除数誤差出力回路か
ら出力される誤差値及び前記データ加算回路から出力さ
れる近似商の加算値に対してデータ補正を行い余り及び
商を出力するデータ補正出力回路と、装置全体の制御を
行うコントロール回路と、を備えていることを特徴とす
る除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173988A JPH0836483A (ja) | 1994-07-26 | 1994-07-26 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173988A JPH0836483A (ja) | 1994-07-26 | 1994-07-26 | 除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836483A true JPH0836483A (ja) | 1996-02-06 |
Family
ID=15970700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6173988A Pending JPH0836483A (ja) | 1994-07-26 | 1994-07-26 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836483A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076584A (ja) * | 1998-08-31 | 2000-03-14 | Matsushita Electric Works Ltd | 車輌運行管理システム用端末装置 |
| US9032008B2 (en) | 2009-12-22 | 2015-05-12 | Fujitsu Limited | Communication device, reception data length determination method, multiple determination circuit, and recording medium |
-
1994
- 1994-07-26 JP JP6173988A patent/JPH0836483A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076584A (ja) * | 1998-08-31 | 2000-03-14 | Matsushita Electric Works Ltd | 車輌運行管理システム用端末装置 |
| US9032008B2 (en) | 2009-12-22 | 2015-05-12 | Fujitsu Limited | Communication device, reception data length determination method, multiple determination circuit, and recording medium |
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