JPH0836590A - 機能マクロを有するｌｓｉのｃａｄツールによる配置お よび配線方法 - Google Patents

Abstract

(57)【要約】 【目的】論理セル群の組み合わせにより構成された機能
マクロのタイミング制御回路をハードマクロ化し、機能
マクロのタイミング制御回路以外をソフトマクロとして
レイアウトし、機能マクロとしてのタイミングスペック
の保証と、レイアウトでの自由度を向上させる。 【構成】機能マクロとユーザーロジックとを含んだ論理
回路の接続情報を格納する入力ステップ５と、論理セル
の機能名と機能マクロの一部の接続情報とを含むライブ
ラリ６と入力ステップ５からの接続情報とを入力し機能
マクロのタイミング制御回路とそれ以外の論理回路とに
階層展開する前処理ステップ７と、論理セルのレイアウ
ト情報と予めレイアウトされた機能マクロのタイミング
制御回路のレイアウト情報とを含むライブラリ８と前処
理ステップ７の出力とを入力して自動レイアウトを実行
する演算処理ステップとを有する構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩのレイアウト方
法に関し、特に、機能マクロを搭載したＬＳＩのレイア
ウト方法に関する。

【０００２】

【従来の技術】機能マクロを搭載したＬＳＩの従来の第
１のレイアウト方法は、図４に示すレイアウトの工程フ
ローに従ったレイアウト方法が用いられていた。

【０００３】この方法は、第１の論理セル群を組み合わ
せた論理回路の接続情報４１と第２の論理セル群を組み
合わせた論理回路の接続情報４２とで構成された機能マ
クロ４３と、第３の論理セル群と上述の機能マクロ４３
とを組み合わせた論理回路４４の接続情報と、論理回路
４４の接続情報を格納する入力ステップ４５と、各論理
セルの各々のレイアウト情報と予めハードマクロとして
レイアウトした機能マクロ４３のレイアウト情報とを含
むライブラリ４７と、入力ステップ４５からの接続情報
とを入力として自動レイアウトを実行する演算処理ステ
ップ４６と、演算処理ステップ４６でのレイアウト結果
を表示する表示ステップ４８と、演算処理ステップ４６
の演算結果を出力する出力ステップ４９とを有してい
る。

【０００４】このＬＳＩが搭載する機能マクロ４３は、
この機能マクロ４３のタイミング制御用論理機能の論理
回路４１および、機能マクロ４３の信号処理機能を司る
論理回路４２を有し、さらにこのＬＳＩは機能マクロ３
とユーザーロジックとを搭載する論理回路４４を有す
る。

【０００５】入力ステップ４５は予め決められた書式に
則り論理回路４４の接続情報を格納する。演算処理ステ
ップ４６は入力ステップ４５からの接続情報とライブラ
リ４７とを参照し、接続情報に機能マクロ４３のデータ
が含まれていると、機能マクロ４３をハードマクロと認
識して自動レイアウトを実行し、結果を表示ステップ４
８と出力ステップ４９とへ転送する。

【０００６】このレイアウト方法は、一般的にハードマ
クロ方式と呼ばれており、機能マクロ４３を予め配置・
配線を完了したレイアウトデータを持っておくこと（ハ
ードマクロデータ）により入力データの機能マクロ４３
のタイミングスペックは論理回路４１に含まれる論理セ
ル間の既に決っている配線長による遅延時間のみで決定
するので、機能マクロ４３のタイミングスペックを保証
できる利点が有る。

【０００７】図４に示すレイアウト方法を用いたＬＳＩ
のレイアウトの実行結果を図５に示す。

【０００８】図５に示す機能マクロ４３を搭載したＬＳ
Ｉのレイアウト実行結果を参照すると、このＬＳＩは、
ＬＳＩとなる地下基板の領域５１を有し、予めハードマ
クロとしてレイアウトされた機能マクロ４３の領域５２
および、論理回路４４のユーザーロジックの領域５５を
有する構成である。

【０００９】また、機能マクロ４３が占有するＬＳＩチ
ップ面積の領域５２は１０ｍｍ×１０ｍｍを有し、論理
回路４４のユーザーロジックの領域５５は５０ｍｍ² で
ある。

【００１０】論理回路４４は機能マクロ４３を１個搭載
したＬＳＩの例であるが、用途により複数個の機能マク
ロが搭載される。例えば、機能マクロを３個と図４に示
す同じ規模のユーザーロジックを搭載したＬＳＩのレイ
アウト実行例を示す図６を参照すると、このＬＳＩは、
下地となる基盤の領域６１を有し、機能マクロ３の領域
（６２〜６４）を有し、ユーザーロジックの領域６５を
有する構成である。このＬＳＩで必要となる下地基盤６
１のサイズの最小値は、内部領域が２０ｍｍ×２０ｍｍ
である。

【００１１】また、従来、機能マクロを搭載したＬＳＩ
の第２の従来のレイアウト方法を示す図７を参照する
と、この第２の従来のレイアウト方法は、第１の論理セ
ル群を組み合わせた論理回路４１と第２の論理セル群を
組み合わせた論理回路４２とで構成された機能マクロ４
３の接続情報と第３の論理セル群と機能マクロ４３とを
組み合わせた論理回路４４の接続情報とを格納する入力
ステップ４５と、第１，第２および第３の論理セルの各
々の機能名と機能マクロ４３の機能名と論理回路４１の
接続情報と論理回路４２の接続情報とを格納したライブ
ラリ７２と入力ステップ４５からの接続情報とを入力と
して論理回路４４の接続情報を論理セル群を組み合わせ
た接続情報に変換する前処理ステップ７１と、第１およ
び第２および第３のそれぞれの論理セルのレイアウト情
報のそれぞれを格納したライブラリ７２と前処理ステッ
プ７１からの接続情報とを入力として自動レイアウトを
実行する演算処理ステップ４６と、この演算処理ステッ
プ４６でのレイアウト結果を表示する表示ステップ４８
と、演算処理ステップ４６の演算結果を出力する出力ス
テップ４９とを有している。

【００１２】このＬＳＩが搭載する機能マクロ４３は、
この機能マクロ４３のタイミング制御用論理機能の論理
回路４１および機能マクロ４３の信号処理機能を司る論
理回路４２を有し、さらにこのＬＳＩは、機能マクロ４
３とユーザーロジックとを搭載する論理回路４４を有す
る。

【００１３】入力ステップ４５は予め決められた書式に
則り論理回路４４の接続情報を格納する。前処理ステッ
プ７１は入力ステップ４５からの接続情報とライブラリ
７２とを参照し、論理回路４４の接続情報に機能マクロ
４３のデータが含まれていると、ライブラリ７２に含ま
れる論理回路４１と論理回路４２の接続情報を取り出
し、論理回路４４の接続情報を論理セルを組み合わせた
接続情報に変換して出力する。

【００１４】演算処理ステップ４６は前処理ステップ７
１からの論理回路４４の接続情報とライブラリ７３とを
参照し自動レイアウトを実行し、結果を表示ステップ４
８と出力ステップ４９へ転送する。

【００１５】上述のレイアウト方法は、通常ソフトマク
ロ方式と呼ばれ、機能マクロ４３のタイミングスペック
は論理回路４１に含まれる論理セル間の配線長が決まる
迄、即ち、ＬＳＩ全体のレイアウトが終了する迄は確定
しない。

【００１６】今、機能マクロ４３が占有する面積の領域
を１０ｍｍ×１０ｍｍ＝１００ｍｍ² 、論理回路４４の
ユーザーロジックの領域を５０ｍｍ² として、このソフ
トマクロ方式のレイアウトの実行結果を示す図８を参照
すると、このＬＳＩは、ＬＳＩとなる下地基盤の領域８
１を有し、機能マクロ４３と論理回路４４のユーザーロ
ジックを合わせた領域８６を有する。この領域８６は１
００ｍｍ² ＋５０ｍｍ² ＝１５０ｍｍ² となる。

【００１７】論理回路４４は機能マクロ４３を１個搭載
したＬＳＩの例であるが、用途により複数個の機能マク
ロが搭載される。機能マクロを３個と図７に示す同じ規
模のユーザーロジックを搭載したＬＳＩのレイアウト実
行例を図９に示す。

【００１８】このＬＳＩは、下地となる基盤の領域９１
を有し、３個分の機能マクロ４３とユーザーロジックを
合わせた領域９６を有する。この下地基盤の領域９１は
１００ｍｍ² ×３＋５０ｍｍ² ＝３５０ｍｍ2 となり、
下地基盤の最小サイズは１９ｍｍ×１９ｍｍとなる。

【００１９】上述したＬＳＩのレイアウトのソフトマク
ロ方式とハードマクロ方式とを比較すると、ソフトマク
ロ方式では機能マクロのレイアウト形状が固定されない
ため、特に、複数個の機能マクロを搭載したＬＳＩにお
いては、より小さな下地基盤の使用が可能となり低価格
となる利点が有る。従来、機能マクロを搭載するＬＳＩ
においてはハードマクロ方式でレイアウトを実行してお
り、機能マクロに対するタイミングスペックの保証がで
きないためソフトマクロ方式はほとんど使用されていな
かった。

【００２０】

【発明が解決しようとする課題】前述したように、ハー
ドマクロ方式では機能マクロとしてのタイミングスペッ
クは保証されるが、レイアウト形状が固定されているた
め、複数個の機能マクロを搭載したＬＳＩでは機能マク
ロの配置位置に制約を受けると共に下地基盤が有効に使
えなくなりＬＳＩが高価格となる欠点が有った。

【００２１】又、ソフトマクロ方式では機能マクロ内の
論理セル間の配線長が搭載されるＬＳＩによって異なる
ため、タイミングスペックをＬＳＩ単位で検証する必要
が有りＬＳＩ開発期間が長期化するという欠点も有っ
た。

【００２２】本発明の目的は、上述の問題点に鑑み、下
地基盤を有効に使用し、タイミングスペックを短期間で
検証できる機能マクロを搭載したＬＳＩのレイアウト方
法を提供することにある。

【００２３】

【課題を解決するための手段】本発明の機能マクロを有
するＬＳＩのＣＡＤツールによる配置および配線方法
は、第１の論理セル群を組み合せた第１の論理回路と第
２の論理セル群を組み合せた第２の論理回路とで構成さ
れた機能マクロと第３の論理セル群とを組み合せた第３
の論理回路を有するＬＳＩの前記第３の論理回路の接続
情報を格納する接続情報入力ステップと、前記第１乃至
第３の論理セル群を構成するそれぞれの論理セルのレイ
アウト情報と予めレイアウトされた前記第１の論理回路
のレイアウト情報とを含む第１のライブラリのデータを
入力として配置および配線工程を実行する演算処理ステ
ップと、この演算処理ステップでの前記配置および配線
工程の実行結果を表示する表示ステップと、前記演算処
理ステップでの前記配置および配線工程の実行結果を出
力する出力ステップとを有する機能マクロを有するＬＳ
ＩのＣＡＤツールによる配置および配線方法において、
前記第１乃至第３の論理セル群のそれぞれを構成する論
理セルの機能名と前記機能マクロの機能名と前記第１の
論理回路の機能名と前記第２の論理回路の接続情報とを
含む第２のライブラリのデータおよび前記接続情報入力
ステップで入力された接続情報のそれぞれを入力として
前記第３の論理回路の接続情報を前記第１の論理回路の
接続情報と複数個の論理セルの接続情報とに変換して出
力する前処理ステップを有し、前記演算処理ステップは
前記第１のライブラリのデータおよび前記前処理ステッ
プで変換出力された接続情報のそれぞれを入力して配置
および配線工程を実行する構成である。

【００２４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２５】図１は本発明の第１の実施例の機能マクロ
を有するＬＳＩのＣＡＤツールによる配置および配線方
法の構成を示す。

【００２６】図１を参照すると、本発明の配置および配
線方法は、第１の論理セル群を組み合わせた論理回路２
とで構成された機能マクロ３と第３の論理セル群とを組
み合わせた論理回路４を有するＬＳＩの論理回路４の接
続情報を格納する接続情報入力ステップ５と、各論理セ
ル群を構成する各々の論理セルの機能名と機能マクロ３
の機能名と論理回路１の機能名と論理回路２の接続情報
とを含むライブラリ６と入力ステップ５からの接続情報
とを入力として論理回路４の接続情報を論理回路１と複
数個の論理セルとの接続情報に変換して出力する前処理
ステップ７と、各論理セル群を構成する各々の論理セル
のレイアウト情報のそれぞれと予めレイアウトされた論
理回路１のレイアウト情報とを含むライブラリ８と前処
理ステップ７からの接続情報とを入力として自動レイア
ウトを実行する演算処理ステップ９と、演算処理ステッ
プ９でのレイアウト結果を表示する表示ステップ１０
と、演算処理ステップ９の演算結果を出力する出力ステ
ップ１１とを有している。

【００２７】このＬＳＩが搭載する機能マクロ３は、機
能マクロ３のタイミング制御用論理機能の論理回路１お
よび機能マクロ３の信号処理機能を司る論理回路２を有
し、さらにこのＬＳＩは、機能マクロ３とユーザーロジ
ックとを搭載する論理回路４を有する。

【００２８】本発明の第１の実施例の機能マクロを有す
るＬＳＩのＣＡＤツールによる配置および配線方法のフ
ローチャートを示す図３を併せて参照すると、本発明の
配置および配線方法は、入力ステップ５は予め決められ
た書式に則り論理回路４の接続情報を格納する（ステッ
プＳ１）。前処理ステップ７は入力ステップ５からの接
続情報とライブラリ６とを参照し機能マクロ３の有無を
検索し（ステップＳ２）、論理回路４の接続情報に機能
マクロ３が含まれていると（ステップＳ３）、ライブラ
リ６に含まれる論理回路２の接続情報を取り出し（ステ
ップＳ４）、論理回路１と論理セル群の接続情報に変換
して出力する（ステップ５およびステップ６）。

【００２９】即ち、前処理ステップ７に入力される論理
回路４の接続情報は、（機能マクロ３＋ユーザーロジッ
ク）であるのに対し、出力される接続情報は、（論理回
路１＋論理セル群）となる。

【００３０】演算処理ステップ９では前処理ステップ７
からの論理回路４の接続情報とライブラリ８とを参照
し、自動レイアウトを実行するが、ライブラリ８には論
理回路１のレイアウト情報が含まれているため、論理回
路１をハードマクロとみなしてレイアウトを実行し（ス
テップ８）、結果を表示ステップ１０と出力ステップ１
１へ転送する。

【００３１】機能マクロ３のタイミングスペックは論理
回路１に含まれる論理セル間の配線長により確定し論理
回路１を予めレイアウトしておくとこでタイミングスペ
ックを保証することが可能となる。

【００３２】また、論理回路２では論理回路１で確定さ
れたタイミングでしか信号が供給されないため、機能マ
クロ３として動作を保証することができる。

【００３３】図１に示すレイアウト方式を用いたレイア
ウトの実行結果を示す図２（ａ）を参照すると、レイア
ウトを完了したＬＳＩは、下地基盤の領域２１を有し、
予めレイアウトされた論理回路１の領域２３を有し、さ
らに、論理回路４のユーザーロジックと論理回路２とで
占有される領域２２を有する。

【００３４】機能マクロを３個と図１に示す同じ規模の
ユーザーロジックとを搭載した論理回路４を有するＬＳ
Ｉのレイアウト実行例を示す図２（ｂ）を参照すると、
このＬＳＩは、下地となる基盤の領域２５を有し、論理
回路１が占有する領域（２７〜２９）を有し、さらにユ
ーザーロジックと３個分の論理回路２の領域２６を有し
ている。

【００３５】今、機能マクロ３が占有する面積で論理回
路１の部分を１０ｍｍ×５ｍｍ、論理回路２の部分を１
０ｍｍ×５ｍｍ＝５０ｍｍ² とし、論理回路４のユーザ
ーロジックの領域を５０ｍｍ² として、領域２６の占有
面積を見積ると、領域２６は５０ｍｍ² ×３＋５０ｍｍ
² ＝２００ｍｍ² となり、下地基盤の領域として３５０
ｍｍ² となり、最小サイズは１９ｍｍ×１９ｍｍとな
る。

【００３６】本発明の配置および配線方法を図６に示す
ハードマクロ方式の配置および配線方法と比較すると、
本発明の方法は、約１０％の面積低減効果が得られてい
る。また、図９に示すソフトマクロ方式の配置および配
線方法による占有面積と本発明の方法の占有面積とは同
一であるが機能マクロ３のタイミングスペックが保証さ
れる。

【００３７】次に、機能マクロ３を構成する論理回路１
および２のそれぞれの構成の具体例を示す図１０および
図１１のそれぞれを参照して、この機能マクロ３の構成
を説明する。

【００３８】外部ポートとの通信機能を持った機能マク
ロの回路図を示す図１０を参照すると、この機能マクロ
３は、外部データバス１０１とマクロ内データバス１０
２との通信を行うレジスタ１１１と、外部ポート１０３
および外部ポート１０４とマクロ内データバス１０２と
の通信を行うレジスタ１１２と、外部ポート１０５およ
び外部ポート１０６とマクロ内データバス１０２との通
信を行うレジスタ１１３と、書き込み制御端子１０７と
読み出し制御端子１０８とマクロ選択端子１０９とアド
レス制御端子１１０とを入力としてレジスタ（１１１〜
１１３）への書き込みおよび読み出し制御信号を発生す
るタイミング制御回路１１４とで構成されている。

【００３９】レジスタ１１１は、外部データバス１０１
へ接続された双方向端子１２３と、マクロ内データバス
１０２へ接続された双方向端子１２４と、双方向端子１
２３をデータ入力として書き込み制御入力１２２をクロ
ック入力とするラッチ回路１１５と、ラッチ回路１１５
の出力を入力とし双方向端子１２４へ出力が接続され書
き込み制御入力１１９により制御されるバスドライバ１
１６と、双方向端子１２４をデータ入力として読み出し
制御入力１２０をクロック入力とするラッチ回路１１７
と、ラッチ回路１１７の出力を入力とし双方向端子１２
３へ出力が接続され読み出し制御入力１２１により制御
されるバスドライバ１１８とを有している。

【００４０】レジスタ１１２は、マクロ内データバス１
０２へ接続された双方向端子１３１と、外部ポート１０
３へ接続された出力端子１３２と、外部ポート１０４へ
接続された入力端子１３３と、双方向端子１３１をデー
タ入力として書き込み制御入力１３０をクロック入力と
し出力が出力端子１３２へ接続されたラッチ回路１２５
と、入力端子１３３をデータ入力として読み出し制御入
力１２８をクロック入力とするラッチ回路１２６と、ラ
ッチ回路１２６の出力を入力とし双方向端子１３１へ出
力が接続され読み出し制御入力１２９により制御される
バスドライバ１２７とを有している。

【００４１】また、レジスタ１１３の回路構成はレジス
タ１１２の回路構成と同じであり、マクロ内データバス
１０２に接続された双方向端子１３７と、外部ポート１
０５へ接続された出力端子１３８と、外部ポート１０６
へ接続された入力端子１３９と、読み出し制御入力１３
４と、読み出し制御入力１３５と、書き込み制御入力１
３６とを有している。

【００４２】レジスタ１１１の制御用入力（１１９〜１
２２）とレジスタ１１２の制御用入力（１２８〜１３
０）とレジスタ１１３の制御用入力（１３４〜１３６）
は、それぞれタイミング制御回路１１４の出力信号と接
続されている。

【００４３】次に、この機能マクロ３の動作を説明する
と、レジスタ１１１は、タイミング制御回路１１４から
の制御を受けて、マクロ内データバス１０２の情報を外
部データバス１０１に出力し、また、外部データバス１
０１の情報をマクロ内データバス１０２に出力する。

【００４４】さらに、レジスタ１１２および１１３のそ
れぞれは、タイミング制御回路１１４からの制御を受け
て、外部ポート１０４および外部ポート１０６からの情
報をマクロ内データバス１０２に出力し、また、マクロ
内データバス１０２の情報を外部ポート１０３および外
部ポート１０５に出力する。

【００４５】図１０に示す機能マクロは、外部データバ
ス１０１の情報をレジスタ１１２またはレジスタ１１３
へ書き込み外部ポート１０３または外部ポート１０５へ
出力する機能と、外部ポート１０４または外部ポート１
０６の情報をレジスタ１１２またはレジスタ１１３へ書
き込み外部データバス１０１へ出力する機能とを有して
いる。外部データバス１０１は、ＣＰＵ等のデータバス
をインタフェースとして持つ回路との通信に使用し、ま
た、外部ポート（１０３〜１０６）は、周辺機器からの
割り込み情報や、シリアルデータの送受信等の非同期で
機能する回路とのインタフェースとして使用する。ま
た、外部ポート（１０３〜１０６）にタイマーやシリア
ルインタフェースといった独立した回路を付加する事も
可能である。

【００４６】タイミング制御回路１１４の回路図を示す
図１１を参照すると、このタイミング制御回路１１４
は、書き込み制御入力端子２０１とマクロ選択入力端子
２０３とを入力とするＡＮＤ回路２０５と、ＡＮＤ回路
２０５の出力を入力とするＮＯＴ回路２０６と、ＮＯＴ
回路２０６の出力を入力とする遅延回路２０７と、ＡＮ
Ｄ回路２０５の出力と遅延回路２０７の出力とを入力と
するＯＲ回路２０８と、遅延回路２０７の出力を入力と
する遅延回路２０９と、ＯＲ回路２０８の出力と遅延回
路２０９の出力とを入力とするＮＡＮＤ回路２１０と、
アドレス制御入力端子２０４を入力とする遅延回路２１
１と、遅延回路２１１の出力をデータ入力としてＮＡＮ
Ｄ回路２１０の出力をクロック入力とするラッチ回路２
１２と、ＯＲ回路２０８の出力を入力とするＮＯＴ回路
２１３と、ＮＯＴ回路２１３の出力とラッチ回路２１２
の正転出力とを入力とするＡＮＤ回路２１４と、ＮＯＴ
回路２１３の出力とラッチ回路２１２の反転出力とを入
力とするＮＡＤ回路２１５と、マクロ選択入力端子２０
３と読み出し制御入力端子２０２とを入力とするＡＮＤ
回路２１６と、ＡＮＤ回路２１６の出力とラッチ回路２
１２の正転出力とを入力とするＡＮＤ回路２１７と、Ａ
ＮＤ回路２１６の出力とラッチ回路２１２の反転出力と
を入力とするＡＮＤ回路２１８と、ＡＮＤ回路２０５の
出力が接続された書き込み制御出力端子２２２と、ＡＮ
Ｄ回路２１４の出力が接続された書き込み制御出力端子
２３０と、ＡＮＤ回路２１５の出力が接続された書き込
み制御出力端子２３６と、ＮＡＮＤ回路２１０の出力が
接続された書き込み制御出力端子２１９と、ＡＮＤ回路
２１７の出力が接続された読出し制御出力端子２２８
と、ＡＮＤ回路２１８の出力が接続された読み出し制御
出力端子２３４と、ＡＮＤ回路２１６の出力が接続され
た読み出し制御出力端子２２０とを有している。

【００４７】図１１における出力端子の接続先は、図１
０における各レジスタの制御端子の該当番号となる。但
し、図１１に示す端子２２８は図１０に示す端子１２９
と共用しており、同様に図１１に示す端子２３４は図１
０に示す端子２３５と共用している。

【００４８】図１１に示すタイミング制御回路１１４の
動作タイミングを図１２に示す。

【００４９】図１２を参照すると、このタイミング制御
回路１１４は、時刻ｔ＝ｔ３において書き込み制御入力
端子１が”Ｈ”となり出力端子２２２を”Ｈ”にし、遅
延回路２０７と遅延回路２０９を経由し時刻ｔ＝ｔ５で
出力端子２１９を”Ｈ”とする。

【００５０】時刻ｔ＝ｔ６で書き込み制御入力端子２０
１が”Ｌ”となると、出力端子２２２を”Ｌ”とし、時
刻ｔ＝ｔ６〜ｔ７にかけてのＯＲ回路２０８からのパル
スを出力端子２３６へ出力し、時刻ｔ＝ｔ８で出力端子
２１９を”Ｌ”とする。

【００５１】時刻ｔ＝ｔ１１〜ｔ１５にかけてはアドレ
ス入力端子２０４を”Ｈ”とした書き込み動作のタイミ
ングを示す。ラッチ回路２１２は、図１０に示す外部ポ
ートの選択に使用され、最後に書き込まれた状態が保持
される。時刻ｔ＝ｔ１６において読み出し制御入力端子
２０２を”Ｈ”にし、時刻ｔ＝ｔ１７での読み出し解除
と同時に”Ｌ”となる。

【００５２】図１２における時刻ｔ＝ｔ１１〜ｔ１５の
動作を図１０を参照しながら説明すると、時刻ｔ＝ｔ３
において、レジスタ１１１の書き込み制御入力１２２を
ＯＮにしてラッチ回路１１５へデータを書き込み、時刻
ｔ＝ｔ５でバスドライバ１１６の制御入力１１９をＯＮ
にしてマクロ内データバス１０２へ出力し、時刻ｔ＝ｔ
６でラッチ路１１５を保持状態とし、レジスタ１１２の
書き込み制御入力１３０をＯＮにし、ラッチ回路１２５
へデータを書き込み外部ポート１０３へ出力する。時刻
ｔ＝ｔ７においてラッチ回路１２５を保持状態とし、時
刻ｔ＝ｔ８においてバスドライバ１１６をマクロ内デー
タバス１０２から切り離す。

【００５３】同様に、時刻ｔ＝ｔ１６〜ｔ１７の動作を
説明すると、ｔ＝ｔ１６でのレジスタ１１３の読み出し
制御入力１３４の立ち上がり時に外部ポート１０６の情
報をラッチ回路１２６へ書き込み、バスドライバ１２７
の読み出し制御端子１３５とレジスタ１１１の読み出し
制御入力１２０とバスドライバ１１８の読み出し制御入
力１２１とをＯＮにして外部データバス１０１へ出力す
る。時刻ｔ＝ｔ１７で読み出しが終了すると、バスドラ
イバ１２７の読み出し制御端子１３５とレジスタ１１１
の読み出し制御入力１２０とバスダライバ１１８の読み
出し制御入力１２１とをＯＦＦにして外部データバス１
０１およびマクロ内データバス１０２を切り離す。

【００５４】図１１における制御用入力端子（２０１〜
２０４）の各端子間の入力タイミングはタイミングスペ
ックとして規定されており、その値は、タイミング制御
回路１１４内の論理セル間の配線長により確定する。

【００５５】具体的には、書き込み制御入力端子２０３
からの書き込みの繰り返し時間はＡＮＤ回路２０５の出
力からＮＡＮＤ回路２１０の出力までの遅延時間の最大
値で確定し、書き込み制御入力端子２０３からの書き込
みパルスの最小値はＡＮＤ回路２１４および２１５から
出力されるパルス幅で確定する。

【００５６】また、書き込み制御入力端子２０３の立ち
下がりとアドレス制御入力端子２０４の変化が同時であ
ってもラッチ回路２１２に書き込めるように、遅延回路
２１１での遅延値がラッチ回路２１２のクロック立ち下
がり時間よりも遅くなるように調整が必要となる。これ
らのタイミングスペックは、図１１に示されるタイミン
グ制御回路を予めマクロ化しておくことで確定すること
ができる。

【００５７】図１０におけるタイミング制御回路１１４
は、図１に示す機能マクロ３の論理回路１に該当する。

【００５８】

【発明の効果】以上説明したように、本発明の機能マク
ロを有するＬＳＩのＣＡＤツールによる配置および配線
方法は、ハードマクロの持つ動作保証の信頼性とソフト
マクロの自由度の高さとを合わせ持つマクロをユーザー
に提供することにより無駄なスペースのないレイアウト
が短時間に実行出来るため、低価格且つ機能マクロとし
てのタイミングスペックも保証されたチップをユーザー
にすばやす供給できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の機能マクロを有するＬ
ＳＩのＣＡＤツールによる配置および配線方法の構成を
示す図である。

【図２】本発明によるレイアウト実行結果を示す図であ
り、部分図（ａ）は機能マクロ１個を搭載したレイアウ
ト実行結果を示す平面図で、部分図（ｂ）は機能マクロ
を３個搭載したＬＳＩのレイアウト実行結果を示す平面
図である。

【図３】図１に示す本発明の配置および配線方法のフロ
ーチャートである。

【図４】第１の従来例によるレイアウト方法の構成を示
す図である。

【図５】図４に示す第１の従来例のレイアウト方法によ
るレイアウト実行結果を示す平面図である。

【図６】第１の従来例のレイアウト方法による機能マク
ロを３個搭載したＬＳＩのレイアウト実行結果を示す平
面図である。

【図７】第２の従来例によるレイアウト方法の構成を示
す図である。

【図８】図７に示す第２の従来例のレイアウト方法によ
るレイアウト結果を示す平面図である。

【図９】第２の従来例のレイアウト方法による機能マク
ロを３個搭載したＬＳＩのレイアウト実行結果を示す平
面図である。

【図１０】機能マクロの構成例を示す回路図である。

【図１１】機能マクロのタイミング制御回路の構成例を
示す回路図である。

【図１２】機能マクロのタイミング制御回路の動作を示
すタイミングチャートである。

【符号の説明】

１，２，４，４１，４２，４４ 論理回路 ３，４３ 機能マクロ ５，４５ 入力ステップ ６，８，４７，７２，７３ ライブラリ ７，７１ 前処理ステップ ９，４６ 演算処理ステップ １０，４８ 表示ステップ １１，４９ 出力ステップ ２１，２５，５１，６１，７１，９１ ＬＳＩの下地 ５２，６２，６３，６４ 機能マクロが占有する領域 ２２，２６，５５，６５ ユーザーロジックが占有す
る領域 ８６，９６ 機能マクロとユーザーロジックとが占有
する領域 ２７，２８，２９ 論理回路１が占有する領域 ２６ 論理回路２とユーザーロジックとが占有する領
域 １０１ 外部データバス １０２ マクロ内データバス １０３〜１０６ 外部ポート １０７〜１１０ 制御用入力端子 １１１〜１１３ レジスタ １１４ タイミング制御回路 １１５，１１７，１２５，１２６ ラッチ回路 １１６，１１８，１２７ バスドライバ １１９〜１２４，１２８〜１３９ レジスタ内部の端
子 ２０１〜２０４ 制御用入力端子 ２０５，２１４〜２１８ ＡＮＤ回路 ２０６，２１３ ＮＯＴ回路 ２０７，２０９，２１１ 遅延回路 ２０８ ＯＲ回路 ２１０ ＮＡＮＤ回路 ２１２ ラッチ回路 ２１９〜２３６ 制御用出力端子 Ｓ１〜Ｓ１０ ステップ ｔ１〜ｔ１７ 時刻

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の論理セル群を組み合せた第１の論
   理回路と第２の論理セル群を組み合せた第２の論理回路
   とで構成された機能マクロと第３の論理セル群とを組み
   合せた第３の論理回路を有するＬＳＩの前記第３の論理
   回路の接続情報を格納する接続情報入力ステップと、前
   記第１乃至第３の論理セル群を構成するそれぞれの論理
   セルのレイアウト情報と予めレイアウトされた前記第１
   の論理回路のレイアウト情報とを含む第１のライブラリ
   のデータを入力として配置および配線工程を実行する演
   算処理ステップと、この演算処理ステップでの前記配置
   および配線工程の実行結果を表示する表示ステップと、
   前記演算処理ステップでの前記配置および配線工程の実
   行結果を出力する出力ステップとを有する機能マクロを
   有するＬＳＩのＣＡＤツールによる配置および配線方法
   において、前記第１乃至第３の論理セル群のそれぞれを
   構成する論理セルの機能名と前記機能マクロの機能名と
   前記第１の論理回路の機能名と前記第２の論理回路の接
   続情報とを含む第２のライブラリのデータおよび前記接
   続情報入力ステップで入力された接続情報のそれぞれを
   入力として前記第３の論理回路の接続情報を前記第１の
   論理回路の接続情報と複数個の論理セルの接続情報とに
   変換して出力する前処理ステップを有し、前記演算処理
   ステップは前記第１のライブラリのデータおよび前記前
   処理ステップで変換出力された接続情報のそれぞれを入
   力して配置および配線工程を実行することを特徴とする
   機能マクロを有するＬＳＩのＣＡＤツールによる配置お
   よび配線方法。