JPH0836896A - 入出力回路 - Google Patents

Abstract

(57)【要約】 【目的】制御部と入出力部とを１本の線路で接続して複
数ビットのデータの入出力を行う。 【構成】制御部１からは所定の周期のパルス信号からな
るデータが入出力部２に与えられる。このデータはその
パルス幅を論理値に対応させて異ならせてある。データ
は入出力部２の判別回路５においてシフトクロックとロ
ード信号とに分割される。シフトクロックは複数のシフ
トレジスタ３₁ 〜３₃ に与えられる。シフトレジスタ３
₁ …においては、上記シフトクロックの立ち上がり時点
での制御部１からのパルス信号のＨ，Ｌによって元のデ
ータの論理値を判別している。そして、制御部１からの
データの出力が終了すると、判別回路５よりロード信号
がラッチ回路４₁ 〜４₃ に与えられ、各シフトレジスタ
３₁ …のからのデータがラッチされてパラレル出力ポー
トより出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御部によって入出力
部を制御して複数ビットのディジタル信号の入出力を行
う入出力回路に関するものである。

【０００２】

【従来の技術】従来より、制御部によって入出力部を制
御して複数ビットのディジタル信号の入出力を行う入出
力回路は、７セグメント表示器の制御回路のような表示
回路や、プログラマブルコントローラの入出力回路を利
用した出力回路及び表示回路、あるいは、スイッチのオ
ン・オフ状態が入力されるようなスイッチ入力回路、ま
た、操作パネルのように数字表示と各種スイッチとが混
在しているような装置に使用されている。

【０００３】このような入出力回路では、ｎビットのデ
ィジタル信号の入出力を行うためには制御部においてｎ
ビットの入出力ポートを具備するのが最も単純な構成で
ある。例えば、ｎビットの入出力ポートを有するマイク
ロプロセッサにて制御部を構成したり、データバスに接
続されたデータラッチ可能な入出力ポートをマイクロプ
ロセッサにて制御するようにしたものがある。あるい
は、制御部と入出力部とを伝送線で接続してデータをシ
リアル伝送するようにしたものがある。

【０００４】

【発明が解決しようとする課題】ところが、上記前者の
従来構成では、入出力のデータのビット数に比例して入
出力ポートの数も増加するので、例えば、プログラマブ
ルコントローラのように入出力ポートの価格や配置スペ
ースなどが全体に対して多くの割合を占めるような場合
には、入出力ポートを簡単に増やすことができず、ま
た、コストアップにつながるという問題がある。

【０００５】また、後者の従来構成では、回路構成や手
順が複雑になるだけでなく、伝送線の数も４本程度と多
数必要になってコストアップを招くという問題がある。
さらに、伝送線が正常に接続されているか否かを確認す
るために手順を追加したりしなればならない。本発明は
上記問題点の解決を目的とするものであり、制御部と入
出力部とを１〜２本の線路で接続して複数ビットのデー
タの入出力を行える入出力回路を提供しようとするもの
である。

【０００６】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、制御部と入出力部とを備え、入
出力部は入力ポートと複数の出力ポートとを具備し制御
部より与えられる複数ビットのディジタル信号からなる
データを入力ポートから取り込んで制御部からの制御信
号に基づいて複数の出力ポートより出力する入出力回路
であって、制御部は論理値”０”と論理値”１”とで各
々異なるパルス幅を持つ連続したディジタル信号により
データを与え、入出力部にはこのデータよりクロックパ
ルスを作成しこのクロックパルスの反転時におけるディ
ジタル信号の信号レベルに基づいてデータの論理値を判
別する信号判別手段と、信号判別手段にて得られたデー
タを複数の出力ポートより出力する出力手段とを備えた
ことを特徴とする。

【０００７】請求項２の発明は、上記目的を達成するた
めに、制御部と入出力部とを備え、入出力部は制御部か
らのデータがシリアルに入力されるシリアル入力ポート
と、外部機器に接続されて外部機器のオン・オフ状態を
示す外部機器データがパラレルに入力されるパラレル入
力ポートと、データがシリアルに出力されるシリアル出
力ポートと、データがパラレルに出力されるパラレル出
力ポートと、制御部より与えられる論理値”０”と論理
値”１”とで各々異なるパルス幅を持つ連続したディジ
タル信号をシリアル入力ポートより取り込んでクロック
パルスを作成するクロックパルス発生手段と、制御部か
らの入力制御信号に基づいて外部機器データをパラレル
入力ポートより並列に取り込む外部機器データ入力手段
と、クロックパルスに同期して外部機器データをシリア
ル出力ポートより順次出力するシリアル出力手段と、制
御部からの出力制御信号に基づいて制御部からのデータ
を複数のパラレル出力ポートより並列に出力するパラレ
ル出力手段とを備えたことを特徴とする。

【０００８】

【作用】請求項１の発明の構成では、制御部と入出力部
とを備え、入出力部は入力ポートと複数の出力ポートと
を具備し制御部より与えられる複数ビットのディジタル
信号からなるデータを入力ポートから取り込んで制御部
からの制御信号に基づいて複数の出力ポートより出力す
る入出力回路であって、制御部は論理値”０”と論理
値”１”とで各々異なるパルス幅を持つ連続したディジ
タル信号によりデータを与え、入出力部にはこのデータ
よりクロックパルスを作成しこのクロックパルスの反転
時におけるディジタル信号の信号レベルに基づいてデー
タの論理値を判別する信号判別手段と、信号判別手段に
て得られたデータを複数の出力ポートより出力する出力
手段とを備えたので、制御部には１ビットの出力ポート
及び入力ポートを備えるだけで入出力部より複数ビット
のデータを出力することができ、よって、制御部と入出
力部とを接続する線路は２本の線路だけで済むものであ
る。また、データの出力だけを行う場合には線路の数は
１本で済むものである。

【０００９】請求項２の発明の構成では、制御部と入出
力部とを備え、入出力部は制御部からのデータがシリア
ルに入力されるシリアル入力ポートと、外部機器に接続
されて外部機器のオン・オフ状態を示す外部機器データ
がパラレルに入力されるパラレル入力ポートと、データ
がシリアルに出力されるシリアル出力ポートと、データ
がパラレルに出力されるパラレル出力ポートと、制御部
より与えられる論理値”０”と論理値”１”とで各々異
なるパルス幅を持つ連続したディジタル信号をシリアル
入力ポートより取り込んでクロックパルスを作成するク
ロックパルス発生手段と、制御部からの入力制御信号に
基づいて外部機器データをパラレル入力ポートより並列
に取り込む外部機器データ入力手段と、クロックパルス
に同期して外部機器データをシリアル出力ポートより順
次出力するシリアル出力手段と、制御部からの出力制御
信号に基づいて制御部からのデータを複数のパラレル出
力ポートより並列に出力するパラレル出力手段とを備え
たので、制御部には１ビットの出力ポート及び入力ポー
トを備えるだけで入出力部より複数ビットのデータをパ
ラレルに出力したり、外部機器データを入出力部のパラ
レル入力ポートから入力することができ、よって、制御
部と入出力部とを接続する線路は２本の線路で済むもの
である。

【００１０】

【実施例】

（実施例１）本実施例を図１〜図４を参照して詳細に説
明する。図１は本実施例の入出力回路を示すブロック図
であり、図２は概略具体回路図である。この入出力回路
は、図１に示すように、マイクロプロセッサからなる制
御部１と、制御部１の１ビットの出力ポート（ＯＵＴ）
からシリアルに出力されるデータを外部へパラレルに出
力する入出力部２とを備えている。

【００１１】入出力部２には、１ビットのシリアル入力
ポートと４ビットのパラレル出力ポートとを有する複数
（図２の概略具体回路図では３個）のシフトレジスタ３
₁ …と、各シフトレジスタ３₁ …のパラレル出力ポート
から出力されるデータをラッチするラッチ回路４₁ …
と、シフトレジスタ３₁ …にクロックパルスを与えると
ともにラッチ回路４₁ …に対してはデータラッチのタイ
ミング信号を与える判別回路５とが具備されており、各
ラッチ回路４₁ …のパラレル出力ポートが入出力部２の
出力ポートとなり、外部へデータが出力されるのであ
る。

【００１２】判別回路５は、図２に示すように、２つの
単安定マルチバイブレータ（以下、モノマルチと略す）
６₁ ，６₂ を備えている。一方のモノマルチ６₁ には、
制御部１の出力信号がインバータ７₁ によって反転され
て入力され、出力Ｑ₁ がインバータ７₂ にて反転されて
各シフトレジスタ３₁ 〜３₃ のクロック端子に与えられ
ている。また、反転出力Ｑ₁ ’は反転されて他方のモノ
マルチ６₂ に与えられている。他方のモノマルチ６₂ は
リトリガブルタイプであって、その出力Ｑ₂ がコンデン
サＣ₃ と２つのインバータ７₃ ，７₄ とを介して各ラッ
チ回路４₁ 〜４ ₃ にデータラッチのタイミング信号とな
るロード信号として与えられており、後述するようにこ
の出力Ｑ₂ よりトリガパルスからなるロード信号が与え
られたときに、各ラッチ回路４₁ 〜４₃ はシフトレジス
タ３₁ 〜３₃ のパラレル出力ポートから出力されたデー
タをラッチして自身のパラレル出力ポートからそのデー
タをパラレルに出力する。さらに、制御部１の出力信号
を２つのインバータ７₁ ，７₅ を介して初段のシフトレ
ジスタ３₁ に与えている。

【００１３】ここで、各モノマルチ６₁ ，６₂ が有する
抵抗Ｒ₁ ，Ｒ₂ とコンデンサＣ₁ ，Ｃ₂ とで決まる時定
数によって、出力パルスの持続時間が調整できるように
なっている。次に、上記構成における動作について図３
及び図４のタイムチャートを参照しながら説明する。ま
ず、本実施例の入出力回路においては、制御部１から出
力される出力信号は、図３に示すように、同じ周期のパ
ルス信号に対してそのパルス幅を連続して変えることで
論理値”０”と論理値”１”とを表して複数ビットのデ
ータとしている。例えば、本実施例においてはパルス周
期を７．５ｍｓ、論理値”０”に対してはパルスの立ち
下がりから立ち上がりまでを５ｍｓ（図３（ａ）参
照）、論理値”１”に対してはパルスの立ち下がりから
立ち上がりまでを２．５ｍｓとしている（図３（ｂ）参
照）。

【００１４】判別回路５では、複数ビットのディジタル
信号として制御部１から与えられる上記データをシフト
レジスタ３₁ 〜３₃ のシフトクロックとロード信号とに
分解している。すなわち、判別回路５のモノマルチ６₁
に上記データが入力されると（図４（ａ）参照）、その
ディジタル信号の立ち下がりに同期してモノマルチ６ ₁
の出力Ｑ₁ がＬレベルの安定状態からＨレベルに立ち上
がり、抵抗Ｒ₁ とコンデンサＣ₁ とで決まる時定数（い
まの場合では４ｍｓ）にてＬレベルに復帰し、それをイ
ンバータ７₂ で反転させて、図３（ｃ）及び図４（ｂ）
に示すような周期７．５ｍｓでＬレベルのパルス幅が４
ｍｓのクロックパルス（シフトクロック）を得ている。

【００１５】また、このクロックパルスと同じパルスが
他方のモノマルチ６₂ に入力されており、このモノマル
チ６₂ においては出力パルスの持続時間を約１０ｍｓに
設定してある。したがって、制御部１からデータが出力
されている間、モノマルチ６ ₁ の出力Ｑ₁ は７．５ｍｓ
の周期で常にＨレベルに立ち上がり、結局持続時間が終
了する前につぎの入力がくるので、モノマルチ６₂ の出
力Ｑ₂ は常にＨレベルのままとなる。そして、制御部１
からのデータの出力が終了して上記持続時間を過ぎて初
めてモノマルチ６₂ の出力Ｑ₂ がＬレベルに立ち下が
る。ところが、モノマルチ６₂ の出力Ｑ₂ は、両端が抵
抗Ｒ₃ ，Ｒ₄ を介して電源電圧Ｖccに接続されたコンデ
ンサＣ₃ と、２つのインバータ７₃ ，７₄ を介して各ラ
ッチ回路４ ₁ 〜４₃ にロード信号として与えられてい
る。すなわち、抵抗Ｒ₃ ，Ｒ₄ とコンデンサＣ₃ とで構
成される微分回路により、モノマルチ６₂ の出力Ｑ₂ の
立ち下がりに同期したトリガパルスが発生し、このトリ
ガパルスが上記ロード信号となるのである（図４（ｃ）
参照）。

【００１６】一方、制御部１から出力されたデータが順
次シリアルに初段のシフトレジスタ３₁ に与えられ、シ
フトレジスタ３₁ は判別回路５から与えられるシフトク
ロックに同期して上記データをシフトしていく。さら
に、シフトレジスタ３₁ の最下位ビットのパラレル出力
ポートと次段のシフトレジスタ３₂ のシリアル入力ポー
トとが接続されているから、上記データは初段のシフト
レジスタ３₁ から次段のシフトレジスタ３₂ へ、さら
に、シフトレジスタ３₂ のパラレル出力ポートの最下位
ビットに接続された最終段のシフトレジスタ３₃ へと順
次シフトされていく。そして、制御部１からのデータの
出力が終了し、上述のように所定の時間が経過すれば、
判別回路５からラッチ回路４₁ 〜４₃ にロード信号が与
えられ、このロード信号の立ち上がりに同期して、各ラ
ッチ回路４₁ 〜４₃ はシフトレジスタ３₁ 〜３₃ のパラ
レル出力ポートから出力されたデータをラッチし、自身
のパラレル出力ポートより出力する。

【００１７】上述のように、制御部１から与えられるデ
ータを判別回路５によってシフトクロックに分割して各
シフトレジスタ３₁ 〜３₃ に与えており、初段のシフト
レジスタ３₁ においては、シフトクロックの立ち上がり
時点における制御部１から入力されたデータのＨ，Ｌに
よってシフトされるデータの論理値が決定される。すな
わち、シフトクロックの立ち下がりから４ｍｓ後の立ち
上がり時点において、制御部１からのデータがＬレベル
であれば論理値”０”、Ｈレベルであれば論理値”１”
とし、制御部１よりシリアルに伝送されてくるデータを
順次判別している。すなわち、本実施例においては、判
別回路５と初段のシフトレジスタ３₁ とで信号判別手段
を構成している。

【００１８】上記構成では、所定の周期のパルス信号の
パルス幅を論理値”０”，”１”に対応させて異ならせ
たデータを制御部１からシリアルに出力し、同一の周期
にて一方の論理値のパルス幅よりも長く、かつ他方の論
理値のパルス幅よりも短いパルス幅を持ったシフトクロ
ックを上記データから分割することによって、シフトク
ロックの反転時におけるデータの信号レベルによりその
データの論理値を知ることができる。したがって、例え
ばｎビットの出力を更新する場合には、ｎ個の連続した
パルスからなるデータを送出すればよく、制御部１の出
力ポートは１個で済み、また、制御部１と入出力部２と
を接続する線路は１本で済む。

【００１９】ところで、本実施例においては、最終段の
シフトレジスタ３₃ のパラレル出力ポートの最下位ビッ
トの出力を制御部１の入力ポート（ＩＮ）にフィードバ
ックしている。さらに、制御部１は実際のデータを出力
する前に数ビット（例えば４ビット）のチェックコード
を出力している。すなわち、実際のデータを順次出力し
ていくと、最終段のシフトレジスタ３₃ より上記チェッ
クコードが制御部１の入力ポートに返されてくるから、
制御部１においてはデータが正常に出力されたか否かを
確認することができる。さらに、上記チェックコードに
よって異常が確認されれば、再度データを出力すること
によってラッチ回路４₁ 〜４₃ にロード信号を与えずに
データの出力をやり直すことができ、誤ったデータが外
部に出力されるのを防止できる。このようなチェックを
行う場合には制御部１に１ビットの入力ポートが必要と
なるが、上記のようなフィードバックによるデータ伝送
の確認を必要としない簡略な用途に対しては、制御部１
には１ビットの出力ポートだけでよいから、制御部１と
入出力部２との間の線路は１本で済むのである。

【００２０】（実施例２）本実施例を図５〜図８に基づ
いて説明する。図５は本実施例の入出力回路を示すブロ
ック図であり、図６は概略具体回路図である。図５及び
図６に示すように、本実施例の入出力回路の基本構成は
実施例１のものと共通であり、共通する部分には同一の
符号を付して説明は省略する。

【００２１】本実施例の入出力回路では、入出力部２に
４ビットのパラレル入力ポートを持ったシフトレジスタ
３₁ 〜３₃ を備え、これらのパラレル入力ポートは外部
機器８₁ 〜８₃ のスイッチの入力回路に接続されてい
て、スイッチのオン・オフ状態を各外部機器８₁ 〜８₃
ごとに４ビットずつの計１２ビットの外部機器データＤ
₁ 〜Ｄ₁₂としてを取り込めるようになっている。

【００２２】また、判別回路５のモノマルチ６₂ の反転
出力Ｑ₂ ’が、インバータ７₆ と、抵抗Ｒ₅ 及びコンデ
ンサＣ₅ からなる積分回路とを介して各シフトレジスタ
３₁〜３₃ に与えられている。この信号は、シフトレジ
スタ３₁ 〜３₃ に対してデータのシフトをさせるか、パ
ラレル入力ポートより外部機器データＤ₁ 〜Ｄ₁₂を取り
込むかを選択するための信号である。シフトレジスタ３
₁ 〜３₃ はこの選択信号の立ち上がりに同期してパラレ
ル入力ポートより外部機器データＤ₁ 〜Ｄ₁₂を取り込
む。他の構成については実施例１のものと共通であるか
ら説明は省略する。すなわち、本実施例においては、判
別回路５がクロックパルス発生手段、シフトレジスタ３
₁ 〜３₃ が外部機器データ入力手段、ラッチ回路４₁ 〜
４₃ がパラレル出力手段である。

【００２３】次に、この入出力回路の動作について図７
及び図８のタイムチャートを参照して説明する。なお、
制御部１から出力されるデータのフォーマット及び、判
別回路５において分割されるシフトクロックの周期、パ
ルス幅等は実施例１と共通である。まず、制御部１から
選択信号を立ち上げるための入力制御信号となるパルス
が出力され、このパルスによってモノマルチ６₂ からの
選択信号が立ち上がり（図７（ｅ）及び図８の（ｃ）参
照）、シフトレジスタ３₁ 〜３₃ は外部機器データＤ₁
〜Ｄ₁₂をパラレル入力ポートより取り込む。そして、取
り込まれた外部機器データＤ₁ 〜Ｄ₁₂は、入力制御信号
のパルスに引き続いて制御部１から出力される複数ビッ
トのデータｄ₁ …により順次シフトレジスタ３₁ 〜３₃
においてシフトされる（図８（ｅ）参照）。その結果、
最終段のシフトレジスタ３₃ の最下位ビットから制御部
１の入力ポートに外部機器データＤ₁ 〜Ｄ₁₂が順次入力
される。制御部１においては、自身の送出するデータｄ
₁ …のパルスと同期して外部機器データＤ₁ 〜Ｄ₁₂が１
ビットずつ入力されてくるから、外部機器のオン・オフ
を順次判別することができる。また、制御部１に全ての
外部機器データＤ₁〜Ｄ₁₂が取り込まれ、制御部１から
のデータｄ₁ …の出力が終了すれば、出力制御信号たる
ロード信号をラッチ回路４₁ 〜４₃ に与えることで制御
部１から出力されたデータｄ₁ 〜ｄ₁₂がシフトレジスタ
３₁ 〜３₃ よりラッチ回路４₁ 〜４₃にラッチされて入
出力回路のパラレル出力として外部に出力される。な
お、実施例１の場合と同様にデータｄ₁ …の先頭にチェ
ックコードを付加してデータ伝送の異常発生を監視する
ようにしてもよい。

【００２４】上記構成では、ｎビットのデータの入出力
を行うために、ｎビットのシフトレジスタとその周辺回
路との構成だけで実現することができ、制御部１の入出
力ポートは各々１ビットで済み、入出力部２の回路構成
が簡単になり、コストダウンを図ることもできる。な
お、上記実施例１，２において、データの周期やパルス
幅、パルス幅と論理値との対応関係は１例を示したもの
であってこれに限定する主旨ではなく、適宜設定するこ
とが可能であることは言うまでもない。

【００２５】

【発明の効果】請求項１の発明は、制御部と入出力部と
を備え、入出力部は入力ポートと複数の出力ポートとを
具備し制御部より与えられる複数ビットのディジタル信
号からなるデータを入力ポートから取り込んで制御部か
らの制御信号に基づいて複数の出力ポートよりパラレル
に出力する入出力回路であって、制御部は論理値”０”
と論理値”１”とで各々異なるパルス幅を持つ連続した
ディジタル信号によりデータを与え、入出力部にはこの
データよりクロックパルスを作成しこのクロックパルス
の反転時におけるディジタル信号の信号レベルに基づい
てデータの論理値を判別する信号判別手段と、信号判別
手段にて得られたデータを複数の出力ポートより出力す
る出力手段とを備えたので、制御部には１ビットの出力
ポート及び入力ポートを備えるだけで入出力部より複数
ビットのデータを出力することができ、よって、制御部
と入出力部とを接続する線路は２本の線路だけで済み、
さらに、データの出力だけを行う場合には線路の数は１
本で済み、従来例のように制御部と入出力部との間を多
数の伝送経路で接続してデータをシリアル伝送するのに
比べて入出力部の回路構成を簡素化することができ、コ
ストダウンが図れるという効果がある。

【００２６】請求項２の発明は、制御部と入出力部とを
備え、入出力部は制御部からのデータがシリアルに入力
されるシリアル入力ポートと、外部機器に接続されて外
部機器のオン・オフ状態を示す外部機器データがパラレ
ルに入力されるパラレル入力ポートと、データがシリア
ルに出力されるシリアル出力ポートと、データがパラレ
ルに出力されるパラレル出力ポートと、制御部より与え
られる論理値”０”と論理値”１”とで各々異なるパル
ス幅を持つ連続したディジタル信号をシリアル入力ポー
トより取り込んでクロックパルスを作成するクロックパ
ルス発生手段と、制御部からの入力制御信号に基づいて
外部機器データをパラレル入力ポートより並列に取り込
む外部機器データ入力手段と、クロックパルスに同期し
て外部機器データをシリアル出力ポートより順次出力す
るシリアル出力手段と、制御部からの出力制御信号に基
づいて制御部からのデータを複数のパラレル出力ポート
より並列に出力するパラレル出力手段とを備えたので、
制御部には１ビットの出力ポート及び入力ポートを備え
るだけで入出力部より複数ビットのデータをパラレルに
出力したり、外部機器データを入出力部のパラレル入力
ポートから入力することができ、よって、制御部と入出
力部とを接続する線路は２本の線路で済み、従来例のよ
うに制御部と入出力部との間を多数の伝送経路で接続し
てデータをシリアル伝送するのに比べて入出力部の回路
構成を簡素化することができ、コストダウンが図れると
いう効果がある。

【図面の簡単な説明】

【図１】実施例１を示すブロック図である。

【図２】同上の概略具体回路図である。

【図３】（ａ）〜（ｃ）は同上の動作を説明するための
タイムチャートである。

【図４】同上の動作を説明するためのタイムチャートで
ある。

【図５】実施例２を示す概略具体回路図である。

【図６】同上の概略具体回路図である。

【図７】同上の動作を説明するためのタイムチャートで
ある。

【図８】同上の動作を説明するためのタイムチャートで
ある。

【符号の説明】

１ 制御部 ２ 入出力部 ３ シフトレジスタ ４ ラッチ回路 ５ 判別回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 制御部と入出力部とを備え、入出力部は
   入力ポートと複数の出力ポートとを具備し制御部より与
   えられる複数ビットのディジタル信号からなるデータを
   入力ポートから取り込んで制御部からの制御信号に基づ
   いて複数の出力ポートより出力する入出力回路であっ
   て、制御部は論理値”０”と論理値”１”とで各々異な
   るパルス幅を持つ連続したディジタル信号によりデータ
   を与え、入出力部にはこのデータよりクロックパルスを
   作成しこのクロックパルスの反転時におけるディジタル
   信号の信号レベルに基づいてデータの論理値を判別する
   信号判別手段と、信号判別手段にて得られたデータを複
   数の出力ポートより出力する出力手段とを備えたことを
   特徴とする入出力回路。
2. 【請求項２】 制御部と入出力部とを備え、入出力部は
   制御部からのデータがシリアルに入力されるシリアル入
   力ポートと、外部機器に接続されて外部機器のオン・オ
   フ状態を示す外部機器データがパラレルに入力されるパ
   ラレル入力ポートと、データがシリアルに出力されるシ
   リアル出力ポートと、データがパラレルに出力されるパ
   ラレル出力ポートと、制御部より与えられる論理値”
   ０”と論理値”１”とで各々異なるパルス幅を持つ連続
   したディジタル信号をシリアル入力ポートより取り込ん
   でクロックパルスを作成するクロックパルス発生手段
   と、制御部からの入力制御信号に基づいて外部機器デー
   タをパラレル入力ポートより並列に取り込む外部機器デ
   ータ入力手段と、クロックパルスに同期して外部機器デ
   ータをシリアル出力ポートより順次出力するシリアル出
   力手段と、制御部からの出力制御信号に基づいて制御部
   からのデータを複数のパラレル出力ポートより並列に出
   力するパラレル出力手段とを備えたことを特徴とする入
   出力回路。